CN109564942A - 半导体装置 - Google Patents

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Abstract

目的在于提供一种能够抑制栅极绝缘膜的破坏的技术。半导体装置具备：多个半导体开关元件，是MOSFET，且内置肖特基势垒二极管；第1欧姆电极，配设于阱区域中的与规定区域相反的一侧的第1区域上方，与该第1区域电连接；第1肖特基电极，配设于在阱区域的第1区域中露出的半导体层上；以及布线，与第1欧姆电极及第1肖特基电极电连接，并且与源电极电连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体场效应晶体管)等半导体装置中，有内置有回流二极管的例子。例如在专利文献1～3中，提出了在MOSFET的部件内内置SBD(肖特基势垒二极管：Schottky Barrier Diode)，用作回流二极管的结构。另外，作为提高SiC-MOS构造的高速开关时的可靠性的结构，提出了如专利文献4记载的、在面积大的阱设置有低电阻层的结构。
现有技术文献
专利文献
专利文献1：日本特开2003-017701号公报
专利文献2：国际公开第2014/162969号
专利文献3：日本特开2003-133557号公报
专利文献4：国际公开第2010/098294号
发明内容
一般，在MOSFET等半导体装置中，内含pn二极管。因此，在pn二极管动作时，在漂移层中注入少数载流子。
在半导体装置中，注入的少数载流子与漂移层中的多数载流子引起复合。已知由于此时发生的复合能量，根据半导体的种类，该晶体中的周期构造被打乱、即发生晶体缺陷。特别地，在碳化硅的情况下，由于其带隙大，所以在复合时释放的能量大，并且，具有各种稳定的结晶相，所以晶体构造易于变化。因此，在碳化硅半导体装置中内含的pn二极管动作时，易于发生晶体缺陷。
在发生晶体缺陷时，在电上成为高电阻。因此，在配设根据电压的施加形成沟道的部件单元的区域、特别是MOSFET的活性区域中由于复合而发生晶体缺陷时，导通电阻、即针对源极漏极之间的正向电流的元件电阻变大。其结果，使相同的电流密度进行通电的情况下的通电损失变大。
这样，在MOSFET中的支配性的损失之一即通电损失变大时，由于MOSFET的发热的增大，引起使长期的稳定动作变得困难的问题。
另一方面，在内置有SBD的MOSFET的情况下，通过将SBD的扩散电位设计得低于pn结的扩散电位，在回流动作时，在直至活性区域的pn二极管进行动作的期间，在内置的SBD中流过单极电流。因此，关于一定量的电流，能够在无pn二极管的动作的状态下使回流电流通电，能够避免导通电阻的增大。
但是，在专利文献1记载的终端布局中，存在如下问题：在增加在MOSFET中流过的回流电流时，MOSFET的部件单元群中的配置于接近终端部的区域的部件单元相对其以外的部件单元更早地动作、即pn二极管在低的源极漏极间电压下动作。
在该情况下，会在超过预定的电压的使用条件下长时间持续使用半导体装置。其结果，发生接近外周部的部件单元中的导通电阻增大，芯片整体的导通电阻也增大的问题。
为了将芯片整体的导通电阻的增大抑制为容许量以下，需要限制在元件整体流过的回流电流，限制在配置于接近终端部的区域的部件单元的pn二极管中流过的电流。其意味着为了使期望的电流流过而需要增大必要的芯片尺寸，意味着增大芯片成本。
相对于此，在专利文献2的技术中，在接近终端部的部件单元的阱区域中配设有SBD。根据这样的技术，能够抑制配置于接近终端部的区域的部件单元以及配设于终端部的阱区域的pn二极管的动作。然而，在由于终端区域的阱区域中的栅极布线的配设等而终端区域的阱区域变大时，远离配设有SBD的区域的部分的pn二极管会早早地动作。其结果，有时注入的少数载流子扩散至部件单元区域而引起复合，使导通电阻劣化。
另外，在专利文献3的技术中，在比栅极布线更外侧的区域中配设有SBD。然而，只是在该区域整体上无间隙地单纯配设SBD，位于栅极布线下方的阱区域的欧姆电阻未配置于比栅极布线更外侧的区域。因此，有时在开关动作时发生的变位电流所致的电位变动大，其变动提升栅极布线部下方的阱电位，引起栅极氧化膜破坏。
以下，更详细地说明该现象。在作为开关元件的MOSFET单元从导通状态向截止状态进行开关的情况下，MOSFET单元的漏极电压、即漏电极的电压从约0V急剧上升到几百V。由此，经由在阱与漏极层之间存在的寄生电容，变位电流从漏极层流入到阱内。该变位电流不论是MOSFET单元的阱还是二极管单元的阱还是栅极焊盘下方的阱都同样地流入到源电极。
在此，应留意的是，相对MOSFET单元的阱的面积和二极管单元的阱的面积，栅极焊盘下方的阱的面积非常大。不仅在阱自身而且在接触孔中也存在电阻，所以在栅极焊盘下方的面积非常大的阱中流过变位电流时，在阱内发生无法忽略的值的电位下降。其结果，在阱中，在从经由场板与源电极电连接的部位(接触孔)起的水平方向的距离大的部位中，具有比较大的电位。此外，上述漏极电压V的相对时间t的变动dV/dt越大，该电位越大。
以上的结果是，在栅极焊盘下方的阱中的远离接触孔的部位，经由栅极绝缘膜设置栅电极的结构中，有时在MOSFET单元刚刚从导通状态向截止状态进行开关之后，对位于具有接近0V的电压的栅电极、与远离接触孔的栅极焊盘下方的阱之间的栅极绝缘膜施加大的电场，栅极绝缘膜被绝缘破坏。作为避免该问题的手段，在专利文献4的技术中，使用在阱表面侧形成p++层，而降低阱层的电阻的结构。然而，在阱层的电阻降低的结构中，存在在配设于终端部的阱区域的pn二极管动作的情况下，流过大的电流这样的问题。
因此，本发明是鉴于如上述的问题而完成的，其目的在于提供一种不引起栅极绝缘膜的破坏，使直至形成于终端部的阱区域的pn二极管进行动作为止在芯片整体中流过的电流值增大，从而能够缩小芯片尺寸并且据此降低芯片成本的技术。
本发明的半导体装置具备：第1导电类型的半导体层；多个半导体开关元件，配设于所述半导体层中的预先规定的规定区域，该半导体开关元件是具有配设于该规定区域上方的源电极及栅电极的MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)，该半导体开关元件内置肖特基势垒二极管；第2导电类型的阱区域，在所述半导体层的表层中在俯视时与所述规定区域分离地配设；栅极布线，配设于所述阱区域上方，与所述栅电极电连接；第1欧姆电极，配设于所述阱区域中的与所述规定区域相反的一侧的第1区域上方，与该第1区域电连接；第1肖特基电极，配设于在所述阱区域的所述第1区域中露出的所述半导体层上；以及布线，与所述第1欧姆电极及所述第1肖特基电极电连接，并且与所述源电极电连接。
根据本发明，具备：第1欧姆电极，配设于阱区域中的与规定区域相反的一侧的第1区域上方，与该第1区域电连接；第1肖特基电极，配设于在阱区域的第1区域中露出的半导体层上；以及布线，与第1欧姆电极及第1肖特基电极电连接，并且与源电极电连接。根据这样的结构，通过在第1区域上设置第1肖特基电极，在回流状态下产生该第1肖特基电极中的电压降，施加到规定区域的阱区域、内置的肖特基势垒二极管的电压被缓和。因此，能够抑制pn二极管的动作，所以能够使更多的电流在肖特基势垒二极管中回流。另外，通过形成第1欧姆电极，不降低阱电阻，而能够抑制栅极布线区域的电位上升，能够抑制栅极布线区域上的栅极绝缘膜的破坏。另外，未降低阱区域的电阻，所以即使pn二极管进行动作，也能够抑制其电流值。其结果，在芯片整体中以单极电流流过的回流电流变大，能够减小芯片尺寸。
本发明的目的、特征、方案以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
图1是示出实施方式1所涉及的半导体装置具备的部件单元的结构的剖面示意图。
图2是示出实施方式1所涉及的半导体装置具备的部件单元的结构的平面示意图。
图3是示出实施方式1所涉及的半导体装置的整体结构的平面示意图。
图4是示出实施方式1所涉及的半导体装置的结构的剖面示意图。
图5是示出实施方式1所涉及的半导体装置的结构的平面示意图。
图6是示出实施方式1所涉及的半导体装置的结构的剖面示意图。
图7是示出实施方式1所涉及的半导体装置的结构的平面示意图。
图8是示出实施方式1所涉及的半导体装置的结构的剖面示意图。
图9是示出实施方式2所涉及的半导体装置的结构的平面示意图。
(附图标记说明)
20：漂移层；20a：活性区域；23：第1露出区域；24：第2露出区域；31：广域阱区域；32：JTE区域；60：栅电极；71：第1欧姆电极；72：第2欧姆电极；76：第1肖特基电极；77：第2肖特基电极；80：源电极；81：布线；81a：连接部分；82：栅极布线；83：栅极焊盘。
具体实施方式
以下，参照附图说明本发明的实施方式。在以下的实施方式中，作为半导体装置的一个例子，以碳化硅(SiC)半导体装置、特别是第1导电类型为n型且第2导电类型为p型的n沟道碳化硅MOSFET为例子进行说明。
<实施方式1>
<结构>
首先，说明实施方式1所涉及的半导体装置的结构。图1是示出半导体装置具备的部件单元的结构的剖面示意图。图2是从上观察图1所示的部件单元的平面示意图，省略图1的电极以及绝缘膜等的图示，而仅表现形成于半导体层的各区域。
如图1所示，部件单元具备具有4H的多型(polytype)的包括低电阻的碳化硅的n型的基板10。在本实施方式1中，基板10的第1主面的面方位是(0001)面，设为相对未图示的c轴方向倾斜4°。
在基板10的第1主面上，配设作为n型的半导体层且作为碳化硅层的漂移层20。在该漂移层20中的、作为预先规定的规定区域的活性区域中，配设有多个图1以及图2所示的部件单元。
在漂移层20的表层，部分性地配设有例如含有铝(Al)等p型的杂质的p型的单元侧阱区域30。在本实施方式1中，单元侧阱区域30如图2所示在俯视时具有环状。如上所述，在漂移层20的活性区域中配设有多个部件单元，所以在漂移层20中配设有多个单元侧阱区域30。漂移层20中的使相邻的单元侧阱区域30彼此分离的表层部是被称为第2分离区域22的n型的区域。
在图2的俯视时具有环状的1个单元侧阱区域30在图1的剖视时通过漂移层20的表层部分离成2个。漂移层20中的将1个单元侧阱区域30在剖视时分离成2个的表层部、即从1个单元侧阱区域30的表层向深度方向贯通的表层部是被称为第1分离区域21的n型的区域。该第1分离区域21是位于后述肖特基电极75的正下方的区域。此外，第1分离区域21以及第2分离区域22例如成为从漂移层20的表面至与单元侧阱区域30的深度相同的深度的区域。
在单元侧阱区域30的表层，部分性地配设有含有例如氮(N)等n型的杂质的n型的源极区域40。如图1所示，源极区域40比单元侧阱区域30的深度更浅地配设，配设于介于1个单元侧阱区域30的外周部和内周部之间的位置。
在漂移层20的表层、最好介于源极区域40与第1分离区域21之间的单元侧阱区域30的表层，配设有含有例如Al等p型的杂质的p型的阱接触区域35。
此外，在图2中，单元侧阱区域30等的俯视时的外廓形状是正方形形状，但不限于此，例如，也可以是长方形形状等其他四边形形状，还可以是三角形形状等其他多边形形状。
如图1所示，跨越第2分离区域22的表面、单元侧阱区域30的表面、以及源极区域40的一部分的表面而在这些表面上配设有例如包括氧化硅的栅极绝缘膜50。
进而，在第2分离区域22、单元侧阱区域30、以及源极区域40的第2分离区域22侧的端部的上方且在栅极绝缘膜50的表面上，配设有栅电极60。此外，将单元侧阱区域30中的、介于第2分离区域22和源极区域40之间、位于栅极绝缘膜50的下方、且在导通动作时形成反型层的区域，称为沟道区域。
在栅极绝缘膜50上，以覆盖栅电极60的方式，配设有例如包括氧化硅的层间绝缘膜55。在源极区域40中的未用栅极绝缘膜50覆盖的区域的表面上、和阱接触区域35中的与源极区域40相接的一侧的一部分的表面上，配设有用于降低与碳化硅的接触电阻的源极侧的欧姆电极70。此外，单元侧阱区域30能够经由低电阻的阱接触区域35，容易地与源极侧的欧姆电极70交换电子。
在第1分离区域21的表面上配设有肖特基电极75，肖特基电极75和第1分离区域21的碳化硅被肖特基连接。肖特基电极75最好至少包含第1分离区域21的表面，但也可以不包含。该肖特基电极75配设于介于欧姆电极70中的在剖视时分离的2个部分之间的位置。
在源极侧的欧姆电极70、肖特基电极75以及层间绝缘膜55上，配设有源电极80。该源电极80使源极侧的欧姆电极70和肖特基电极75电短路。即，源极侧的欧姆电极70和肖特基电极75通过源电极80电连接。
在基板10的与第1主面相反的一侧的第2主面、即背面侧，隔着背面欧姆电极73形成有漏电极85。
如以上所述构成的部件单元是MOSFET，且是内置有SBD的半导体开关元件。如后面的详细说明，第2分离区域22是在MOSFET导通时流过导通电流的路径的一部分，第1分离区域21是流过作为SBD的回流电流的单极电流的路径的一部分。
图3是从上侧即基板10的第1主面侧观察本实施方式1所涉及的半导体装置的整体结构的平面示意图。在图3中，用虚线表示活性区域20a的外廓线，在该活性区域20a内配设有多个上述部件单元。源电极80、以及在图3中未图示的栅电极60以包含活性区域20a的平面位置的方式配设。即，多个部件单元具有的源电极80以及栅电极60配设于活性区域20a上方。在本申请中，将半导体装置整体中的、周期性地排列有多个部件单元的活性区域20a以外的区域称为无效区域而进行说明。
如图3所示，与源电极80电绝缘的栅极布线82配设于基板10的第1主面上方。栅极布线82在俯视时除了作为活性区域20a的周围的一部分的开口部分82a以外包围活性区域20a。另外，布线81在俯视时沿着栅极布线82配置于相对该栅极布线82与活性区域20a相反的一侧，并且经过开口部分82a与源电极80电连接。如后所述，该布线81与第1欧姆电极71以及第1肖特基电极76电连接，并且与源电极80电连接。在以下的说明中，将布线81中的、连接第1欧姆电极71以及第1肖特基电极76、和源电极80的部分记载为连接部分81a。在本实施方式1中，该连接部分81a以经过开口部分82a的方式设置，连接部分81a以及开口部分82a配设于相对于活性区域20a和与栅极布线82连接的栅极焊盘83相反的一侧。
但是，连接部分81a以及开口部分82a也可以配设于其以外的部位，并且还可以配设于多个部位。另外，源电极80以及布线81既可以由一个金属层构成，也可以在源电极80与布线81之间连接其他金属层。另外，栅极布线82也可以不以包围活性区域20a的方式配设，例如，也可以通过沿着活性区域20a的外周部的一部分配设，使栅极布线82的长度比图3所示的长度短。
图4是用于说明活性区域20a的终端部分即芯片的终端部分中的、栅极布线82以及与其邻接的部位的构造的图，是与图3的a-a’线的位置相当的剖面示意图。另外，图5是图4的部位的平面示意图，主要示出配设于作为半导体层的漂移层20的各区域。
图6是用于说明活性区域20a的终端部分即芯片的终端部分中的、开口部分82a以及与其邻接的部位的构造的图，是与图3的b-b’线的位置相当的剖面示意图。另外，图7是图6的部位的平面示意图，主要示出配设于作为半导体层的漂移层20的各区域。图8是示出与图5的c-c’线的位置相当的构造的剖面示意图。
如图4～图7所示，在活性区域20a的周围，从最外周的部件单元的单元侧阱区域30，隔着作为与第2分离区域22相同的宽度的漂移层20的一部分的第3分离区域25，配设有面积比单元侧阱区域30宽的p型的广域阱区域31。在该广域阱区域31的半导体装置的更外周侧，配设有杂质浓度比广域阱区域31低的p型的JTE(Junction Termination Extention，结终端扩展)区域32，作为终端区域，并且与广域阱区域31连接。这样，包括广域阱区域31以及JTE区域32这两方的p型的阱区域配设于漂移层20的表层中的、在俯视时与活性区域20a分离并且包围活性区域20a的周围的部分。但是，包括广域阱区域31以及JTE区域32这两方的p型的阱区域也可以不配设于包围活性区域20a的周围的部分，例如，也可以接近活性区域20a的周围的一部分地配设。
另外，如图4～图7所示，栅极布线82配设于广域阱区域31以及JTE区域32的整体区域的上方。在本实施方式1中，栅极布线82在广域阱区域31上隔着栅电极60以及层间绝缘膜55等配设，经由在层间绝缘膜55的一部分中形成的栅极接触孔95与栅电极60电连接。
在这样的本实施方式1中，阱区域的活性区域20a侧的第2区域是广域阱区域31中的比栅极布线82更靠活性区域20a侧的部分(以下称为“广域阱区域31的内侧区域”)。另外，在本实施方式1中，阱区域的与活性区域20相反的一侧的第1区域是广域阱区域31中的比栅极布线82更靠JTE区域32侧的部分(以下称为“广域阱区域31的外侧区域”)、以及JTE区域32。但是，本发明不限于上述，例如，栅极布线82也可以配设于广域阱区域31以及JTE区域32这两方的上方、或者JTE区域32的上方。另外，与其相伴地，本发明所涉及的阱区域的第1区域以及第2区域也可以根据上述结构适宜变更，也可以不以栅极布线82为基准区分。
如图4以及图6所示，广域阱区域31的内侧区域经由配设于该内侧区域上的层间绝缘膜55等的第2阱接触孔91，与源电极80欧姆连接。在此，在第2阱接触孔91与广域阱区域31的内侧区域之间，配设有第2阱接触区域37以及第2欧姆电极72。换言之，第2欧姆电极72配设于广域阱区域31的内侧区域上方，与该内侧区域电连接，并且与源电极80电连接。
如图5以及图7所示，在本实施方式1中，多个第2阱接触区域37在俯视时沿着栅极布线82配设。此外，在俯视时，第2阱接触区域37的范围与第2欧姆电极72的范围以及第2阱接触孔91的范围的各个大致一致。因此，多个第2欧姆电极72以及多个第2阱接触孔91也同样地在俯视时沿着栅极布线82配设。
在广域阱区域31的内侧区域上的层间绝缘膜55等中，在比第2阱接触孔91远离单元侧阱区域30的位置、例如离开20μm的位置，配设有第2SBD接触孔93。另外，在广域阱区域31中的与第2SBD接触孔93对应的部分，作为漂移层20的一部分的第2露出区域24露出。该第2露出区域24被广域阱区域31包围，并且是由于缺少形成广域阱区域31的p型注入而成为n型区域的区域。由此，第2露出区域24在广域阱区域31内从广域阱区域31表层向深度方向贯通而被配设。
如图4以及图6所示，在广域阱区域31的内侧区域中露出的第2露出区域24上，配设有第2肖特基电极77。该第2肖特基电极77经由第2SBD接触孔93与源电极80电连接。由此，在无效区域中被广域阱区域31包围的SBD二极管与源电极80电连接。此外，该SBD二极管的扩散电位低于在碳化硅中形成的pn结的扩散电位。
如图5以及图7所示，在本实施方式1中，多个第2露出区域24在俯视时沿着栅极布线82配设。此外，在俯视时，第2露出区域24的范围与第2肖特基电极77的范围以及第2SBD接触孔93的范围的各个大致一致。因此，多个第2肖特基电极77以及多个第2SBD接触孔93也同样地在俯视时沿着栅极布线82配设。另外，第2露出区域24、第2肖特基电极77以及第2SBD接触孔93比第2阱接触区域37、第2欧姆电极72以及第2阱接触孔91更靠栅极布线82侧配设。
如图4以及图6所示，在比第2阱接触孔91、以及第2SBD接触孔93的平面位置更远离活性区域20a的位置处，在比漂移层20以及广域阱区域31更上方并且比栅电极60更下方的层，配设有膜厚比栅极绝缘膜50厚的场绝缘膜52。
在广域阱区域31的外侧区域上的场绝缘膜52以及层间绝缘膜55，配设有第1SBD接触孔92。另外，在广域阱区域31中的与第1SBD接触孔92对应的部分，作为漂移层20的一部分的第1露出区域23露出。该第1露出区域23被广域阱区域31包围，并且是由于缺少形成广域阱区域31的p型注入而成为n型区域的区域。由此，第1露出区域23在广域阱区域31内从广域阱区域31表层向深度方向贯通而配设。
如图4以及图6所示，在广域阱区域31的外侧区域中露出的第1露出区域23上，配设有第1肖特基电极76。该第1肖特基电极76经由第1SBD接触孔92与布线81电连接。在此，布线81如上所述与源电极80连接，所以第1肖特基电极76与源电极80也电连接。由此，在无效区域中被广域阱区域31包围的SBD二极管与源电极80电连接。此外，该SBD二极管的扩散电位低于在碳化硅中形成的pn结的扩散电位。
如图8所示，广域阱区域31的外侧区域经由配设于该外侧区域上的场绝缘膜52以及层间绝缘膜55的第1阱接触孔90，与布线81欧姆连接。在此，在第1阱接触孔90与广域阱区域31的外侧区域之间，配设有第1阱接触区域36以及第1欧姆电极71。换言之，第1欧姆电极71配设于广域阱区域31的外侧区域上方，与该外侧区域电连接，并且与布线81以及源电极80电连接。
如图5以及图7所示，在本实施方式1中，多个第1阱接触区域36以及多个第1露出区域23在俯视时沿着栅极布线82而一个一个地交替配设。此外，在俯视时第1阱接触区域36的范围与第1欧姆电极71的范围以及第1阱接触孔90的范围的各个大致一致。另外，在俯视时，第1露出区域23的范围与第1肖特基电极76的范围以及第1SBD接触孔92的范围的各个大致一致。因此，多个第1欧姆电极71以及多个第1肖特基电极76也在俯视时沿着栅极布线82而一个一个地交替配设。
此外，在以上的说明中，第1欧姆电极71以及第1肖特基电极76配设于广域阱区域31侧。但是，不限于此，第1欧姆电极71以及第1肖特基电极76也可以配设于JTE区域侧。
另外，在以上的说明中，作为半导体装置的材质，使用碳化硅。但是，不限于此，也可以使用硅(Si)，还可以使用氮化镓(GaN)、金刚石等宽带隙。
<制造方法>
接下来，说明作为本实施方式1所涉及的半导体装置的SBD内置MOSFET的制造方法。此外，下述的数值是一个例子，本发明不限于此。
首先，准备第1主面的面方位是(0001)面、且具有4H的多型的、n型且包括低电阻的碳化硅的基板10。在该基板10的第1主面上，通过化学气相堆积(Chemical VaporDeposition：CVD)法，以1×1015cm-3～1×1017cm-3的n型的杂质浓度，使5～50μm的厚度的包括碳化硅的漂移层20外延生长。
接下来，通过在漂移层20的表面通过光致抗蚀剂等形成注入掩模并将例如Al等p型的杂质进行离子注入，形成单元侧阱区域30以及广域阱区域31。此时，Al的离子注入的深度成为不超过漂移层20的厚度的0.5～3μm程度。另外，离子注入的Al的杂质浓度是1×1017cm-3～1×1019cm-3的范围，设为高于漂移层20的杂质浓度。之后，去除注入掩模。
接下来，通过在漂移层20的表面通过光致抗蚀剂等形成注入掩模并将例如Al等p型的杂质进行离子注入，形成JTE区域32。此时，Al的离子注入的深度成为不超过漂移层20的厚度的0.5～3μm程度。另外，离子注入的Al的杂质浓度是1×1016cm-3～1×1018cm-3的范围，设为高于漂移层20的杂质浓度、并且低于单元侧阱区域30的Al浓度。之后，去除注入掩模。
接下来，通过在漂移层20的表面通过光致抗蚀剂等形成注入掩模并将例如N等n型的杂质进行离子注入，形成源极区域40。N的离子注入深度设为比单元侧阱区域30的厚度浅。另外，离子注入的N的杂质浓度是1×1018cm-3～1×1021cm-3的范围，设为超过单元侧阱区域30的p型的杂质浓度。之后，去除注入掩模。
接下来，通过在漂移层20的表面通过光致抗蚀剂等形成注入掩模并将作为p型的杂质的Al进行离子注入，形成阱接触区域35、第1阱接触区域36、以及第2阱接触区域37。之后，去除注入掩模。
此外，阱接触区域35是为了得到单元侧阱区域30和源极侧的欧姆电极70的良好的电接触而设置的。因此，阱接触区域35的p型的杂质浓度最好设定为比单元侧阱区域30的p型的杂质浓度高的浓度。同样地，第1阱接触区域36、以及第2阱接触区域37的p型的杂质浓度最好设定为比广域阱区域31的p型的杂质浓度高的浓度。另外，在本工序中将p型杂质进行离子注入时，最好为了使阱接触区域35等低电阻化，将基板10或者漂移层20加热到150℃以上而进行离子注入。
接下来，通过热处理装置，在氩(Ar)气等非活性气体气氛(1300～1900℃)中，进行30秒～1小时的退火。通过该退火，使离子注入的第1杂质以及第2杂质电活性化。
接下来，使用CVD法、光刻技术等，在与无效区域对应的区域，形成包括膜厚为0.5～2μm程度的二氧化硅膜的场绝缘膜52。此时，例如，在整个面形成场绝缘膜52之后，用光刻技术或者蚀刻等，去除与单元区域、即活性区域20a对应的位置的场绝缘膜52即可。
接下来，对未被场绝缘膜52覆盖的碳化硅表面进行热氧化而形成作为期望的厚度的栅极绝缘膜50的氧化硅。接下来，在栅极绝缘膜50上，通过减压CVD法形成具有导电性的多晶硅膜，对其进行构图，从而形成栅电极60。接下来，通过减压CVD法，形成层间绝缘膜55。之后，形成贯通层间绝缘膜55和栅极绝缘膜50并到达阱接触区域35以及源极区域40的接触孔，同时形成第1阱接触孔90以及第2阱接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，进行600～1100℃的温度的热处理，使以Ni为主成分的金属膜、和接触孔内的碳化硅层反应，从而在碳化硅层与金属膜之间形成硅化物。接下来，通过湿蚀刻，去除形成的硅化物以外的在层间绝缘膜55上残留的金属膜。由此，形成欧姆电极70、和第1欧姆电极71以及第2欧姆电极72。
接下来，通过在作为基板10的第2主面的背面形成以Ni为主成分的金属并进行热处理，在基板10的背侧形成背面欧姆电极73。
接下来，使用利用光致抗蚀剂等的构图，去除层间绝缘膜55以及栅极绝缘膜50中的、第1分离区域21及其周边部上的部分和成为第1SBD接触孔92以及第2SBD接触孔93的部分，并且去除层间绝缘膜55中的成为栅极接触孔95的部分。作为去除的方法，优选为不对成为SBD界面的碳化硅表面造成损坏的湿蚀刻。
接下来，通过溅射法等，堆积形成肖特基电极75、第1肖特基电极76以及第2肖特基电极77。在肖特基电极75的材质中，优选使用例如钛(Ti)、钼(Mo)、镍(Ni)等。
之后，在此前处理的基板10的表面，通过溅射法或者蒸镀法，形成例如Al等布线金属，通过光刻技术进行构图加工，从而形成相互连接的源电极80以及布线81、和栅极布线82。在此，源电极80与欧姆电极70、第2欧姆电极72、肖特基电极75以及第2肖特基电极77接触，布线81与第1欧姆电极71以及第1肖特基电极76接触，栅极布线82与栅电极60接触。
进而，通过在形成于基板10的背面的背面欧姆电极73的表面上形成作为金属膜的漏电极85，图1～图8所示的半导体装置完成。
<动作>
接下来，将作为本实施方式1所涉及的半导体装置的SBD内置MOSFET的动作分成3个状态而简单说明。
第1个状态是相比于源电极80对漏电极85施加更高的电压、并且对栅电极60施加阈值以上的正的电压的状态。以下，将该状态称为“导通状态”。
在该导通状态下，在单元侧阱区域30中的栅电极60的附近形成沟道区域，在n型的源极区域40与n型的第2分离区域22之间形成作为载流子的电子流过的路径。另一方面，对内置的SBD，施加在肖特基结中电流难以流过的方向即逆向的电场(逆偏置)，所以不流过电流。
从源电极80流入到漏电极85的电子依照通过施加到漏电极85的正电压形成的电场，从源电极80，经由欧姆电极70、源极区域40、沟道区域、第2分离区域22、漂移层20、以及基板10，到达漏电极85。
因此，通过对栅电极60施加正电压，导通电流从漏电极85流入到源电极80。将此时对源电极80与漏电极85之间施加的电压称为导通电压，将把导通电压除以导通电流的密度而得到的值称为导通电阻。导通电阻等于上述电子流过的路径的电阻的合计。导通电阻与导通电流的平方的积等于MOSFET在通电时消耗的通电损失，所以导通电阻优选低。此外，导通电流仅在存在沟道的活性区域20a中流过，在无效区域中不流过。
第2个状态是对漏电极85施加比源电极80的电压高的电压、并且对栅电极60施加阈值以下的电压的状态。以下，将该状态称为“截止状态”。
在该截止状态下，在单元侧阱区域30未形成沟道区域，所以不流过导通电流，但与导通状态同样地，对MOSFET的源电极80与漏电极85之间施加高电压。此时，栅电极60的电压与源电极80的电压大致相等，所以在栅电极60与漏电极85之间也施加高的电压。
在活性区域20a中，对在单元侧阱区域30与漂移层20之间形成的pn结施加逆偏置，厚的耗尽层朝向浓度相对低的漂移层20扩展。通过耗尽层这样扩展，能够抑制对栅极绝缘膜50施加高的电压。
另外，第2分离区域22上的栅极绝缘膜50由于其正下方的第2分离区域22不具有p型，所以被施加比单元侧阱区域30上的栅极绝缘膜50相对高的电场强度。然而，如果适合地设计第2分离区域22的宽度，则通过从单元侧阱区域30朝向第2分离区域22横向延伸的耗尽层，能够将施加到第2分离区域22上的栅极绝缘膜50的电场抑制为期望的值以下。
此外，厚度薄的耗尽层不仅扩展到漂移层20以及第2分离区域22，而且还扩展到浓度相对高的p型的单元侧阱区域30，所以在推移到截止状态的过程中，从形成于单元侧阱区域30的耗尽层发生空穴。然而，在如上所述构成的半导体装置中，能够将该空穴经由阱接触区域35送出到源电极80。即，通过阱接触区域35，形成单元侧阱区域30和源电极80的电接触，从而能够抑制在截止状态下施加到单元侧阱区域30上的栅极绝缘膜50的电压。
另外，在图4～图8所示的无效区域的芯片终端的区域中，除了漂移层20以外，还有广域阱区域31和JTE区域32的一部分耗尽化，从而在元件终端部中发生的电场集中被缓和，耐压降低被抑制。此时，在广域阱区域31以及JTE区域32的耗尽层中发生的空穴经由最近的第1欧姆电极71以及第1阱接触孔90、或者经由最近的第2欧姆电极72以及第2阱接触孔91被送出到源电极80。
另一方面，对内置的SBD施加与“导通状态”相同的方向的电场，所以理想的是不流过电流。但是，在“截止状态”下施加到该SBD的电场是远高于“导通状态”的电场，所以可能发生泄漏电流。
在泄漏电流大时，有时使MOSFET的发热增大，使MOSFET以及使用MOSFET的模块被热破坏。由此，为了降低泄漏电流，优选将施加到肖特基结的电场抑制得较低。
第3个状态是对漏电极85施加比源电极80的电压低的电压的状态、即对MOSFET施加反电动势电压(counter electromotive voltage)的状态，是从源电极80朝向漏电极85流过回流电流的状态。以下，将该状态称为“回流状态”。
在该回流状态下，对内置的SBD施加正向的电场(正偏置)，所以从肖特基电极75朝向碳化硅层，流过由电子电流构成的单极电流。在源电极80的电压比漏电极85的电压稍微高时、即源极漏极间电压小时，回流电流全部在内置的SBD中流过，所以不向漂移层20注入少数载流子。因此，不发生晶体缺陷，导通电阻也不增大。
在源极漏极间电压比SBD的动作电压高、并且是pn二极管的动作电压以下时，通过在源极漏极之间流过经过SBD的单极电流，在作为其通电路径的一部分的漂移层20中，产生与其电阻率与电流密度之积对应的电压降。由此，漂移层20针对单元侧阱区域30的接触面的电位相对源极漏极电压变小，所以能够提高pn二极管进行动作的源极漏极间电压。其结果，能够在直至pn二极管进行动作的期间，使更多的单极电流作为回流电流通电。
另外，在图4～图8中示出的本实施方式1所涉及的半导体装置中，在第1阱接触孔90以及第2阱接触孔91的附近，在第1露出区域23以及第2露出区域24中分别形成有SBD(以下还有时记载为“无效区域的SBD”)。在源极漏极间电压大于SBD的扩散电位时，从无效区域的SBD朝向碳化硅层流过电流。
该电流在漂移层20中横向扩散，所以不仅在第1SBD接触孔92以及第2SBD接触孔93的正下方，而且在配设于无效区域的SBD的附近的、第1阱接触孔90、第2阱接触孔91以及栅极布线82下区域附近的漂移层20以及基板10中，也产生电压降。其结果，在存在第1SBD接触孔92以及第2SBD接触孔93的区域附近，施加到pn结的电压降低与该电压降相应的量。因此，能够进一步提高在无效区域周边的部件单元中进行双极动作的源极漏极间电压。
另一方面，在SBD电流的扩散无法充分到达的位置存在的广域阱区域31和漂移层20的pn结部中，不太能期待通过SBD电流抑制包括该pn结部的pn二极管的双极动作的效果。但是，这样的pn结的平面位置、与无效区域的SBD的平面位置之间的广域阱区域31的薄层电阻作为寄生电阻作出贡献，所以即使在pn二极管中流过电流，该电流仍被限制为较小的值。
另外，在本实施方式1所涉及的半导体装置中，在无效区域的第1SBD接触孔92以及第2SBD接触孔93各自的正下方设置有无效区域的SBD，无效区域的SBD的个数比较多。因此，能够降低SBD电流的扩散无法充分到达的范围，所以能够进一步减小在pn二极管中流过的电流。
而且，在碳化硅中，由于从价带上端至受主的杂质能级的能量差大且离子化率小等影响，p型阱区域的薄层电阻一般比硅的相同的薄层电阻高3个数量级左右。因此，根据包括碳化硅的本实施方式1所涉及的半导体装置，能够进一步提高减小在pn二极管中流过的电流的效果。
以上的结果是，能够格外减小从广域阱区域31和漂移层20的pn结部到达活性区域20a的漂移层20的空穴。因此，终端区域附近的活性区域20a能够在直至开始双极动作的期间，对芯片整体将更多的回流电流进行通电。
<效果>
本实施方式1所涉及的半导体装置具备作为第1导电类型的半导体层的漂移层20、作为多个半导体开关元件的多个部件单元、作为第2导电类型的阱区域的广域阱区域31及JTE区域32、栅极布线82、第1欧姆电极71、第1肖特基电极76、以及布线81。
多个部件单元配设于漂移层20中的作为预先规定的规定区域的活性区域20a，具有配设于该活性区域20a上方的源电极80以及栅电极60。另外，多个部件单元是MOSFET，内置肖特基势垒二极管。
广域阱区域31以及JTE区域32在漂移层20的表层中在俯视时与活性区域20a分离地配设。
栅极布线82与栅电极60电连接。另外，栅极布线82配设于广域阱区域31上方。
第1欧姆电极71配设于广域阱区域31中的作为与活性区域20a相反的一侧的第1区域的外侧区域上方，与该外侧区域电连接。
第1肖特基电极76配设于在广域阱区域31的外侧区域中露出的漂移层20上。
布线81与第1欧姆电极71以及第1肖特基电极76电连接，并且与源电极80电连接。
根据如以上的本实施方式1所涉及的半导体装置，配设于广域阱区域31的外侧区域的第1欧姆电极71经由布线81与源电极80电连接，所以即使在开关动作时流过变位电流，也能够抑制栅极布线82下的阱电位的上升。由此，能够抑制栅极氧化膜等栅极绝缘膜的破坏。
另外，根据本实施方式1，在广域阱区域31侧配设有第1肖特基电极76以及第2肖特基电极77。由此，在回流状态下能够通过第1肖特基电极76以及第2肖特基电极77产生电压降，所以施加到广域阱区域31附近的单元侧阱区域30的内置SBD的电压被缓和。因此，能够使更多的电流在SBD中回流，所以能够抑制pn二极管的动作。另外，在芯片整体中以单极电流流过的回流电流变大，所以芯片尺寸也能够降低。
另外，在本实施方式1中，第1欧姆电极71以及第1肖特基电极76在俯视时沿着栅极布线82交替配设。根据这样的结构，能够抑制配设第1欧姆电极71所致的芯片尺寸增加。
<实施方式2>
图9是示出本实施方式2所涉及的半导体装置的结构的平面示意图，具体而言，是与图5以及图7同样地示出广域阱区域31以及JTE区域32的结构的平面示意图。以下，对在本实施方式2中说明的构成要素中的、与实施方式1相同或者类似的构成要素，附加相同的参照符号，主要说明不同的构成要素。
在本实施方式2中，第1阱接触区域36以在俯视时包围第1露出区域23的方式配设，第1阱接触区域36的两端部隔着广域阱区域31的一部分夹住第1露出区域23。因此，第1欧姆电极71以在俯视时包围第1肖特基电极76的方式配设。根据这样的结构，能够合并第1阱接触孔90、和第1SBD接触孔92，所以能够减小芯片尺寸。
同样地，在本实施方式2中，第2阱接触区域37以在俯视时包围第2露出区域24的方式配设，第2阱接触区域37的两端部隔着广域阱区域31的一部分夹住第2露出区域24。因此，第2欧姆电极72以在俯视时包围第2肖特基电极77的方式配设。根据这样的结构，能够合并第2阱接触孔91、和第2SBD接触孔93，所以能够减小芯片尺寸。
此外，在此，具备第1欧姆电极71以在俯视时包围第1肖特基电极76的方式配设的结构、和第2欧姆电极72以在俯视时包围第2肖特基电极77的方式配设的结构这两方。但是，不限于此，也可以仅具备该2个结构中的某1个。
此外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适宜地变形、省略。
虽然详细说明了本发明，但上述说明在所有方案中仅为例示，本发明不限于此。应被理解为不脱离本发明的范围而能够设想未例示的无数的变形例。

Claims (9)

1.一种半导体装置，具备：
第1导电类型的半导体层；
多个半导体开关元件，配设于所述半导体层中的预先规定的规定区域，该半导体开关元件是具有配设于该规定区域上方的源电极及栅电极的MOSFET即金属-氧化物-半导体场效应晶体管，该半导体开关元件内置有肖特基势垒二极管；
第2导电类型的阱区域，在所述半导体层的表层中在俯视时与所述规定区域分离地配设；
栅极布线，配设于所述阱区域上方，与所述栅电极电连接；
第1欧姆电极，配设于所述阱区域中的与所述规定区域相反的一侧的第1区域上方，与该第1区域电连接；
第1肖特基电极，配设于在所述阱区域的所述第1区域中露出的所述半导体层上；以及
布线，与所述第1欧姆电极及所述第1肖特基电极电连接，并且与所述源电极电连接。
2.根据权利要求1所述的半导体装置，其中，
还具备第2肖特基电极，该第2肖特基电极配设于在所述阱区域中的所述规定区域侧的第2区域中露出的所述半导体层上，与所述源电极电连接。
3.根据权利要求2所述的半导体装置，其中，
还具备第2欧姆电极，该第2欧姆电极配设于所述阱区域的所述第2区域上方，与该第2区域电连接，并且与所述源电极电连接。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述第1欧姆电极以及所述第1肖特基电极在俯视时沿着所述栅极布线交替配设。
5.根据权利要求3所述的半导体装置，其中，
所述第2肖特基电极比所述第2欧姆电极更靠所述栅极布线侧配设。
6.根据权利要求3所述的半导体装置，其中，
所述第2欧姆电极以在俯视时包围所述第2肖特基电极的方式配设。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
所述第1欧姆电极以在俯视时包围所述第1肖特基电极的方式配设。
8.根据权利要求1至7中的任意一项所述的半导体装置，其中，
所述布线中的连接所述第1欧姆电极以及所述第1肖特基电极和所述源电极的连接部分被配设于相对所述规定区域和与所述栅极布线连接的栅极焊盘相反的一侧。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中，
所述半导体层是碳化硅层。
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