JP2006140372A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006140372A
JP2006140372A JP2004330162A JP2004330162A JP2006140372A JP 2006140372 A JP2006140372 A JP 2006140372A JP 2004330162 A JP2004330162 A JP 2004330162A JP 2004330162 A JP2004330162 A JP 2004330162A JP 2006140372 A JP2006140372 A JP 2006140372A
Authority
JP
Japan
Prior art keywords
region
conductivity type
peripheral
channel layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004330162A
Other languages
English (en)
Inventor
Mamoru Kaneko
守 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004330162A priority Critical patent/JP2006140372A/ja
Priority to TW094132961A priority patent/TWI291761B/zh
Priority to KR1020050106273A priority patent/KR100664640B1/ko
Priority to US11/272,482 priority patent/US20060131645A1/en
Priority to CNB2005101247801A priority patent/CN100514646C/zh
Publication of JP2006140372A publication Critical patent/JP2006140372A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Abstract

【課題】従来のパワーＭＯＳＦＥＴでは、降伏が素子部で起こり、ガードリングで終端するため、降伏位置が移動し、降伏電圧が安定しないクリープ現象を起こす問題があった。
【解決手段】本発明では、素子部を囲む素子外周部にｎｐｎ接合またはｐｉｎ接合を形成し、素子部のソース電極と同電位を印加し、素子外周部の降伏電圧が常に素子部の降伏電圧より低くなるようにする。または素子外周部の抵抗を低くする。これにより、降伏は常に素子外周部で発生し、降伏電圧が安定する。また、脆弱なゲート酸化膜での降伏をなくすことにより降伏による破壊を防げる。更に抵抗が低くなるので静電破壊耐量が向上する
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に係り、特にドレイン−ソース間の降伏電圧が精密に制御可能な、半導体装置およびその製造方法に関する。
図２１に従来のディスクリートの半導体装置の断面図を示す。図はＭＯＳＦＥＴの場合であり、素子部１５１には、例えばトレンチ構造のＭＯＳトランジスタ１４０が設けられる。素子部１５１の外周を囲む素子外周部１５０には、チャネル層１３４より深く、チャネル層１３４と同導電型のガードリング１３３が設けられ素子部１５１周端部での電界集中を緩和している。また、ゲート電極１４３にゲート電圧を印加するため、ポリシリコン１４３cは、ゲート連結電極１４８に接続する。
図２１を用いて従来の半導体装置の製造方法を説明する。
ＭＯＳＦＥＴは、ｎ＋型のシリコン半導体基板１３１の上にｎ−型の半導体層を積層するなどし、ドレイン領域１３２を形成する。その表面に形成した酸化膜の一部を開口してｐ型のガードリング１３３を形成する。その後同じくｐ型のチャネル層１３４を形成し、チャネル層１３４を貫通し、ドレイン領域１３２まで到達するトレンチ１３７を形成する。
さらにトレンチ１３７の内壁をゲート酸化膜１４１で被膜し、トレンチ１３７に充填されたポリシリコンよりなるゲート電極１４３を設ける。そして一部のポリシリコン１４３ｃは、基板上に引き出される。トレンチ１３７に隣接したチャネル層１３４表面にはｎ＋型のソース領域１４５が形成され、隣り合う２つのセルのソース領域１４５間のチャネル層１３４表面および素子部の外周にはｐ＋型のボディ領域１４４を設ける。
ゲート電極１４３上は層間絶縁膜１４６で覆い、ソース領域１４５およびボディ領域１４４にコンタクトするソース電極１４７を設け、ＭＯＳＦＥＴ１４０が多数配列された素子部１５１を形成する。またソース電極１４７形成時にポリシリコン１４３ｃにコンタクトするゲート連結電極１４８を形成する（例えば特許文献１参照。）。
特開２００４−３１３８６号公報 （第４図）
ＭＯＳ型トランジスタのドレイン−ソース間の降伏電圧ＢＶＤＳ（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｂｅｔｗｅｅｎ Ｄｒａｉｎ ａｎｄ Ｓｏｕｒｃｅ）は、トランジスタの性能、仕様を特徴づける重要なデバイスパラメータの１つである。図２１の如きディスクリート型ＭＯＳＦＥＴにおいて、ＢＶＤＳの値は、基本的にはトランジスタの素子部（活性領域）１５１内のｐｎ接合の不純物濃度比、すなわちチャネル層１３４とｎ−型半導体層１３２の不純物濃度比によって決定されるが、チャネル層１３４の不純物濃度は、主にトランジスタのしきい値電圧を決定するので、チャネル層１３４の不純物濃度を自由に変えることはできない。
そこで、ＢＶＤＳの値を決定するプロセスパラメータとしてｎ−型半導体層（エピタキシャル層）１３２の不純物濃度およびｎ−型半導体層１３２の厚みによって制御している。
特に、トレンチ構造のＭＯＳトランジスタの場合には、ゲート電極１４３がチャネル層１３４を貫通してｎ−型半導体層１３２に達しているため、降伏のメカニズムはこれよりも複雑になり、実際のＢＶＤＳの値はチャネル層１３４とｎ−型半導体層１３２の不純物濃度比だけでなく、トレンチ１３７（ゲート電極１４３）の深さや形状にも影響を受け、自由自在に設定することが難しい。
またＢＶＤＳの値が高精度に制御できないだけでなく、素子部１５１のどの部分で降伏するか不確定である。
更に、チャネル層１３４の外周に設けられるガードリング１３３は、素子部１５１周端部での電界集中を緩和し、耐圧の確保に有効であることが知られている。しかし、ガードリング１３３を設けた場合、ガードリング１３３の接合耐圧の影響を受け、ＢＶＤＳが安定しないことが判った。
例えば、ドレイン−ソース間に電圧を印加すると、降伏前には空乏層がチップ全面に広がり、初期降伏はチップの中心にある素子部１５１で発生する。しかし降伏後は、チップ周縁のガードリング１３３で空乏層が広がるようになるため、最終的にドレイン−ソース間が降伏する位置はガードリング１３３になる。つまり、降伏初期にはＢＶＤＳの値が低い素子部１５１で降伏するが、空乏層が広がるにつれて降伏位置が移動し、ガードリング１３３で終端する。これに伴い、ＢＶＤＳの値が変動する現象（以下、この現象をクリープ現象と称する。）が発生し、トランジスタの降伏耐圧特性が安定しない問題があった。
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、前記素子部の外周を囲む素子外周部と、前記素子外周部に設けられた逆導電型の周縁領域と、前記素子部の前記ソース領域とコンタクトする第１電極と、前記周縁領域上に設けられ、前記素子外周部と電気的に接続する第２電極とを具備し、ドレイン−ソース間の降伏位置を前記素子外周部に誘導することにより解決するものである。
第２に、ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、前記素子部の外周を囲む素子外周部と、前記素子外周部に設けられた逆導電型の周縁領域と、前記周縁領域に設けられた周縁一導電型領域と、前記素子部の前記ソース領域とコンタクトする第１電極と、前記周縁一導電型領域にコンタクトする第２電極とを具備し、前記素子外周部の降伏電圧を前記素子部の降伏電圧より低くすることにより解決するものである。
また、前記周縁領域は、前記チャネル層と同程度の不純物濃度を有することを特徴とするものである。
また、前記周縁領域内に、該周縁領域より不純物濃度が低い第１逆導電型領域を設けることを特徴とするものである。
また、前記周縁領域内に、該周縁領域より不純物濃度が高い第２逆導電型領域を設けることを特徴とするものである。
また、前記周縁一導電型領域は、前記ソース領域と同程度の不純物濃度を有することを特徴とするものである。
第３に、ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、前記素子部の外周を囲む素子外周部と、前記素子外周部に設けられた逆導電型の周縁領域と、前記素子部の前記ソース領域とコンタクトする第１電極と、前記周縁逆導電型領域に接続する第２電極とを具備し、前記素子外周部を前記素子部より低抵抗にすることにより解決するものである。
また、前記周縁領域に該周縁領域より深く、不純物濃度が高い周縁逆導電型領域を設けることを特徴とするものである。
また、前記周縁領域の不純物濃度は前記チャネル層より高く、深さは前記チャネル層より深いことを特徴とするものである。
また、前記素子部は前記チャネル層端部に接して設けられた逆導電型のガードリングを含むことを特徴とするものである。
また、前記第１電極と前記第２電極とを電気的に接続することを特徴とするものである。
第４に、ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記周縁領域および前記素子部に電気的に接続する電極を形成する工程と、を具備することにより解決するものである。
第５に、ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記周縁領域表面に周縁一導電型領域を形成する工程と、前記周縁一導電型領域にコンタクトし、且つ前記素子部に電気的に接続する電極を形成する工程と、を具備することにより解決するものである。
第６に、ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成し、前記周縁領域表面に周縁一導電型領域を形成する工程と、前記ソース領域にコンタクトする第１電極と、前記周縁一導電型領域にコンタクトし、前記第１電極に電気的に接続する第２電極を形成する工程と、を具備することにより解決するものである。
また、前記周縁領域内に、該周縁領域より不純物濃度が低い第１逆導電型領域を形成することを特徴とするものである。
また、前記周縁領域内に、該周縁領域より不純物濃度が高い第２逆導電型領域を形成することを特徴とするものである。
また、前記素子外周部の降伏電圧を、前記素子部の降伏電圧より低く形成することを特徴とするものである。
第７に、ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部を形成する半導体装置の製造方法であって、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記周縁逆導電型領域および前記素子部と電気的に接続する電極を形成する工程と、を具備することにより解決するものである。
第８に、ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記ソース領域にコンタクトする第１電極と、前記周縁逆導電型領域と接続し前記第１電極に電気的に接続する第２電極を形成する工程と、を具備することにより解決するものである。
また、前記周縁領域に、該周縁領域より深く不純物濃度が高い周縁逆導電型領域を形成することを特徴とするものである。
また、前記周縁領域の不純物濃度を前記チャネル層より高く、前記周縁領域の深さを前記チャネル層より深く形成することを特徴とするものである。
また、前記素子外周部の抵抗値を、前記素子部の抵抗値より低く形成することを特徴とするものである。
また、前記周縁領域は、前記チャネル層と同一工程にて形成することを特徴とするものである。
本発明に依れば、第１に、素子外周部にｎｐｎ接合を形成し、素子部の降伏電圧より素子外周部の降伏電圧を低くすることで、初期降伏時から素子部で降伏せずに素子外周部で降伏を起こすように誘導できる。つまり、ＢＶＤＳの値の変動（クリープ現象）を抑制でき、ＭＯＳトランジスタの降伏耐圧特性を安定させることができる。
第２に周縁領域の不純物濃度をチャネル層の不純物濃度と異ならせることにより、素子外周部の降伏電圧を調整することができる。従ってチャネル層を変更することなく所定の耐圧に応じた素子外周部が設計でき、ＢＶＤＳ制御が精密にできる。つまり、チャネル層を所定のしきい値とし、素子外周部で所望の耐圧を得るデバイス設計が可能となる。
また、周縁領域の不純物濃度をチャネル層の不純物濃度と同程度とし、周縁領域内に周縁領域とは異なる不純物濃度の第１逆導電型領域または第２逆導電型領域を設けることにより、素子外周部の降伏電圧を調整することができる。従って周縁領域をチャネル層と同一工程にて形成しても、所定の耐圧に応じた素子外周部が設計できる。
第３に、素子外周部にトンネル接合を形成することにより素子外周部を素子部より低抵抗とし、初期降伏時から素子外周部で降伏を起こすように誘導できる。
第４に、高い静電破壊耐量が実現する。素子外周部に降伏しやすい（接合耐圧が低い）ｎｐｎ接合またはｐ＋／ｎ−／ｎ＋接合を形成することにより、降伏時に抵抗値が０に近いＩ−Ｖ特性を得られる。従って素子外周部の破壊電流（過電流）Ｉｏｓが高くなるので、デバイスの破壊に強くなる。
第５に、周縁領域はチャネル層と同一工程にて形成できる。また素子外周部にｎｐｎ接合を形成する場合には周縁ｎ型領域はソース領域と同一工程にて形成できる。従って、現行のプロセスフローを利用でき、マスクの増加およびプロセスの増加を回避できる。
第６に、トンネル接合を形成する場合において、周縁領域のソースコンタクト領域をボディ領域と同一工程にて形成できる。従って第１周縁ｐ型領域の形成工程の追加のみで降伏特性を安定化し、精密なＢＶＤＳ制御が可能な半導体装置の製造方法を提供できる。
本発明の実施の形態を、ｎチャネルのトレンチ型ＭＯＳＦＥＴを例に図１から図２０を参照して詳細に説明する。
図１に本発明の第１の実施形態を説明する。図は、本発明の半導体装置の構造を示す。図１（Ａ）はチップの平面概要図であり、ソース電極、ゲート連結電極等の金属電極層は省略してある。また図１（Ｂ）はＡ−Ａ線の拡大断面図である。
半導体装置は、素子部２１と、素子外周部２０を有し、破線の内側の素子部２１には、多数のＭＯＳトランジスタ４０が配列されている。第１ソース電極１７は、素子部２１上の各ＭＯＳトランジスタ４０のソース領域１５と接続して設けられる。
ＭＯＳトランジスタ４０のゲート電極１３は連結部１３ａによって素子部２１の周端部に延在される。連結部１３ａはその上に設けられたゲート連結電極１８を介してゲートパッド電極１８ｐに接続し、これによりＭＯＳトランジスタ４０にゲート電圧が印加される。
破線の外側の素子外周部２０には、周縁領域２２が設けられる。周縁領域２２は、例えばチャネル層４と同程度の不純物濃度を有する逆導電型領域であり、第１の実施形態では、周縁領域２２は表面に周縁一導電型領域２３と、それにコンタクトする第２ソース電極１９が設けられる。第２ソース電極１９は第１ソース電極１７と電気的に接続し、すなわち第２ソース電極１９にはソース電位が印加される。
本実施形態では以下に示すように破線で示すガードリング３端部の領域までを素子部２１と称し、素子領域の外周を囲む領域を素子外周部２０と称する。
図１（Ｂ）の断面図のごとくｎ＋型シリコン半導体基板１上にエピタキシャル層を積層するなどしたｎ−型半導体層２を設けてドレイン領域とする。ＭＯＳトランジスタ４０は、その表面に設けたチャネル層４に形成される。チャネル層４は、ドレイン領域２の表面に選択的にｐ型の例えばボロン（Ｂ）を注入した拡散領域である。チャネル層４の平均不純物濃度は１Ｅ１７ｃｍ-３程度である。ここで、各拡散領域の不純物濃度プロファイルは必ずしも一定ではないので、以下、不純物濃度は拡散領域毎に不純物濃度を平均した平均不純物濃度で説明する。
チャネル層４外周には、チャネル層４に接しチャネル層４より高濃度の不純物濃度を有するガードリング３が設けられる。
トレンチ８は、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ８内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ８内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ８内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
ゲート電極１３は、トレンチ８に導電材料を埋設して設けられる。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るためにｎ型不純物が導入されている。このゲート電極１３は、連結部１３ａにより基板上に引き出されて半導体基板の周囲を取り巻くゲート連結電極１８とコンタクトする。
ゲート電極１３は、ゲート絶縁膜１１を介してチャネル層４に接して設けられる。
ソース領域１５は、ゲート電極１３に隣接したチャネル層４表面にｎ＋型不純物を注入した拡散領域であり、素子部２１を覆う金属の第１ソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ８で囲まれた部分が１つのＭＯＳトランジスタ４０のセルとなり、これが多数個集まって素子部２１を構成している。
第１ソース電極１７は、層間絶縁膜１６を介してアルミニウム等をスパッタして所望の形状にパターニングした金属電極であり、素子部２１上を覆い、ソース領域１５およびボディ領域１４とコンタクトする。
素子外周部２０には、周縁領域２２が設けられ、周縁領域２２は、所望の降伏電圧に応じた不純物濃度で形成される。一例として本実施形態ではチャネル層４と同程度の１Ｅ１７ｃｍ−３程度の平均不純物濃度とする。そして、周縁領域２２表面には、ソース領域１５と同程度の高濃度（ｎ＋）のｎ型不純物（砒素等）をイオン注入し、不純物濃度が１Ｅ２０〜１Ｅ２１ｃｍ−３程度の周縁ｎ型領域２３を設ける。周縁ｎ型領域２３には、第１ソース電極１７と電気的に接続する第２ソース電極１９をコンタクトさせる。
このように周縁領域２２表面に高濃度の周縁ｎ型領域２３を設けることにより、素子外周部２０に、ｎ＋／ｐ−／ｎ−（／ｎ＋＋）接合（以下本明細書においてはこれをｎｐｎ接合と称する）を形成できる。そして、素子部２１においては、チャネル層４とｎ−型半導体層２によりｐ−／ｎ−（／ｎ＋＋）接合（以下ｐｎ接合）が形成される。
周縁領域２２はチャネル層４と同程度の不純物濃度である。前述のごとく周縁領域２２は所望の降伏電圧によりその不純物濃度が選択されるが、周縁領域２２の不純物濃度をチャネル層４と同程度にすることにより、素子外周部２０のｎｐｎ接合を素子部２１のｐｎ接合より低い降伏電圧にすることができる。
ここで、図２に、ｐ型領域が同程度の不純物濃度の場合の、ｎｐｎ接合とｐｎ接合の降伏時のＩ−Ｖ特性の比較を示す。図２（Ａ）がｎｐｎ接合の降伏特性であり、図２（Ｂ）がｐｎ接合の降伏特性である。
このように、ｐ型領域の不純物濃度が同程度で有れば、ｎｐｎ接合は、ｐｎ接合より降伏電圧が低くなる。
また、ｎｐｎ接合はｐｎ接合よりＩ−Ｖ特性の立ち上がりが急峻であり、降伏時のドレイン電流の抵抗をほぼ０にすることができる。従って降伏後の電流を低い抵抗で電流を流すことができるので、電気エネルギーが熱エネルギーに変換されにくい。
これは、超伝導体材料に大電流を流しても電気抵抗がないため発熱しないのと同様であり、ｎｐｎ接合では降伏時の熱発生が少なくなるため、電気的過負荷に対する耐性（静電破壊耐量）を高めることができる。
本実施形態では、周縁領域２２の不純物濃度はチャネル層４の不純物濃度と同程度であり、また周縁ｎ型領域２３の不純物濃度は、ソース領域の不純物濃度と同程度である。
従って、常に素子部２１のソース領域１５−ドレイン領域２間（ｐｎ接合）の降伏電圧より、素子外周部２０の周縁ｎ型領域とｎ−半導体層２間（ｎｐｎ接合）の降伏電圧を低くすることができる。
これにより、この構造においては、常に初期降伏は素子外周部２０で発生する。また、降伏が終端するまでその降伏位置が変動することはない。従って降伏位置が移動するクリープ現象を回避し、安定した降伏特性を得ることができる。そして、ガードリング３の外側に周縁領域２２を形成する場合、チャネル層４と周縁領域２２とは個別に不純物濃度を選択できる。従って、素子部２１に影響を及ぼさずに、精密なＢＶＤＳ制御が可能となる。
素子部２１の降伏は本質的には物理的破壊ではなく、バイアスを戻すことにより繰り返すことのできる現象ではあるが、ゲート酸化膜は薄く脆弱であり、電流が制限されてジュール熱による破壊に至る場合もある。つまりこの観点からも、素子部２１の破壊を素子外周部２０に誘導することで、脆弱なゲート酸化膜の有る領域で降伏を起こさないように電界集中を制御でき、有利である。
図３には第２の実施形態を示す。図３（Ａ）が平面図であり、図３（Ｂ）が図３（Ａ）のＢ−Ｂ線断面図である。尚平面図は図１（Ａ）とほぼ同様であるので説明は省略する。また、素子部２１についても第１実施形態と同様であるので説明は省略する。
第２の実施形態は、周縁領域２２内に周縁領域２２より不純物濃度の低い第１逆導電型領域２４を設けるものである。
ｎｐｎ接合の耐圧は主にｐ層の不純物濃度で決定され、ｐ層の不純物濃度の低い方が耐圧は増大する。そこで、第１の実施形態の構造（図１）において、ＢＶＤＳ値を高くする要求のある場合、カウンター・ドーピングを行って、周縁領域２２より低濃度（ｐ――）の第１ｐ型領域２４を形成する。これによりｎｐｎ接合のｐ層の不純物濃度を低くし、ＢＶＤＳ値を増大させる。但しこの場合においても、第１ｐ型領域２４はチャネル層４のＢＶＤＳ値よりも低くなるような不純物濃度とする。
第２実施形態も、周縁領域２２、第１ｐ型領域２４および周縁ｎ型領域２３によって、素子外周部２０にｎｐｎ接合が形成される。そしてこの特性は、図２（Ａ）とほぼ同様の特性を示す。すなわち、素子部２１より降伏電圧を低くすることにより素子外周部２０に降伏を誘導できる。また、第２の実施形態では第１の実施形態より素子外周部２０の降伏電圧（耐圧）を高くすることができる。
図４には第３の実施形態を示す。平面図は図３（Ａ）と同様であり、Ｂ−Ｂ線断面図を図に示す。
第３の実施形態は、周縁領域２２内に周縁領域２２より不純物濃度の高い第２逆導電型領域３４を設けるものである。
要求される耐圧が５Ｖ以下といったＬＳＩに順じた値、あるいは低電源電圧のＬＳＩに合わせて、２Ｖ〜３Ｖの耐圧が望まれる場合には、ゲート酸化膜耐圧よりも素子外周部２０の耐圧（降伏電圧）を低くしなければならない。
このような場合には、不純物濃度がチャネル層４より高い、第２逆導電型領域３４を設けるとよい。これにより、ｎｐｎ接合のｐ層の不純物濃度を高めることができ、素子外周部２０の耐圧（降伏電圧）を低くすることができる。
ｐｎ接合と、ｎｐｎ接合の降伏電圧は、ｐ型領域の不純物濃度が同等の場合、例えば十数Ｖ〜数十Ｖ程度の十分な差がある。従って、素子部２１（ｐｎ接合）の降伏電圧に達しない範囲であれば、素子外周部２０（ｎｐｎ接合）の不純物濃度を変化させることにより、降伏電圧の自由な設計が可能となる。
尚、図５のごとく、周縁領域２２の不純物濃度をチャネル層４の不純物濃度と異ならせてもよい。図５（Ａ）にチャネル層４より不純物濃度が低い周縁領域２２を示し、図５（Ｂ）にチャネル層４より不純物濃度が高い周縁領域２２を示す。
第１の実施形態では、周縁領域２２および周縁逆導電型領域２３を、素子部２１の製造プロセスを利用して形成できる（後述）。しかし、第２及び第３実施形態のごとく、素子外周部２０の耐圧を調整する場合には、第１逆導電型領域２４、第２逆導電型領域３４により周縁領域２２の不純物濃度を変化させる。すなわち、図５の如く周縁領域２２自体の不純物濃度を所望の耐圧になるように設けても、同様の効果が得られる。
図６には第４の実施形態を示す。図６（Ａ）が平面図であり、図６（Ｂ）が図６（Ａ）のＣ−Ｃ線断面図である。尚平面図は図１（Ａ）とほぼ同様であるので説明は省略し、素子部２１についても第１実施形態と同様であるので説明は省略する。
第４の実施形態は、基板の深い位置に高濃度の逆導電型領域を形成するものであり、すなわち周縁領域２２より内側に周縁領域２２より深くｎ−型半導体層２に達する高濃度（ｐ＋＋）の周縁逆導電型領域２５を形成するものである。
周縁ｐ型領域２５は例えばチャネル層４およびガードリング３より不純物濃度が高く、１Ｅ２０〜１Ｅ２１ｃｍ−３程度の平均不純物濃度を有する領域である。そして周縁ｐ型領域２５表面には、第２ソース電極１９とコンタクトするソースコンタクト領域２６を設ける。ソースコンタクト領域２６は、第２ソース電極１９とオーミック性コンタクトをとるために高濃度化しているが、周縁ｐ型領域の表面不純物濃度は１Ｅ２０／ｃｍ３程度となる。つまりソースコンタクト領域２６は便宜上ｐ＋と記載しているが、周縁ｐ型領域２５と同程度の不純物濃度を有する。
このように基板の深い位置に高濃度のｐ型領域を形成することにより、ｎ−型半導体層２がイントリンシック化し、ｐｉｎ接合に近いｎ＋＋／ｎ−／ｐ＋＋（／ｐ＋）接合（以下本明細書ではトンネル接合と称する）が形成される。
トンネル接合は高濃度のｐｎ接合であり、電気抵抗が低くなる。従って第４の実施形態の構造にすることにより、素子外周部２０の抵抗を素子部２１より低くすることができ、降伏位置を素子外周部２０に誘導できる。
尚、図７のごとく、周縁領域２２の不純物濃度をチャネル層４の不純物濃度より高濃度とし、深く拡散させてトンネル接合を形成してもよい。
図８には、周縁ｐ型領域２５のドーズ量とΔＢＶＤＳの関係を示す。グラフの横軸はウェハ上の測定点である。
ΔＢＶＤＳは、降伏が安定した状態の耐圧値と初期耐圧値の差であり、これが小さいほど、変動が少ないことになる。
３種類のドーズ量で周縁ｐ型領域２５を形成した１８枚のウェハ（Ｎｏ．１〜１８）について、ウェハ中の９点のΔＢＶＤＳを測定した。
このように、第４の実施形態の場合は何れの場合もウェハ内におけるΔＢＶＤＳのばらつきが小さく特性は安定するといえる。更にドーズ量が多い方がΔＢＶＤＳの値が小さく変動が少ないことが判る。
耐圧は、降伏する位置により決まるものであり、降伏する位置が異なると耐圧が安定しない。例えば素子部２１から降伏を始め、電流経路が素子部２１から素子外周部２０に変化していくと、耐圧は一定値とならない。
本実施形態の如く、素子外周部２０を素子部２１より低抵抗化し、降伏を所望の位置(素子外周部２０)に誘導することにより、図の如く耐圧の変化が無くなる。
更に、ｐｉｎ型のトンネル接合は接合耐圧が小さく電気抵抗が小さいため、過電流、過電圧、静電気等電気的過負荷に対する耐性を向上させることができる。
本実施形態では第１から第４実施形態のいずれにおいても、電気的過負荷に対する耐性を向上させることができ、すなわち高い静電破壊耐量が実現する。
図９を参照してその理由について説明する。
図９（Ａ）はオーバーストレスとなる電圧を徐々に印加した場合の破壊電流Ｉｏｓの変化を示すＩ−Ｖ特性であり、図９（Ｂ）は、図９（Ａ）における抵抗値Ｒと電圧の関係を示す図である。図中破線が素子部２１等のｐｎ接合の場合であり、実線ａが第１から第３の実施形態のｎｐｎ接合の場合であり、実線ｂが第４の実施形態のトンネル接合（ｐｉｎ接合）の場合である。
図９（Ａ）の如く、第１〜第３実施形態のｎｐｎ接合が最も降伏後の電流増加が最も急峻であり、次いで第４実施形態のトンネル接合接合となり、素子部２１等のｐｎ接合の場合が最も緩やかとなる。
そしてこの場合の抵抗とＢＶＤＳの関係は図９（Ｂ）のごとく、降伏前は何れも高インピーダンスを示すが、降伏後は、ｎｐｎ接合、トンネル接合接合、ｐｎ接合の順に高くなる。そして以下のように、抵抗が低下することにより破壊に至るまでの過電流Ｉｏｓを増加させることができる。すなわちデバイスの破壊エネルギーに達するまでの時間が長くなり、デバイスが破壊しにくくなる。
まず半導体デバイスが、電気的に破壊する場合について説明する。半導体デバイスが電気的に破壊する主な原因は、熱エネルギーであり、その基本メカニズムは、発熱により結晶格子の破壊やゲート酸化膜等の絶縁膜の絶縁破壊を起こすためである。そして、ＭＯＳデバイスの場合、デバイスを破壊するエネルギーを仕事率Ｐとすると、仕事率Ｐ［Ｊ／ｓ］＝Ｐ［Ｗ］＝電流［Ａ］×電圧［Ｖ］で表される。
これを結晶が破壊する場合に適用すると、電圧は、いずれの場合も降伏電圧（ドレイン−ソース間耐圧ＢＶＤＳ）で律速される（図９（Ｂ））。このため、電流が変数となり、結局過電流Ｉｏｓの印加がデバイスを破壊することになる。
また、ゲート酸化膜の絶縁破壊の場合には、電圧は酸化膜耐圧（ゲート酸化膜耐圧ＢＶｏｘ）で律速されるため、電流が変数になり、結局、過電流（Ｉｏｓ）印加がデバイスを破壊することになる。
従って、デバイスを破壊するエネルギーは、仕事率Ｐｏｓ＝Ｉｏｓ×ＢＶＤＳまたはＰｏｓ＝Ｉｏｓ×ＢＶｏｘで表される。また、Ｐ＝Ｉ×Ｅ＝Ｉ（Ｉ×Ｒ）であるから、Ｉ×Ｉ＝Ｐ／Ｒにおいて、破壊エネルギーＰｏｓが一定のとき、（Ｉｏｓ）２＝Ｐｏｓ／Ｒとなる。すなわち本実施形態のｎｐｎ接合またはｐｉｎ接合によって、図９（Ｃ）の矢印のごとく抵抗値Ｒの減少に伴い破壊電流Ｉｏｓを増加させることができ、デバイスが壊れにくくなると言える。
次に、ドレイン−ソース間のデバイス破壊について説明する。ＢＶＤＳは、ｐｎ接合耐圧であると同時に降伏時の電気抵抗を示す。また、現実的なデバイスとしての原理はトンネル接合も同様である。すなわち、第１〜第４の実施形態においてＢＶＤＳは降伏時の電気抵抗を示す。
この電気抵抗によって、電気エネルギーが熱エネルギーに変換され、デバイスが発熱する。発生した熱量が一定の限度を超えると、融点の低いアルミニウム配線が溶融し始める。溶融したアルミニウムはシリコン基板中にとけ込んで、ドレイン−ソース間の接合破壊に至る。接合破壊を回避するには、降伏時の接合耐圧すなわち抵抗Ｒを低減させることが有効である。
第１から第３の実施形態では、素子外周部２０にｎｐｎ接合を形成することにより、降伏時の抵抗Ｒを素子部２１のｐｎ接合より小さくでき、接合破壊を回避することができる。
第４の実施形態も、素子外周部２０にｐｉｎ接合を形成することにより、ここを流れる電流の抵抗Ｒを素子部２１のｐｎ接合より小さくできる。すなわち接合破壊を回避できる。
従って、本実施形態では従来より静電破壊電圧に至る電流値Ｉｏｓを大きくすることができ、高い静電破壊耐量が得られることになる。また、第１から第３の実施形態と第４の実施形態を比較した場合には、ｎｐｎ接合の抵抗値が最も小さく、第１から第３の実施形態がより有効であることが判る。
例えば、素子部２１のｐｎ接合の抵抗を１とすると、第４の実施形態の素子外周部２０のｐｉｎ接合の抵抗は約０．５となり、第１から第３の実施形態における素子外周部２０のｎｐｎ接合の抵抗は約０．３となる。
次に本発明の半導体装置の製造方法を、ｎチャネル型のＭＯＳＦＥＴを例に図１０から図２０に示す。
まず図１０から図１３は第１の実施形態の場合である。
第１の実施形態の半導体装置の製造方法は、ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であり、前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成し、前記周縁領域表面に周縁一導電型領域を形成する工程と、前記ソース領域にコンタクトする第１電極と、前記周縁一導電型領域にコンタクトし、前記第１電極に電気的に接続する第２電極を形成する工程と、から構成される。
第１工程（図１０）：素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、素子外周部に逆導電型の周縁領域を形成する工程。
ｎ＋型シリコン半導体基板１（不図示）上に、エピタキシャル層を積層するなどしたｎ−型半導体層を設けてドレイン領域２を形成する。全面に酸化膜５１及び窒化膜５２を設けレジストＰＲでガードリング形成予定領域の窒化膜５２を開口したマスクを形成する。ｐ型不純物（例えばボロン（Ｂ））を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１５〜２Ｅ１５ｃｍ−２でイオン注入する（図１０（Ａ））。
レジストＰＲ除去後熱処理を施し、開口部にＬＯＣＯＳ酸化膜５１ｓを形成すると共にボロンを拡散しガードリング３を形成する（図１０（Ｂ））。本明細書では前述の如く、ガードリング３より内側の領域がＭＯＳトランジスタが配置される素子部２０であり、ガードリング３の外側が素子外周部２１となる。
更に窒化膜５２を除去し、全面に例えばボロンを注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ−２でイオン注入する。そして１１００℃程度の熱処理を行い、ボロンを拡散して素子部２１の表面にチャネル層４を形成する。そしてこのとき同時に素子外周部２０に、ガードリング３と接するｐ型の周縁領域２２が形成される。つまり周縁領域２２はチャネル層４と同一工程にて形成され、同程度の不純物濃度を有する（図１０（Ｃ））。
第２工程（図１１）：チャネル層と絶縁膜を介して接するゲート電極を形成する工程。
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、トレンチの開口部分を除いてかける。ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６を形成する（図１１（Ａ））。
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ８を形成する（図１１（Ｂ））。
ダミー酸化をしてトレンチ８内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
更に、全面を酸化してトレンチ８内壁にゲート酸化膜１１を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。その後全面にポリシリコン層を堆積し、連結部１３ａが残存するようなマスクを設け全面ドライエッチする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、トレンチ８に埋設したゲート電極１３と、連結部１３ａを形成する（図１１（Ｃ））。
第３工程（図１２）：前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成し、前記周縁逆導電型領域表面に周縁一導電型領域を形成する工程。
ソース領域および周縁ｎ型領域の形成領域が露出するレジストＰＲのマスクを形成し全面にｎ型不純物（例えばヒ素（Ａｓ））を、注入エネルギー１４０ＫｅＶ、ドーズ量５Ｅ１５〜６Ｅ１５ｃｍ−２でイオン注入する。このとき同時に周縁領域２２表面にもｎ型不純物がイオン注入される（図１２（Ａ））。
引き続きボディ領域の形成領域が露出するレジストＰＲのマスクを形成し、ｐ型不純物（例えばボロン（Ｂ））を注入エネルギー４０ＫｅＶ、ドーズ量２Ｅ１５〜５Ｅ１５ｃｍ−２でイオン注入する（図１２（Ｂ））。
その後全面に層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層１６ａを６０００Å程度堆積し、９００℃程度でリフローする。この熱処理によりｐ型不純物、ｎ型不純物がそれぞれ拡散され、トレンチ８に隣接したソース領域１５およびソース領域１５間のボディ領域１４が形成される。そして同時に周縁領域２２には高濃度の周縁ｎ型領域２３が形成される。尚、ソース領域１５とボディ領域１４のイオン注入は上記の順に限らず入れ替えてもよい。
これによりトレンチ８に囲まれた領域がＭＯＳトランジスタ４０のセルとなり、多数のセルが配置された素子部２１が形成される。素子部２１においては、チャネル層４とｎ−型半導体層２によりｐｎ接合が形成される。
そして、素子部２１外周の素子外周部２０においては、基板１、ｎ−型半導体層２と周縁領域２２、周縁ｎ型領域２３によりｎｐｎ接合が形成される（図１２（Ｃ））。
第４工程（図１３）：ソース領域にコンタクトする第１電極と、周縁一導電型領域にコンタクトし、第１電極に電気的に接続する第２電極を形成する工程。
ＢＰＳＧ層１６上に所定のパターンで開口されたレジストＰＲのマスクを設けてエッチングし、９００℃程度のリフローを行い、層間絶縁膜１６を形成する（図１３（Ａ））。
その後アルミニウム等をスパッタ装置で全面に堆積し、所望の形状にパターンニングする。これにより素子部２１全面を覆い、ソース領域１５およびボディ領域１４にコンタクトする第１ソース電極１７を形成する。同時に、連結部１３ａ上に設けられ連結部１３ａとコンタクトするゲート連結電極１８を形成する。さらに、同一金属層により、周縁ｎ型領域２３とコンタクトする第２ソース電極１９を形成する。第２ソース電極１９は、第１ソース電極１７と電気的に接続する（図１３（Ｂ））。
第１ソース電極１７は第２ソース電極と接続しており、所定のドレイン電圧が印加されると、素子部２１ではｎｐ接合ダイオードとして動作し、素子外周部２０ではｎｐｎ接合ダイオードとして動作する。
そして所定のＢＶＤＳに達すると、降伏電圧の低い素子外周部２０において降伏する。これは前述の如く、周縁領域２２の不純物濃度がチャネル層４の不純物濃度と同程度であり、この条件において素子外周部２０にｎｐｎ接合が、素子部２１にｎｐ接合が形成されているためである。
そしてその状態のまま降伏が終端する。従って、本実施形態では素子外周部２０にｎｐｎ接合を形成することにより、初期から終端に至るまで、素子外周部２０で降伏が起こり、降伏位置の変動がなくなる。
また上述したようにチャネル層４およびソース領域１５形成のマスクを変更するのみで従来プロセスを利用して製造できる。従って、マスクの増加、プロセス工程の増加を伴わずに、ＢＶＤＳ特性の安定化を図ることができる。
次に、図１４および図１５を参照して本発明の第２および第３の実施形態の製造方法を説明する。尚、第１の実施形態の製造方法と重複する箇所はその説明を省略する。
第１工程（図１４）：第１の実施形態と同様にガードリング３、チャネル層４および周縁領域２２を形成する。
ｎ＋型シリコン半導体基板１上に、エピタキシャル層を積層するなどしたｎ−型半導体層を設けてドレイン領域２を形成する。
全面に酸化膜５１及び窒化膜５２を設けレジストＰＲでガードリング形成予定領域の窒化膜５２を開口したマスクを形成する。ｐ型不純物（例えばボロン（Ｂ））を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１５〜２Ｅ１５ｃｍ−２でイオン注入する。レジストＰＲ除去後熱処理を施し、開口部にＬＯＣＯＳ酸化膜５１ｓを形成すると共にボロンを拡散しガードリング３を形成する（図１４（Ａ））。
更に窒化膜５２を除去し、全面に例えばボロン（Ｂ＋）を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ−２でイオン注入する。
その後、ガードリング３外周の一部のみが露出するようにレジストＰＲのマスクを設ける。露出した基板表面にｎ型不純物（例えばリン（Ｐ））をカウンタードープする。注入エネルギーは１００ＫｅＶ、ドーズ量は１Ｅ１３〜２Ｅ１３ｃｍ−２程度とする（図１４（Ｂ））。
そして１１００℃程度の熱処理を行い、ボロンを拡散して、素子部２１の表面にチャネル層４を形成する。そしてこのとき同時に素子外周部２０にガードリング３と接するｐ型の周縁領域２２が形成される。周縁領域２２はチャネル層４と同程度の不純物濃度を有する。また、周縁領域２２内にチャネル層４より低濃度（ｐ――）の第１ｐ型領域２４が形成される（図１４（Ｃ））。
以降、第１の実施形態と同様に第２工程から第４工程を行い、図３に示す最終構造を得る。素子部２１においては、チャネル層４とｎ−型半導体層２によりｐｎ接合が形成され、素子外周部２０においては、基板１、ｎ−型半導体層２と周縁領域２２、第１ｐ型領域２４、周縁ｎ型領域２３によりｎｐｎ接合が形成される
また、図１５は、第３の実施形態の製造方法を示す。
図１４（Ｂ）において、全面に例えばボロン（Ｂ＋）を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ−２でイオン注入する。
その後、ガードリング３外周の一部のみが露出するようにレジストＰＲのマスクを設ける。露出した基板表面にｐ型不純物（例えばボロン）を注入エネルギー５０ＫｅＶ、１Ｅ１３ｃｍ−２のオーダーでイオン注入する。
その後熱処理を行うことにより、周縁領域２２内にはチャネル層４より高濃度（ｐ）の第２ｐ型領域３４が形成され、素子外周部２０にｎｐｎ接合が形成される。
そして、第１の実施形態と同様に第２工程から第４工程を行い、図４に示す最終構造を得る。
第２の実施形態、第３の実施形態では、降伏電圧に応じて周縁領域２２の不純物濃度が選択される。従ってチャネル層４の不純物濃度プロファイルを変動させることなく所望の降伏電圧が得られ、降伏位置を素子外周部２０に誘導できる。
図１６および図１７を参照し、本発明の第４の実施形態の製造方法を説明する。ここでも第１の実施形態と重複する箇所はその説明を省略する。
第４の実施形態の半導体装置の製造方法は、ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であり、前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記ソース領域にコンタクトする第１電極と、前記周縁逆導電型領域と接続し前記第１電極に電気的に接続する第２電極を形成する工程と、から構成される。
第１工程：素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、素子外周部に逆導電型の周縁領域および該周縁領域に、該周縁領域より深く不純物濃度が高い周縁逆導電型領域を形成する工程（図１６）。
ｎ＋型シリコン半導体基板１（不図示）上に、エピタキシャル層を積層するなどしたｎ−型半導体層を設けてドレイン領域２を形成する。
全面に酸化膜５１及び窒化膜５２を設けレジストＰＲでガードリング形成予定領域の窒化膜５２を開口したマスクを形成する。ｐ型不純物（例えばボロン（Ｂ））を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１５〜２Ｅ１５ｃｍ−２でイオン注入する。レジストＰＲ除去後熱処理を施し、開口部にＬＯＣＯＳ酸化膜５１ｓを形成すると共にボロンを拡散しガードリング３を形成する（図１６（Ａ））。
更に窒化膜５２を除去し、全面に例えばボロンを注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ−２でイオン注入する。
その後、ガードリング３外周の一部のみが露出するようなレジストＰＲのマスクを設ける。露出した基板表面にｐ型不純物（例えばボロン（Ｂ））をイオン注入する。注入エネルギーは１６０ＫｅＶ、ドーズ量は１Ｅ１５〜３Ｅ１５ｃｍ−２程度とする。（図１６（Ｂ））。
そして、１１００℃程度の熱処理を行い、ボロンを拡散して、素子部２１表面にチャネル層４を形成する。そしてこのとき同時に素子外周部２０にガードリング３と接するｐ型の周縁領域２２が形成される。周縁領域２２はチャネル層４と同程度の不純物濃度を有する。また、周縁領域２２の内側に高濃度（ｐ＋＋）の周縁ｐ型領域２５が形成される。そして、ｎ−型半導体層２に達する周縁ｐ型領域２５により、ｎ−型半導体層２の一部がイントリンシック化し、基板１および周縁ｐ型領域２５によりｐｉｎ接合に近似のトンネル接合が形成される（図１６（Ｃ））。
第２工程：チャネル層と絶縁膜を介して接するゲート電極を形成する工程。第１の実施形態の第２工程と同様にトレンチ８、ゲート酸化膜１１、ゲート電極１３、連結部１３ａを形成する（図１１参照）。
第３工程（図１７）：ゲート電極と隣接するチャネル層表面に一導電型のソース領域を形成する工程。
ソース領域の形成領域が露出するレジストＰＲのマスクを形成し、全面にｎ型不純物（例えばヒ素（Ａｓ））を、注入エネルギー１４０ＫｅＶ、ドーズ量５Ｅ１５〜６Ｅ１５ｃｍ−２でイオン注入する（図１７（Ａ））。
引き続きボディ領域の形成領域および周縁領域２２の一部が露出するレジストＰＲのマスクを形成し、ｐ型不純物（例えばボロン（Ｂ））を注入エネルギー４０ＫｅＶ、ドーズ量２Ｅ１５〜５Ｅ１５ｃｍ−２でイオン注入する（図１７（Ｂ））。
その後全面に層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層１６ａを６０００Å程度堆積し、９００℃程度でリフローする。この熱処理によりｐ型不純物、ｎ型不純物がそれぞれ拡散され、トレンチ８に隣接したソース領域１５およびソース領域１５間のボディ領域１４が形成される。そして同時に周縁領域２２表面には高濃度（ｐ＋）のソースコンタクト領域２６が形成される。尚、ソース領域１５とボディ領域１４のイオン注入は上記の順に限らず入れ替えてもよい。
これによりトレンチ８に囲まれた領域がＭＯＳトランジスタ４０のセルとなり、多数のセルが配置された素子部２１が形成される。素子部２１においては、チャネル層４とｎ−型半導体層２によりｎｐ接合が形成される。
（図１７（Ｃ））。
第４工程：ソース領域にコンタクトする第１電極と、周縁逆導電型領域に接続し第１電極に電気的に接続する第２電極を形成する工程。
第１の実施形態の第４工程と同様に、第１ソース電極１７、ゲート連結電極１８、第２ソース電極１９を形成し、第１ソース電極１７および第２ソース電極１９を電気的に接続する（図１３、図６参照）。
第１ソース電極１７は第２ソース電極と接続しており、所定のドレイン電圧が印加されると、素子部２１ではｎｐ接合ダイオードとして動作し、素子外周部２０ではｐｉｎ接合に近似のトンネルダイオードとして動作する。
そして所定のＢＶＤＳに達すると、降伏電圧の低い素子外周部２０において降伏する。これは前述の如く、周縁領域２２の不純物濃度がチャネル層４の不純物濃度と同程度であり、この条件において素子外周部２０にトンネル接合が、素子部２１にｎｐ接合が形成されているためである。
そしてその状態のまま降伏が終端する。従って、本実施形態では素子外周部２０にトンネル接合を形成することにより、初期から終端に至るまで、素子外周部２０で降伏が起こる。すなわち降伏位置の変動がなくなるのでＢＶＤＳ値の変動もなくなる。
また、トンネル接合は、抵抗を小さくできるので、過電流、過電圧、静電気等の電気的耐性を向上させることができる。
また上述したようにソースコンタクト領域２６はボディ領域１４形成のマスクを変更するのみでよく、周縁ｐ型領域２５の形成工程を追加するのみで製造できる。従って、容易にＢＶＤＳ特性の安定化を図ることができる。
また、周縁領域２２の不純物濃度はチャネル層４と同程度以下であれば素子外周部２０に降伏を誘導することができる。
図１８から図２０は、上記の第２の実施形態から第４の実施形態において、周縁領域２２をチャネル層４と異なる不純物濃度とし、別工程で形成する場合を示す。チャネル層４と周縁領域２２を別工程で形成することにより、チャネル層４の不純物濃度プロファイルを変動させることなく、素子外周部２０の耐圧を設計できる。
図１８は、第２の実施形態の場合である。まず、図１８（Ａ）の如く、チャネル層の形成領域が開口したマスクを設けて所望のしきい値となる条件でチャネル層の不純物をイオン注入する。その後、図１８（Ｂ）の如く、周縁領域の形成領域が開口したマスクを設け、所定の耐圧が得られる条件で、不純物をイオン注入する。尚、この場合は図１４の場合と異なり、カウンタードープを行う必要はなく、チャネル層より低濃度の不純物をイオン注入すればよい。その後熱処理を行い、図１８（Ｃ）の如くチャネル層４と周縁領域２２を形成する。従って、第１逆導電型領域２２の形成工程は不要となる。
図１９は、第３の実施形態の場合である。この場合も、チャネル層の不純物をイオン注入し（図１９（Ａ））、チャネル層より高濃度の不純物を周縁領域の形成領域にイオン注入する（図１９（Ｂ））。そして熱処理を施し、チャネル層４と周縁領域２２を形成する（図１９（Ｃ））。従って、第２逆導電型領域３４の形成工程は不要となる。
図２０は、第４の実施形態の場合である。この場合も、チャネル層の不純物をイオン注入し（図２０（Ａ））、チャネル層より高濃度の不純物を周縁領域の形成領域にイオン注入する（図２０（Ｂ））。そして熱処理を施し、チャネル層４と、チャネル層４より深い周縁領域２２を形成する（図２０（Ｃ））。従って、周縁逆導電型領域２５の形成工程は不要となる。
尚図１８〜図２０において、チャネル層４および周縁領域２２のイオン注入を入れ替えても同様である。
以上第１〜第４の実施形態ではそれぞれガードリング３の外側でガードリング３と接する周縁領域２２を設ける場合について説明した。しかしこれに限らず、例えばガードリング３と離間して周縁領域２２を設け、周縁領域２２内に周縁ｎ型領域２３または周縁ｐ型領域２５を設けてもよい。
また、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたＭＯＳＦＥＴに関しても同様に実施できる。
また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体素子であれば、同様に実施でき、同様の効果が得られる。
本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の半導体装置を説明する特性図である。 本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する特性図である。 本発明の半導体装置を説明する特性図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 従来の半導体装置およびその製造方法を説明する断面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ドレイン領域
３ ガードリング
４ チャネル層
５ ＣＶＤ酸化膜
６ トレンチ開口部
８ トレンチ
１１ ゲート酸化膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ 第１ソース電極
１８ ゲート連結電極
１９ 第２ソース電極
２０ 素子外周部
２１ 素子部
２２ 周縁領域
２３ 周縁ｎ型領域
２４ 第１ｐ型領域
２５ 周縁ｐ型領域
２６ ソースコンタクト領域
３４ 第２ｐ型領域
４０ ＭＯＳトランジスタ
１３１ ｎ＋型シリコン半導体基板
１３２ ドレイン領域
１３３ ガードリング
１３４ チャネル層
１３７ トレンチ
１４０ ＭＯＳトランジスタ
１４１ ゲート酸化膜
１４３ ゲート電極
１４４ ボディ領域
１４５ ソース領域
１４６ 層間絶縁膜
１４８ ゲート連結電極
１５０ 素子外周部
１５１ 素子部

Claims (23)

  1. ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、
    前記素子部の外周を囲む素子外周部と、
    前記素子外周部に設けられた逆導電型の周縁領域と、
    前記素子部の前記ソース領域とコンタクトする第１電極と、
    前記周縁領域上に設けられ、前記素子外周部と電気的に接続する第２電極とを具備し、
    ドレイン−ソース間の降伏位置を前記素子外周部に誘導することを特徴とする半導体装置。
  2. ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、
    前記素子部の外周を囲む素子外周部と、
    前記素子外周部に設けられた逆導電型の周縁領域と、
    前記周縁領域に設けられた周縁一導電型領域と、
    前記素子部の前記ソース領域とコンタクトする第１電極と、
    前記周縁一導電型領域にコンタクトする第２電極とを具備し、
    前記素子外周部の降伏電圧を前記素子部の降伏電圧より低くすることを特徴とする半導体装置。
  3. 前記周縁領域は、前記チャネル層と同程度の不純物濃度を有することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. 前記周縁領域内に、該周縁領域より不純物濃度が低い第１逆導電型領域を設けることを特徴とする請求項３に記載の半導体装置。
  5. 前記周縁領域内に、該周縁領域より不純物濃度が高い第２逆導電型領域を設けることを特徴とする請求項３に記載の半導体装置。
  6. 前記周縁一導電型領域は、前記ソース領域と同程度の不純物濃度を有することを特徴とすることを特徴とする請求項２に記載の半導体装置。
  7. ドレイン領域となる一導電型半導体基板と、前記基板表面に設けられた逆導電型のチャネル層と、絶縁膜を介して前記チャネル層に接して設けられたゲート電極と、前記ゲート電極に隣接する前記チャネル層表面に設けられた一導電型のソース領域とを有する素子部と、
    前記素子部の外周を囲む素子外周部と、
    前記素子外周部に設けられた逆導電型の周縁領域と、
    前記素子部の前記ソース領域とコンタクトする第１電極と、
    前記周縁逆導電型領域に接続する第２電極とを具備し、
    前記素子外周部を前記素子部より低抵抗にすることを特徴とする半導体装置。
  8. 前記周縁領域に該周縁領域より深く、不純物濃度が高い周縁逆導電型領域を設けることを特徴とする請求項１または請求項７に記載の半導体装置。
  9. 前記周縁領域の不純物濃度は前記チャネル層より高く、深さは前記チャネル層より深いことを特徴とする請求項１または請求項７に記載の半導体装置。
  10. 前記素子部は前記チャネル層端部に接して設けられた逆導電型のガードリングを含むことを特徴とする請求項１、請求項２または請求項７のいずれかに記載の半導体装置。
  11. 前記第１電極と前記第２電極とを電気的に接続することを特徴とする請求項１または請求項２または請求項７のいずれかに記載の半導体装置。
  12. ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、
    前記素子外周部に逆導電型の周縁領域を形成する工程と、
    前記周縁領域および前記素子部に電気的に接続する電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  13. ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、
    前記素子外周部に逆導電型の周縁領域を形成する工程と、
    前記周縁領域表面に周縁一導電型領域を形成する工程と、
    前記周縁一導電型領域にコンタクトし、且つ前記素子部に電気的に接続する電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  14. ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、
    前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、
    前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、
    前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成し、前記周縁領域表面に周縁一導電型領域を形成する工程と、
    前記ソース領域にコンタクトする第１電極と、前記周縁一導電型領域にコンタクトし、前記第１電極に電気的に接続する第２電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  15. 前記周縁領域内に、該周縁領域より不純物濃度が低い第１逆導電型領域を形成することを特徴とする請求項１３または請求項１４のいずれかに記載の半導体装置の製造方法。
  16. 前記周縁領域内に、該周縁領域より不純物濃度が高い第２逆導電型領域を形成することを特徴とする請求項１３または請求項１４のいずれかに記載の半導体装置の製造方法。
  17. 前記素子外周部の降伏電圧を、前記素子部の降伏電圧より低く形成することを特徴とする請求項１２から請求項１４のいずれかに記載の半導体装置の製造方法。
  18. ドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を設けＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部を形成する半導体装置の製造方法であって、
    前記素子外周部に逆導電型の周縁領域を形成する工程と、
    前記周縁逆導電型領域および前記素子部と電気的に接続する電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  19. ＭＯＳトランジスタが配置される素子部と、該素子部の外周を囲む素子外周部とを形成する半導体装置の製造方法であって、
    前記素子部のドレイン領域となる一導電型半導体基板表面に逆導電型のチャネル層を形成し、前記素子外周部に逆導電型の周縁領域を形成する工程と、
    前記チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、
    前記ゲート電極と隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
    前記ソース領域にコンタクトする第１電極と、前記周縁逆導電型領域と接続し前記第１電極に電気的に接続する第２電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  20. 前記周縁領域に、該周縁領域より深く不純物濃度が高い周縁逆導電型領域を形成することを特徴とする請求項１２、請求項１８、請求項１９のいずれかに記載の半導体装置の製造方法。
  21. 前記周縁領域の不純物濃度を前記チャネル層より高く、前記周縁領域の深さを前記チャネル層より深く形成することを特徴とする請求項１２、請求項１８、請求項１９のいずれかに記載の半導体装置の製造方法。
  22. 前記素子外周部の抵抗値を、前記素子部の抵抗値より低く形成することを特徴とする請求項１２、請求項１８、請求項１９のいずれかに記載の半導体装置の製造方法。
  23. 前記周縁領域は、前記チャネル層と同一工程にて形成することを特徴とする請求項１２、請求項１３、請求項１４、請求項１８、請求項１９のいずれかに記載の半導体装置の製造方法。
JP2004330162A 2004-11-15 2004-11-15 半導体装置およびその製造方法 Pending JP2006140372A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004330162A JP2006140372A (ja) 2004-11-15 2004-11-15 半導体装置およびその製造方法
TW094132961A TWI291761B (en) 2004-11-15 2005-09-23 Semiconductor device and method for making the same
KR1020050106273A KR100664640B1 (ko) 2004-11-15 2005-11-08 반도체 장치 및 그 제조 방법
US11/272,482 US20060131645A1 (en) 2004-11-15 2005-11-14 Semiconductor device and manufacturing method thereof
CNB2005101247801A CN100514646C (zh) 2004-11-15 2005-11-15 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004330162A JP2006140372A (ja) 2004-11-15 2004-11-15 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006140372A true JP2006140372A (ja) 2006-06-01

Family

ID=36594585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004330162A Pending JP2006140372A (ja) 2004-11-15 2004-11-15 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20060131645A1 (ja)
JP (1) JP2006140372A (ja)
KR (1) KR100664640B1 (ja)
CN (1) CN100514646C (ja)
TW (1) TWI291761B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
JP2009170629A (ja) * 2008-01-16 2009-07-30 Nec Electronics Corp 半導体装置の製造方法
WO2014163058A1 (ja) * 2013-03-31 2014-10-09 新電元工業株式会社 半導体装置
WO2015178024A1 (ja) * 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP5841693B2 (ja) * 2013-03-31 2016-01-13 新電元工業株式会社 半導体装置
WO2018037701A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置
US10991822B2 (en) 2017-02-24 2021-04-27 Mitsubishi Electric Corporation Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same
US11189720B2 (en) 2017-02-24 2021-11-30 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5041511B2 (ja) * 2006-08-22 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
KR100953333B1 (ko) 2007-11-05 2010-04-20 주식회사 동부하이텍 수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법
TWI470797B (zh) * 2008-01-14 2015-01-21 Volterra Semiconductor Corp 具保護通道的功率電晶體
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
KR101014237B1 (ko) * 2008-10-29 2011-02-14 주식회사 케이이씨 전력용 반도체 장치 및 그 제조 방법
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN103094322B (zh) * 2011-11-01 2015-10-14 上海华虹宏力半导体制造有限公司 能够用于静电保护的沟槽型绝缘栅场效应管结构
CN103094272B (zh) * 2011-11-01 2015-08-19 上海华虹宏力半导体制造有限公司 用于静电保护的沟槽型绝缘栅场效应管结构
US9349847B2 (en) * 2011-12-15 2016-05-24 Hitachi, Ltd. Semiconductor device and power converter
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
CN105185698A (zh) * 2015-08-11 2015-12-23 上海华虹宏力半导体制造有限公司 减少沟道功率器件的源漏击穿电压蠕变的方法
JP6475142B2 (ja) * 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
JP6591312B2 (ja) * 2016-02-25 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62235785A (ja) * 1986-04-07 1987-10-15 Nec Corp 縦型電界効果トランジスタ
JPS6255317B2 (ja) * 1978-11-08 1987-11-19 Nippon Electric Co
JPH01215067A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 縦型絶縁ゲート電解効果トランジスタ
JPH03229469A (ja) * 1990-02-05 1991-10-11 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JPH0677406A (ja) * 1992-08-24 1994-03-18 Sony Corp 保護装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210601A (en) * 1989-10-31 1993-05-11 Kabushiki Kaisha Toshiba Compression contacted semiconductor device and method for making of the same
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5486718A (en) * 1994-07-05 1996-01-23 Motorola, Inc. High voltage planar edge termination structure and method of making same
DE69525003T2 (de) * 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
US5557127A (en) * 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
EP1029358A1 (de) * 1997-11-03 2000-08-23 Infineon Technologies AG Hochspannungsfeste randstruktur für halbleiterbauelemente
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
KR100415490B1 (ko) * 1999-01-11 2004-01-24 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. 파워 모스 소자 및 그 제조 방법
JP4736180B2 (ja) * 2000-11-29 2011-07-27 株式会社デンソー 半導体装置およびその製造方法
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4171268B2 (ja) * 2001-09-25 2008-10-22 三洋電機株式会社 半導体装置およびその製造方法
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP4749665B2 (ja) * 2003-12-12 2011-08-17 ローム株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6255317B2 (ja) * 1978-11-08 1987-11-19 Nippon Electric Co
JPS62235785A (ja) * 1986-04-07 1987-10-15 Nec Corp 縦型電界効果トランジスタ
JPH01215067A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 縦型絶縁ゲート電解効果トランジスタ
JPH03229469A (ja) * 1990-02-05 1991-10-11 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JPH0677406A (ja) * 1992-08-24 1994-03-18 Sony Corp 保護装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
JP2009170629A (ja) * 2008-01-16 2009-07-30 Nec Electronics Corp 半導体装置の製造方法
WO2014163058A1 (ja) * 2013-03-31 2014-10-09 新電元工業株式会社 半導体装置
US9960267B2 (en) 2013-03-31 2018-05-01 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP5841693B2 (ja) * 2013-03-31 2016-01-13 新電元工業株式会社 半導体装置
US9865591B2 (en) 2014-05-23 2018-01-09 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
JPWO2015178024A1 (ja) * 2014-05-23 2017-04-20 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
WO2015178024A1 (ja) * 2014-05-23 2015-11-26 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
USRE49195E1 (en) 2014-05-23 2022-08-30 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
WO2018037701A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置
JPWO2018037701A1 (ja) * 2016-08-25 2019-02-14 三菱電機株式会社 半導体装置
US10991822B2 (en) 2017-02-24 2021-04-27 Mitsubishi Electric Corporation Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same
US11189720B2 (en) 2017-02-24 2021-11-30 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter
US11646369B2 (en) 2017-02-24 2023-05-09 Mitsubishi Electric Corporation Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same
US11682723B2 (en) 2017-02-24 2023-06-20 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter

Also Published As

Publication number Publication date
CN100514646C (zh) 2009-07-15
TW200625643A (en) 2006-07-16
US20060131645A1 (en) 2006-06-22
KR20060054139A (ko) 2006-05-22
TWI291761B (en) 2007-12-21
KR100664640B1 (ko) 2007-01-04
CN1794451A (zh) 2006-06-28

Similar Documents

Publication Publication Date Title
KR100664640B1 (ko) 반도체 장치 및 그 제조 방법
TWI695454B (zh) 具有背對背場效應電晶體的雙向開關元件及其製造方法
JP4892172B2 (ja) 半導体装置およびその製造方法
JP4568325B2 (ja) 半導体装置及びその製造方法
US20060011985A1 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
KR20020059244A (ko) 향상된 안전 동작 영역을 가진 ｌｄｍｏｓ
US20050062125A1 (en) Lateral short-channel dmos, method of manufacturing the same, and semiconductor device
JP2007281515A (ja) 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法
JP2007123887A (ja) レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
JP2006100404A (ja) 半導体装置及びその製造方法
KR20100064556A (ko) 반도체 소자 및 그 제조 방법
JP2008182106A (ja) 半導体装置
KR102255545B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2008159916A (ja) 半導体装置
JP2014099580A (ja) 半導体装置および半導体装置の製造方法
JP5543253B2 (ja) 半導体装置及びその製造方法
JP2008153620A (ja) 半導体装置
JP2010118622A (ja) 半導体装置及びその製造方法
WO2011155105A1 (ja) 半導体装置及びその製造方法
JP5399650B2 (ja) 半導体装置
JP2009010379A (ja) 半導体素子及びその製造方法
JP2005183547A (ja) 半導体装置およびその製造方法
JP2006324431A (ja) 半導体装置およびその製造方法
KR100485910B1 (ko) 고내압 모스 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071031

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110602

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110808

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120105