JP5041511B2

JP5041511B2 - 半導体装置

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Publication number: JP5041511B2
Application number: JP2006224912A
Authority: JP
Inventors: 良太山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2012-10-03
Anticipated expiration: 2026-08-22
Also published as: US20080048294A1; JP2008053257A

Description

本発明は半導体装置に関し、特に半導体回路を外部からの電気的雑音（以下、「ノイズ」と記載）から保護するガードリングを具備する半導体装置に関する。

半導体装置においては、半導体基板に形成された半導体回路を外部からのノイズから保護する必要がある。そのために、保護すべき半導体回路の周囲をガードリングと呼ばれる導電体で囲む従来技術が知られている。その結果、外部からのノイズが周辺から侵入しても、外側のガードリングに保護されて、半導体回路はそのノイズの影響を受けない。

上記に関連して、以下のような技術が知られている。

特許文献１は、半導体装置に係る発明を開示している。
特許文献１発明の半導体装置は、回路領域と、第１のガードリングと、第２のガードリングと、第１の金属膜パターンと、第２の金属膜パターンと、第１の金属線と、第２の金属線とを具備している。
ここで、回路領域は、半導体基板に形成されたトランジスタを含む。
また、第１のガードリングは、回路領域の周囲を取り囲んで形成されたイオン拡散領域によって形成されている。
さらに、第２のガードリングは、所定の間隔をあけて第１のガードリングの周囲を取り囲んで形成された高濃度のイオン拡散領域によって形成されている。
また、第１の金属膜パターンは、絶縁膜を介して第１のガードリングに対向して形成されて第１のガードリングとの間が複数の層間配線で接続されている。
さらに、第２の金属膜パターンは、絶縁膜を介して第２のガードリングに対向して形成されて第２のガードリングとの間が複数の層間配線で接続されている。
また、第１の金属線は、第１の金属膜パターンを基準電位が与えられる外部端子に接続している。
さらに、第２の金属線は、第２の金属膜パターンを外部端子に接続している。

特許文献２は、半導体装置に係る発明を開示している。
特許文献２発明の半導体装置は、半導体基板と、第１導電型の第１拡散層と、第２導電型の第２拡散層とを備えている。
ここで、半導体基板は、素子形成領域を含み、半導体基板内の素子形成領域の周囲に形成され、第１電源端子に接続されている。
また、第１導電型の第１拡散層は、素子形成領域をシールドし、第１拡散層の内部に形成されている。
さらに、第２導電型の第２拡散層は、第２電源端子に接続されている。
なお、特許文献２発明の半導体装置は、第１拡散層と前記第２拡散層とが逆バイアスされてコンデンサを形成している。

特開２００２−０１６２２７号公報特開２００２−０４９２７６号公報

図１及び図２は、従来の典型的な基板ノイズガードリングの例を示す。図１では、ガードリングはＮウェルで引き回されてガードリング専用の独立電源に接続されている。図２では、ガードリングはＰ＋拡散層で引き回されてガードリング専用のグラウンドに接地されている。図３及び図４は、それぞれ図１の断面線と断面図を示す。
従来技術においては、ガードリングは専用電源を必要としており、半導体装置においてはこれを引き込む為にパッドが１つ必要となる。その他、回路においては配線の引き回しが必要となる。
その結果、半導体装置の設計制約および製作コストがいずれも増加してしまう。

また、ディープＮウェルのガードリングの場合は、さらなるマスクおよび工程が追加されるため、設計契約および製作コストが尚一層増加してしまう。

特許文献１発明では、回路ブロックの周囲に２重に拡散層によるガードリングが形成され、ガードリングは金属配線でパッドに接続され、電極はボンディングワイヤで外部の基準電位に接続されている。
この場合、ガードリングの専用パッドを形成する事は、大規模ＬＳＩにおいてはチップ面積の増大を伴う為に好ましくない。
また、デジタル電源またはアナログ電源にガードリングのパッドを接続したとしても、デジタル電源に接続されればガードリングがノイズ源になり、反対にアナログ電源に接続されればノイズ伝播経路になり、いずれの場合も悪影響を及ぼす。

特許文献２発明では、Ｎウェルのガードリングの内側にＰ＋拡散層が設けられ、Ｎウェルの電位がＶｄｄに吊られて、Ｐ＋拡散層がグラウンドに接地されている。このようにして生じるＰＮ接合容量で半導体基板における雑音の伝播が抑えられる。
この場合も、ガードリングに電源がどのように接続されても、特許文献１発明と同じ問題が生じる。

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体装置（２１１）は、第１導電型の半導体基板（２０１）と、回路（３０２）と、ガードリング（３０３）と、電源線（３０４）と、コンタクト（３０６）と、抵抗素子（３０５）とを具備する。
ここで、回路（３０２）は、半導体基板（２０１）に形成されている。
また、ガードリング（３０３）は、回路（３０２）の周囲を囲うように半導体基板（２０１）に形成されている。
さらに、コンタクト（３０６）は、ガードリング（３０３）上に形成されて、ガードリング（３０３）と前記電源線（３０４）とを接続する。
ここで、ガードリング（３０３）は、第１導電型の半導体基板（２０１）とは逆の導電性を持つ第２導電型の半導体である。
また、回路（３０２）は、ノイズ源（２３１）との位置関係が固定されている。
さらに、コンタクト（３０６）は、回路（３０２）を挟んでノイズ源（２３２）の反対側に位置する。
抵抗素子（３０５）は、半導体基板（２０１）に形成されている。コンタクト（３０６）と、電源線（３０４）とは、抵抗素子（３０５）を介して接続されている。

本発明の半導体装置（２１１）は、半導体基板（２０１）と、回路（２１１）と、ガードリング（３０３）と、電源線（３０４）と、コンタクト（３０６）と、抵抗素子（３０５）とを具備する。
ここで、回路（３０２）は、半導体基板（２０１）に形成されている。
また、ガードリング（３０３）は、回路（３０２）の周囲を囲うように半導体基板（２０１）に形成されている。
また、電源線（３０４）は、回路（３０２）及びガードリング（３０３）に共通して接続されている。
さらに、コンタクト（３０６）は、ガードリング（３０３）に形成されている。
また、抵抗素子（３０５）は、コンタクト（３０６）と電源線（３０４）とを接続する。
ここで、ガードリング（３０３）は、第１導電型の半導体基板（２０１）とは逆の導電性を持つ第２導電型の半導体である。

電源線（３０４）は、回路（３０２）及びガードリング（３０３）に共通して電力を供給する。ここで、電源線（３０４）は任意の電源回路であっても良いし、さらに先の別の電源回路、電源、グラウンド、などに接続された単なる線であっても構わない。

本発明では、ガードリング用電源として、保護される対象である回路の電源が用いられる。その結果、電源を引き込む為の半導体パッドが１つと、回路においては配線の引き回しが節約され、半導体回路の設計制約及び制作コストが有利となった。

ガードリングそのものを抵抗素子として用いた。特に、ノイズ源の位置が特定されている場合は、ノイズがガードリングの中を移動する距離を長く取れるような位置にコンタクトを配置した。その結果、ノイズを減衰させる為の抵抗素子が節約された。

さらに、ガードリングとアナログ回路部用電源とを抵抗素子を介して接続した結果、ガードリングがフローティング状態であっても、ノイズに由来する電荷がアナログ回路に悪影響を与えることなくアナログ回路部用電源に逃がすことができた。

添付図面を参照して、本発明による半導体装置を実施するための最良の形態を以下に説明する。

（第１の実施形態例）
図５は、本実施形態例における半導体チップ２００の全体図を示す。半導体チップ２００は、半導体基板２０１と、アナログ回路部２１１と、アナログ回路部用電源回路２１２と、アナログ回路部用電源端子２１３と、デジタル回路部２２１と、デジタル回路部用電源回路２２２と、デジタル回路部用電源端子２２３とを具備する。

アナログ回路部２１１とデジタル回路部２２１ではそれぞれに別の電源を用いている。アナログ回路部２１１はアナログ回路部用電源回路２１２を介してアナログ回路部用電源端子２１３に接続されており、デジタル回路部２２１はデジタル回路部用電源回路２２２を介してデジタル回路部用電源端子２２３に接続されている。アナログ回路部用電源端子２１３とデジタル回路部用電源端子２２３には半導体チップ２００の外部から電力がそれぞれ供給される。

半導体チップ２００は、例えば、いわゆるＰＬＬ（位相同期回路）を含んでおり、ＰＬＬのＶＣＯ（電圧制御発振器）などはアナログ回路部２２１に含まれ、ＰＬＬのカウンター回路などのデジタル回路部２２１に含まれている。

一般的に、デジタル回路は、電気信号を矩形波として扱うために、その電気信号はアナログ回路にとっては強力なノイズとなってしまう。そして、同じ半導体基板上に形成されいる場合、デジタル回路に流れる信号は半導体基板を伝わってアナログ回路にまで届いてしまう。
本実施形態例においては、実際にはデジタル回路部２２１の特定の部分がノイズを発生させるわけではないが、簡単の為に、ノイズ源２３１及びノイズ２３２を定義する。すなわち、デジタル回路部２２１はアナログ回路部２１１にとってのノイズ２３２を発生させるノイズ源２３１を具備している、と表現する。

図６は、本実施形態例における半導体チップ２００のアナログ回路部２１１に相当する半導体装置２１１を示す。本実施形態例における半導体装置２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源３０４と、コンタクト３０６とを具備する。
図６の半導体基板２０１は、図５の半導体基板２０１の一部である。したがって、ノイズ２３２がアナログ回路部２１１に向かって来る方向も確定している。

以下、半導体基板２０１がＰ型半導体で、ガードリング３０３がＮウェルで、アナログ回路用電源３０４が正の電圧を印加するものとして説明する。
ただし、本実施形態例の全体において半導体の導電性と電源の極性を逆にしても一向に構わない。すなわち、半導体基板２０１がＮ型半導体で、ガードリング３０３がＰウェルで、アナログ回路用電源３０４がグラウンドである場合も、本実施形態例は同様に動作する。

ガードリング３０３は、シリコンに不純物がドープされたＮウェルなので、抵抗としての性質をも持つ。

図５において、アナログ回路部２１１と、アナログ回路部用電源回路２１２と、デジタル回路部２２１と、デジタル回路部用電源回路２２２とは、半導体基板２０１上に形成されている。

図６において、アナログ回路３０２は、半導体基板２０１上に形成されている。ガードリング３０３は、アナログ回路３０２の周囲を囲むようにして、同じく半導体基板２０１上に形成されている。
また、アナログ回路用電源３０４は、アナログ回路３０２とガードリング３０３の両方に接続されている。ここで、ガードリング３０３とアナログ回路用電源３０４とは、コンタクト３０６を介して接続されている。なお、アナログ回路用電源３０４は、もう一方で、アナログ回路部用電源回路２１２に接続されている。

ガードリング３０３にはアナログ回路用電源３０４から正の電圧が印加されており、半導体基板２０１は接地されている。すなわち、ガードリング３０３を成すＮウェルと、半導体基板２０１を成すＰ型半導体は、その接合部分において逆バイアスの電圧が印加されている。
したがって、ガードリング３０３と半導体基板２０１の接合部分は、逆バイアスの電圧が印加されて接合容量３１５として動作する。これは、半導体の導電性と電源の極性とがそれぞれ逆である場合でも同様である。

図５において、半導体チップ２００におけるアナログ回路部２１１とデジタル回路部２２１すなわちノイズ源２３１との位置関係は固定されている。したがって、アナログ回路部２１１がノイズ２３２を受ける方向は固定されている。
図６において、ガードリング３０３上におけるコンタクト３０６は、アナログ回路３０２を挟んでノイズ２３２の侵入経路から出来るだけ距離を取るように配置されている。

デジタル回路部２２１のノイズ源３２１がノイズ２３２を発生させると、ノイズ２３２は半導体基板２０１内部を伝播する。実際には、ノイズ２３２の伝播とは電荷の移動、すなわち電流に他ならない。

なお、ガードリング３０３とアナログ回路用電源３０４の間に、高い抵抗値を持つ抵抗素子３０５が接続されているので、ガードリング３０３の電位は交流的には実質的なフローティング状態となっている。
ガードリング３０３がフローティング状態の時、半導体基板２０１の電位が変化した場合に、半導体基板２０１から電荷がガードリング３０３に注入される。すると、ガードリング３０３の電位が降下してしまい、アナログ回路部２１１の動作に不具合を生じさせる恐れがある。
しかし、本実施形態例では、ガードリング３０３とアナログ回路用電源３０４とがＮウェル抵抗３０５ａを介して接続されている。この為、ガードリング３０３に注入された電荷は、Ｎウェル抵抗３０５ａを介してアナログ回路用電源３０４に逃がされる。

ノイズ２３２は、アナログ回路部２１１に到達すると、ガードリング３０３に吸収される。ガードリング３０３に吸収されたノイズ２３２は、ガードリング３０３内部を伝播する間に、ガードリング３０３のＮウェルとしての抵抗によって減衰する。

ガードリング３０３内部を伝播するノイズ２３２は、コンタクト３０６においてガードリング３０３から出てアナログ回路用電源３０４に吸収される。このとき、ノイズ２３２はガードリング３０３内部をより長く伝播してより多く減衰する事が望ましい。コンタクト３０６が、アナログ回路３０２を挟んでノイズ２３２の侵入経路から出来るだけ距離を取るように配置されているのはその為である。

（第２の実施形態例）
図７は、本発明の第２実施形態例の概念図である。第２の実施形態例は、第１の実施形態例に抵抗素子３０５を加えたものに等しい。すなわち、本実施形態例におけるアナログ回路部２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源線３０４に加えて、抵抗素子３０５を具備している。なお、概念図である図７では、ガードリング３０３と抵抗素子３０５とを接続するコンタクト３０６は図示されていない。
本実施形態例における抵抗素子３０５は、図８のように半導体基板２０１上に形成されたＮウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂであっても良いし、図９のように引き回された配線抵抗３０５ｃであっても良い。

図８は、本実施形態例において、抵抗素子３０５がＮウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂである場合の半導体装置２１１を示す。第１の実施形態例の図６と同様に、半導体２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源３０４と、３０６コンタクトを具備する他に、ガードリング３０３とアナログ回路用電源３０４とを接続するＮウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂをさらに具備する。

図９は、本実施形態例において、抵抗素子３０５が引き回された配線３０５ｃである場合の半導体装置２１１を示す。第１の実施形態例の図６と同様に、半導体２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源３０４と、３０６コンタクトを具備する他に、ガードリング３０３とアナログ回路用電源３０４とを接続する引き回された配線３０５ｃをさらに具備する。

図１０は、抵抗素子３０５がＮウェル抵抗３０５ａである場合の、図８のＢ−Ｂ’断面である。本実施形態例におけるアナログ回路部２１１では、最下層には半導体基板２０１と、その上の層にはＰウェル３１０、Ｎウェルによるガードリング３０３およびＮウェル抵抗３０５ａと、そのさらに上の層にはＳＴＩ（静電誘導トランジスタ）３０９とＮ＋拡散層３１３とを具備する。さらに、Ｎ＋拡散層３１３の上部にはコンタクト３０６が、３０６コンタクトの上部には金属配線３１１が、金属配線３１１にはアナログ回路用電源３０４が、それぞれ接続されている。

図１１は、抵抗素子３０５がポリシリコン抵抗３０５ｂである場合の、図８のＢ−Ｂ’断面である。本実施形態例におけるアナログ回路部２１１では、最下層には半導体基板２０１と、その上の層にはＰウェル３１０およびウェルによるガードリング３０３と、そのさらに上の層にはＳＴＩ（静電誘導トランジスタ）３０９とＮ＋拡散層３１３とを具備する。さらに、Ｎ＋拡散層３１３の上部にはコンタクト３０６が、ＳＴＩの上部にはポリシリコン抵抗３０５ｂが、それぞれ接続されている。最後に、コンタクト３０６とポリシリコン抵抗３０５ｂの上部には金属配線３１１が、金属配線３１１にはアナログ回路用電源３０４が、それぞれ接続されている。

本実施形態例において、第１の実施形態例のコンタクト３０６とアナログ回路用電源３０４との間に、Ｎウェル抵抗３０５ａが接続されている。
抵抗素子３０５は、アナログ回路３０２と同様に、ガードリング３０３の内側に形成されている。
ここで、Ｎウェル抵抗３０５ａの抵抗値は高いことが望ましい（具体的には数十〜１００ｋΩ）

本実施形態例では、Ｎウェル抵抗３０５ａが追加された事によって、第１の実施形態例よりもさらにノイズが減衰されている。

また、第１の実施形態例と同様に、本実施形態例においても、ガードリング３０３と半導体基板２０１の接合部分は、逆バイアスの電圧が印加されて接合容量３１５として動作する。
本実施例では、第１の実施形態例からさらにＮウェル抵抗３０５ａが追加されており、その等価回路は図１２のとおりである。
アナログ回路３０２に侵入しようとするノイズ２３２から見ると、半導体基板２０１とガードリング３０３とのＮＰ接合における接合容量３１５と、Ｎウェル抵抗３０５ａとが、ハイパスフィルタを成している。すなわち、Ｎウェル抵抗３０５ａが追加された事により、ノイズ２３２の低周波成分からアナログ回路３０２がより一層保護されている。

なお、ガードリング３０３とアナログ回路用電源３０４の間に、高い抵抗値を持つ抵抗素子３０５が接続されているので、ガードリング３０３の電位は交流的には実質的なフローティング状態となっている。
ガードリング３０３がフローティング状態の時、半導体基板２０１の電位が変化した場合に、半導体基板２０１から電荷がガードリング３０３に注入される。すると、ガードリング３０３の電位が降下してしまい、アナログ回路部２１１の動作に不具合を生じさせる恐れがある。
しかし、本実施形態例では、ガードリング３０３とアナログ回路用電源３０４とがＮウェル抵抗３０５ａを介して接続されている。この為、ガードリング３０３に注入された電荷は、Ｎウェル抵抗３０５ａを介してアナログ回路用電源３０４に逃がされる。
この時、電源配線の抵抗が例えば数Ω乃至数十Ω程度であれば、Ｎウェル抵抗３０５ａの抵抗値は数十ｋΩ以上である事が望ましい。
ここで、フローティング状態のガードリング３０３から数十ｋΩの抵抗素子３０５を介してノイズ電荷３１４がアナログ回路用電源３０４に逃がされる事は、本実施形態例のみならず、次に説明する第３の実施形態例においても有効である。

（第３の実施形態例）
図１３および図１４は、本発明の第３の実施形態例を示す。第３の実施形態例は、第２の実施形態例のガードリング３０３に裏打ち配線３０８を追加したものに等しい。したがって、本実施形態例におけるアナログ回路部２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源線３０４と、抵抗素子３０５とを具備し、さらに裏打ち配線３０８を具備している。ただし、図１３および図１４には、ガードリング３０３と裏打ち配線３０８とを接続する複数のコンタクト３０６は図示されていない。

図１３は、本実施形態例において抵抗素子３０５がＮウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂである場合を示す。

図１４は、本実施形態例において抵抗素子３０５が配線抵抗３０５ｃである場合を示す。

図１５は、抵抗素子３０５がＮウェル抵抗３０５ａである場合の、図１３のＢ−Ｂ’断面である。本実施形態例におけるアナログ回路部２１１では、最下層には半導体基板２０１と、その上の層にはＰウェル３１０、Ｎウェルによるガードリング３０３およびＮウェル抵抗３０５ａと、そのさらに上の層にはＳＴＩ（静電誘導トランジスタ）３０９とＮ＋拡散層３１３とを具備する。さらに、Ｎ＋拡散層３１３の上部にはコンタクト３０６が、３０６コンタクトの上部には裏打ち配線３０８を含む金属配線３１１が、金属配線３１１にはアナログ回路用電源３０４が、それぞれ接続されている。

図１６は、抵抗素子３０５がポリシリコン抵抗３０５ｂである場合の、図１３のＢ−Ｂ’断面である。本実施形態例におけるアナログ回路部２１１では、最下層には半導体基板２０１と、その上の層にはＰウェル３１０、Ｎウェルによるガードリング３０３およびポリシリコン抵抗３０５ｂと、そのさらに上の層にはＳＴＩ（静電誘導トランジスタ）３０９とＮ＋拡散層３１３とを具備する。さらに、Ｎ＋拡散層３１３の上部にはコンタクト３０６が、３０６コンタクトの上部には裏打ち配線３０８を含む金属配線３１１が、金属配線３１１にはアナログ回路用電源３０４が、それぞれ接続されている。

裏打ち配線３０８が追加されたのは、ノイズ２３２がアナログ回路部２１１にどの方向から侵入しても同じ様にノイズ２３２を吸収出来るためである。すなわち、裏打ち配線３０８が追加された事で、ガードリング３０３はそのあらゆる場所で電位が一定となる。
ガードリング３０３２吸収されたノイズ２３２は、抵抗素子３０５によって減衰される。

なお、ガードリング３０３と半導体基板２０１とのＮＰ接合における接合容量３１５は裏打ち配線３０８には影響されない。したがって、接合容量３１５と抵抗素子３０５とを具備するハイパスフィルターはノイズ２３２の低周波成分をさらに減衰させる。

また、ガードリング３０３とアナログ回路用電源３０４の間に、高い抵抗値を持つ抵抗素子３０５が接続されているので、ガードリング３０３の電位は交流的には実質的なフローティング状態となっている。しかし、フローティング状態のガードリング３０３から数十ｋΩの抵抗素子３０５を介してノイズ電荷３１４がアナログ回路用電源３０４に逃がされるので、アナログ回路３０２の動作に不具合が生じる事はない。

従来技術のガードリング・平面図（Ｎウェル）従来技術のガードリング・平面図（Ｐ＋拡散層）図１の断面線図１の断面図半導体チップの全体図第１の実施形態例の平面図第２または第３の実施形態例の概念図Ｎウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂを用いた場合の第２の実施形態例の平面図配線抵抗３０５ｃを用いた場合の第２の実施形態例の平面図Ｎウェル抵抗３０５ａを用いた場合の第２の実施形態例の断面図ポリシリコン抵抗３０５ｂを用いた場合の第２の実施形態例の断面図第２の実施形態例の概念図Ｎウェル抵抗３０５ａまたはポリシリコン抵抗３０５ｂを用いた場合の第３の実施形態例の平面図配線抵抗３０５ｃを用いた場合の第３の実施形態例の平面図Ｎウェル抵抗３０５ａを用いた場合の第３の実施形態例の断面図ポリシリコン抵抗３０５ｂを用いた場合の第３の実施形態例の断面図

符号の説明

１０１アナログ回路
１０２ガードリング（Ｎウェル）
１０３ガードリング（Ｐ＋拡散層）
１０４裏打ち配線
１０５ガードリング用独立電源
１０６ガードリング用独立グラウンド
１０７Ｐウェル
１０８Ｎ＋拡散層
１０９ＳＴＩ（静電誘導トランジスタ）
１１０Ｐ型半導体基板
２００半導体チップ
２０１Ｐ型半導体基板
２１１アナログ回路部
２１２アナログ回路部用電源回路
２１３アナログ回路部用電源端子
２２１デジタル回路部
２２２デジタル回路部用電源回路
２２３デジタル回路部用電源端子
２３１ノイズ源
２３２ノイズ
３０２アナログ回路
３０３ガードリング（Ｎウェル）
３０４アナログ回路用電源線
３０５抵抗素子
３０５ａ抵抗素子（Ｎウェル）
３０５ｂ抵抗素子（ポリシリコン抵抗）
３０５ｃ抵抗素子（引き回された細い配線）
３０６コンタクト
３０８裏打ち配線
３０９ＳＴＩ（静電誘導トランジスタ）
３１０Ｐウェル
３１１金属配線
３１２Ｎウェル
３１３Ｎ＋拡散層
３１４ノイズによって注入された電荷
３１５接合容量
３１６Ｎウェル抵抗

Claims

第１導電型の半導体基板と、
前記半導体基板に形成された回路と、
前記回路の周囲を囲うように前記半導体基板に形成されたガードリングと、
前記回路及び前記ガードリングに共通して電力を供給する電源線と、
前記ガードリング上に形成されて、前記ガードリングと前記電源線とを接続するコンタクトと、
前記半導体基板に形成された抵抗素子と
を具備し、
前記ガードリングは、前記第１導電型の半導体基板とは逆の導電性を持つ第２導電型の半導体であり、
前記コンタクトは、前記回路を挟んでノイズ源の反対側に位置し、
前記コンタクトと前記電源線とは、前記抵抗素子を介して接続される
半導体装置。
請求項１記載の半導体装置において、
前記第１導電型の半導体はＰ型半導体であり、
前記第２導電型の半導体はＮ型半導体であり、
前記電源線には正の電圧が印加されている
半導体装置。
請求項１記載の半導体装置において、
前記第１導電型の半導体はＮ型半導体であり、
前記第２導電型の半導体はＰ型半導体であり、
前記電源線は接地されている
半導体装置。
請求項１乃至３のいずれかに記載の半導体装置において、
前記抵抗素子は、前記ガードリングの内側に形成されたポリシリコン抵抗である
半導体装置。
請求項１乃至３のいずれかに記載の半導体装置において、
前記抵抗素子は、前記ガードリングの内側に形成されたＮウェルである
半導体装置。
請求項１乃至３のいずれかに記載の半導体装置において、
前記抵抗素子は、前記半導体基板に形成された配線であって、
前記配線は、前記コンタクトと前記電源線とをガードリング内側の空き面積を引き回された配線で接続する
半導体装置。
請求項１乃至６のいずれかに記載の半導体装置と、
前記半導体装置に電力を供給するアナログ回路部用電源回路と、
前記半導体基板に形成されて、前記半導体装置に向けて前記ノイズを発生させるノイズ源を具備するデジタル回路部と、
前記デジタル回路部に電力を供給するデジタル回路部用電源回路と
を具備する、半導体チップ。
第１導電型の半導体基板と、
前記半導体基板に形成された回路と、
前記回路の周囲を囲うように前記半導体基板に形成されたガードリングと、
前記回路及び前記ガードリングに共通して接続された電源線と、
前記ガードリングと前記電源線とを接続するコンタクトと、
前記コンタクトと前記電源線とを接続する抵抗素子と
を具備し、
前記ガードリングは、前記第１導電型の半導体基板とは逆の導電性を持つ第２導電型の半導体である
半導体装置。
請求項８記載の半導体装置において、
前記第１導電型の半導体はＰ型半導体であり、
前記第２導電型の半導体はＮ型半導体であり、
前記電源線には正の電圧が印加されている
半導体装置。
請求項８記載の半導体装置において、
前記第１導電型の半導体はＮ型半導体であり、
前記第２導電型の半導体はＰ型半導体であり、
前記電源線は接地されている
半導体装置。
請求項８乃至１０のいずれかに記載の半導体装置は、
前記ガードリング上に形成された裏打ち配線
をさらに具備する、半導体装置。
請求項８乃至１１のいずれかに記載の半導体装置において、
前記抵抗素子は、前記ガードリングの内側に形成されたポリシリコン抵抗である
半導体装置。
請求項８乃至１１のいずれかに記載の半導体装置において、
前記抵抗素子は、前記ガードリングの内側に形成されたＮウェルである
半導体装置。
請求項８乃至１１のいずれかに記載の半導体装置において、
前記抵抗素子は、前記ガードリングの内側に形成された配線であって、
前記配線は、前記コンタクトから前記電源線までをガードリング内側の空き面積を引き回された配線で接続する
半導体装置。
請求項８乃至１４のいずれかに記載の半導体装置と、
前記アナログ回路部に電力を供給するアナログ回路部用電源回路と、
前記半導体基板に形成されて、前記アナログ回路部に向けて前記ノイズを発生させるノイズ源を具備するデジタル回路部と、
前記デジタル回路部に電力を供給するデジタル回路部用電源回路と
を具備する、半導体チップ。
（ａ）半導体基板に形成された回路を、前記半導体基板を伝播して前記回路に接近するノイズから保護することと、
（ｂ）前記回路の周囲を囲むように前記半導体基板に形成されたガードリングが、前記ノイズによって前記半導体基板中を移動する電荷を吸収することと、
（ｃ）前記ガードリングに吸収された前記ノイズの電荷が、前記回路を給電する電源線に向かって抵抗成分を含む経路を通ることと、
（ｄ）前記ガードリングと前記電源線とを接続する前記抵抗成分を含む経路が、前記経路の中を移動する前記ノイズの電力を減少させること、
（ｅ）前記経路内を通過することで電力が減少した前記ノイズを、前記電源線が吸収することと、
（ｆ）前記ガードリングと、前記電源線との間に接続された、前記抵抗成分とは別の抵抗素子が、前記ノイズを減衰することと
を具備する、ノイズからの半導体回路保護方法。