JP3236588B2

JP3236588B2 - 半導体装置

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Publication number: JP3236588B2
Application number: JP28121299A
Authority: JP
Inventors: 則秋平賀
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-10-01
Filing date: 1999-10-01
Publication date: 2001-12-10
Anticipated expiration: 2019-10-01
Also published as: JP2001102525A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源系を異にす
る複数の内部回路を持った半導体装置に関し、詳しく
は、そのような内部回路間で信号を送受する内部素子等
を静電気の放電等による破壊（ＥＳＤ）から保護する技
術に関する。そのような半導体装置としては、半導体集
積回路装置が典型的であり、さらに具体的には多機能の
ＬＳＩや，デジタル・アナログ混在ＬＳＩ，マルチ電源
のデジタルＬＳＩ，ゲートアレー，カスタムＬＳＩ，Ａ
ＳＩＣ（特定用途向けＩＣ）などが挙げられる。

【０００２】

【背景の技術】図７は、電源ラインの異なる複数の内部
回路をワンチップ上に作り込んだ半導体集積回路装置の
典型的な構造を示しており、そのチップ全体の概要配置
図である。また、図８は、その要部である内部回路隣接
部の縦断面模式図であり、図９は、その要部等の等価的
な回路図である。この半導体装置１０は（図７参照）、
例えばｐ型のシリコン等からなり矩形にダイシングされ
たサブストレート１１を基板とするＬＳＩであり、その
主表面上には、周辺部から中央部へ順に、ボンディング
パッド１２等の外部接続端子と、図示しない外部信号入
出力回路と、内部回路とが配置されている。

【０００３】多数のパッド１２と入出力回路とが内部回
路の周辺を取り巻くように配置されており、その入出力
回路のところには、やはり図示しない入力保護回路等も
適宜付加されているが、この半導体装置１０では、内部
回路も複数に分かれて内部回路２０と内部回路３０とに
なっており、両回路２０，３０で供給される電源電圧が
異なるため、或いは電源ラインからのノイズの回り込み
を回避する等のために、それらが左右のブロックに分か
れて配置されるとともに、左方の内部回路２０の近くに
位置する左方のパッド１２は、専ら内部回路１２と接続
されて、内部回路１２に関する外部との信号中継や電力
の受給などを行うようになっている。また、残りのパッ
ド１２は、専ら内部回路３０と接続されて、内部回路３
０に関する外部との信号中継や電力の受給などを行うよ
うになっている。

【０００４】このような場合、外部から左方の内部回路
２０に電力の供給を受けるために、少なくとも一対の電
源ライン例えば正電圧（Ｖcc１）印加用の電源ライン２
７と接地（GND1）用の電源ライン２５とが必要となるの
で、多数のパッド１２のうち少なくとも一個は電源用パ
ッド２６とされてこれに電源用ライン２７が接続される
とともに、残りのパッド１２のうち少なくとも一個が接
地用パッド２４とされてこれに接地ライン２５が接続さ
れる。これらの電源ライン２７，２５は、何れも、図示
しない環状配線や樹枝状・縞状の配線となって延び、入
出力回路において入力保護回路に接続されるとともに、
そこを経由して内部回路２０に至りそこで内部素子２１
等の多数の内部素子にも接続される。

【０００５】また、繰り返しとなる詳細な説明は割愛す
るが、内部回路３０側でも、別の正電圧（Ｖcc２）印加
用の電源用ライン３７が電源用パッド３６から入出力回
路を経由して内部回路３０に至り、それと対をなす接地
（GND2）用の電源ライン３５が接地用パッド３４からや
はり入出力回路を経由して内部回路３０に至り、これら
が入出力回路内の入力保護回路や内部回路３０内の内部
素子３１等に接続されている。これらの電源ラインの総
て或いは少なくとも電源ライン２７と電源ライン３７
は、保護回路等を介して間接的に接続されることはあっ
ても、半導体装置１０内で直接的・短絡的に接続される
ことは無いので、内部回路２０，３０は、電源ラインの
異なる複数の内部回路となっている。

【０００６】さらに、内部回路２０，３０間でも信号を
送受する場合、例えば内部回路２０の出力素子２１と内
部回路３０の入力素子３１とを接続する回路間信号配線
１４や、逆に、図示は割愛したが内部回路３０の出力素
子と内部回路２０の入力素子とを接続する他の回路間信
号配線も、信号の送受に必要な本数だけ、内部回路２
０，３０間に亘って設けられる。

【０００７】サブストレート１１がｐ型（ｐ・Sub）の場
合（図８参照）、内部回路２０，３０はｎ型のウェル領
域（n・Well）に作り込まれるが、内部回路２０用ウェル
におけるその辺縁部分には（図８及び図７参照）、同じ
極性で高濃度な（ｎ⁺）環状領域でありダミーコレクタ
とも呼ばれる内側ガードリング２２が形成されるととも
に、その直ぐ外側に位置するサブストレート１１のとこ
ろにも、サブストレート１１と同じ極性で即ち内部回路
２０用ウェルとは異なる極性で高濃度な（ｐ⁺）環状領
域となっている外側ガードリング２３が形成されてい
る。

【０００８】同様に、内部回路３０用ウェルにおけるそ
の辺縁部分にも（図８及び図７参照）、同じ極性で高濃
度な（ｎ⁺）環状領域となっている内側ガードリング３
２が形成されるとともに、その直ぐ外側に位置するサブ
ストレート１１のところには、サブストレート１１と同
じ極性で即ち内部回路３０用ウェルとは異なる極性で高
濃度な（ｐ⁺）環状領域である外側ガードリング３３が
形成されている。

【０００９】このように複数の内部回路２０，３０の各
々に対して両者間の分離強化等のために内外二重のガー
ドリング（２２＋２３），（３２＋３３）が設けられ
て、不所望なノイズの伝播が防止されるとともに、サブ
ストレートやウェルにおける電位状態を安定させる等の
ために、各ガードリングは、該当する内部回路における
何れか適宜の電源ラインに接続される。すなわち、電源
用ライン２７が内側ガードリング２２に接続され、接地
ライン２５が外側ガードリング２３に接続され、電源用
ライン３７が内側ガードリング３２に接続され、接地ラ
イン３５が外側ガードリング３３に接続されている。

【００１０】

【従来の技術】従来、このような半導体装置１０では
（図７及び図８参照）、内部回路２０，３０間の分離を
確実にするため、内側ガードリング２２及び外側ガード
リング２３が何れも内部回路２０の周囲を完全に一巡す
るとともに、内側ガードリング３２及び外側ガードリン
グ３３が何れも内部回路３０の周囲を完全に一巡してい
た。しかも、その太さ（幅）は、何処でもほぼ一定であ
り、内部回路２０，３０同士の隣接箇所でも同じ太さが
維持されていた。

【００１１】また、このような半導体装置１０では（図
７及び図９参照）、ガードリング等にて内部回路２０，
３０を平面配置的には分離しても回路間信号配線１４よ
る依存関係は断ちようが無いため、静電破壊に対する対
策として、上述の入力保護回路やブロック内保護回路に
加えて或いはそれとは別に、内部回路２０，３０の双方
に接続されたブロック間保護回路１３を設けることも行
われてきた。かかるブロック間保護回路１３は、抵抗
や，整流素子，ツェナーダイオード又は類似機能のトラ
ンジスタなどで構成されて、適宜な専用領域に割り付け
られるとともに、該当内部回路の異なる電源用ライン２
７と接地ライン３５との対や電源用ライン３７と接地ラ
イン２５との対に対して接続される。そして、内部回路
の微細化等に伴い内部素子の耐圧が弱くなると、内部素
子よりは個数の少ない入力保護回路を大きくしたり、ブ
ロック間保護回路を増やしたり更には大きくしたりし
て、静電破壊からの保護を強化していた。

【００１２】

【発明が解決しようとする課題】しかしながら、内部回
路の微細化や高速化は止まることなく進むため、それに
よって内部回路の耐力が低下する度に、上述のようにし
て保護回路を強化する従来の手法を繰り返していたので
は、その占有面積は増大の一途を辿り、微細で緻密な内
部回路に対する相対的な占有感も一気に高まってしまう
ので、不都合である。そこで、保護回路の占有面積を増
やすこと無く静電気放電等に対するブロック間保護を強
化しうるように半導体構造等に工夫を凝らすことが技術
的な課題となる。この発明は、このような課題を解決す
るためになされたものであり、静電破壊に強い半導体装
置を実現することを目的とする。

【００１３】

【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第３の解決手段について、
その構成および作用効果を以下に説明する。

【００１４】［第１の解決手段］第１の解決手段の半導
体装置は、（、出願当初の請求項１に記載の如く）、電
源ラインの異なる複数の内部回路と、それらの内部回路
に亘って設けられた回路間信号配線と、それら内部回路
の各々に対して設けられ該当電源ラインに接続されたガ
ードリングとを備えた半導体集積回路装置において、前
記ガードリング（のうち前記内部回路の何れか一のもの
に対応したもの）は、前記内部回路同士の（すなわち前
記一の内部回路と前記内部回路のうち何れか他の内部回
路との）隣接箇所に配された（総ての又は一部の）部分
が、非隣接箇所に配された部分より細くなっている、と
いうものである。

【００１５】このような第１の解決手段の半導体装置に
あっては、ガードリングの細くなったところはその分離
度が低下するが、その程度が適度であれば、内部回路隣
接箇所のうちそのようなところには、適正な電源電圧を
超える異常電圧の印加にのみ応じる寄生ラテラルトラン
ジスタが形成されることとなる。そして、適正な電源電
圧の下では、寄生ラテラルトランジスタがオフ状態を維
持するので、各内部回路は互いに分離されてそれぞれ独
立の電源系にて動作する。これに対し、何れかの内部回
路やその電源ライン等に異常電圧が印加されると、寄生
ラテラルトランジスタがオンすることから、隣接する内
部回路の電圧状態も或る程度それに引きずられるので、
内部回路間の電位差拡大が緩和抑制される。

【００１６】これにより、ガードリングが条件付き分離
のものとなる。そして、ガードリングが常時完全分離の
ままであったとすれば回路間信号配線の両端には異常電
圧の印加に応じて大きな電位差が生じて内部素子の破壊
が起きていたのに対し、この条件付き分離の場合は、異
常電圧が印加されると、細いガードリングを介して隣接
する内部回路間で異常電圧が分割・分担されて、回路間
信号配線の両端に生じる電位差が小さめに抑制され、そ
の結果、内部素子に対する破壊力が緩和される。しか
も、寄生ラテラルトランジスタの形成はガードリングを
細くすることでなされるので、専用領域が要らず、保護
回路の占有面積が増えることは無い。むしろガードリン
グの占める面積が減少した分だけ内部回路の素子領域が
増えることとなる。したがって、この発明によれば、保
護回路の占有面積を増やすこと無く寧ろ内部回路に使え
る面積を増やしながら静電破壊に強い半導体装置を実現
することができる。

【００１７】［第２の解決手段］第２の解決手段の半導
体装置は、ガードリングが多重に形成されている場合に
はその一部を切り落とすことで、上記第１解決手段を具
体化したものである。すなわち（、出願当初の請求項２
に記載の如く）、電源ラインの異なる複数の内部回路
と、それらの内部回路に亘って設けられた回路間信号配
線と、それら内部回路の各々に対して設けられ該当電源
ラインに接続されたガードリングとを備えた半導体集積
回路装置において、前記ガードリングが（内外二重等
の）多重に形成されており、そのうち（即ちその多重の
もののうち）何れか（例えば外側のもの）が前記内部回
路同士の隣接箇所（の総て又は一部）で（それら隣接す
る内部回路のうち何れか一方または双方に対するものに
ついて）欠けている（即ち一巡するに足りない不完全リ
ングになっている）、というものである。

【００１８】このような第２の解決手段の半導体装置に
あっては、個々のガードリングの形成条件を大きく変え
ないでガードリングを細くすることができるので、寄生
ラテラルトランジスタのスレッショルド電圧を適切なと
ころまで下げるのが簡単に行える。したがって、この発
明によれば、保護回路の占有面積を増やすこと無く寧ろ
内部回路に使える面積を増やしながら静電破壊に強い半
導体装置を容易に実現することができる。

【００１９】［第３の解決手段］第３の解決手段の半導
体装置は、隣接する内部回路に面積差が有る場合には大
面積の方のガードリングに対して切り落しを行うこと
で、上記第２解決手段を更に具体化したものである。す
なわち（、出願当初の請求項３に記載の如く）、電源ラ
インの異なる複数の内部回路と、それらの内部回路に亘
って設けられた回路間信号配線と、それら内部回路の各
々に対して設けられ該当電源ラインに接続されたガード
リングとを備えた半導体集積回路装置において、前記ガ
ードリングが（内外二重等の）多重に形成されており、
隣り合う前記内部回路のうち面積の小さい方のものに該
当するガードリングは、（内外二重等の）総て（即ち該
当するガードリングにおける多重のもの皆）が一巡して
おり、（それら隣り合う前記内部回路のうち）面積の大
きい方のものに該当するガードリングは、（その多重の
もののうち外側のもの等の）何れかがその隣接箇所（の
総て又は一部）で欠けている（即ち一巡するに足りない
不完全リングになっている）、というものである。

【００２０】このような第３の解決手段の半導体装置に
あっては、面積の広い方がブロック全体の容量も大きく
てＥＳＤに耐える力も強いので、こちらのガードリング
を変形してそのガード機能・保護能力が多少低下したと
しても、面積の広い方の内部回路単独でのＥＳＤ耐力が
面積の狭い方の内部回路単独でのＥＳＤ耐力を下回る虞
は無い又は少ない。これにより、半導体装置全体のＥＳ
Ｄ耐力すなわち半導体装置における何れの内部回路につ
いても単独で確保しなければならない下限のＥＳＤ耐力
は確実に維持されることとなる。したがって、この発明
によれば、保護回路の占有面積を増やすこと無く寧ろ内
部回路に使える面積を増やしながら静電破壊に強い半導
体装置を容易かつ確実に実現することができる。

【００２１】

【発明の実施の形態】このような解決手段で達成された
本発明の半導体集積回路装置について、これを実施する
ための具体的な形態を、以下の第１〜第３実施例により
説明する。図１〜図３に示した第１実施例、図４及び図
５に示した第２実施例、図６に示した第３実施例は、何
れも、上述した第１〜第３の解決手段を具現化したもの
である。なお、背景の技術の欄で既述したことは各実施
例についても同様になりたつので、また、それらの図示
等に際して従来と同様の構成要素には同一の符号を付し
て示したので、繰り返しとなる説明は割愛し、以下、従
来との相違点を中心に説明する。

【００２２】

【第１実施例】本発明の半導体装置の第１実施例につい
て、その具体的な構成を、図面を引用して説明する。図
１は、そのチップ全体の概要配置図であり、従来例等の
図７に対応している。図２は、その要部である内部回路
隣接部の縦断面模式図であり、従来例等の図８に対応し
ている。図３は、その要部等の等価的な回路図であり、
従来例等の図９に対応している。

【００２３】この半導体装置５０が従来の半導体装置１
０と相違するのは（図１参照）、内部回路２０と内部回
路３０との隣接箇所を走るガードリングが４本（２２，
２３，３３，３２）から３本（２２，２３，３２）に減
った点と、保護回路１３が省かれた点である。

【００２４】隣り合う内部回路２０，３０には面積差が
あるが、それらのうち面積の小さい内部回路２０につい
ては、該当するガードリングが従来通り多重に形成され
ている。すなわち、内部回路２０には内外二重の内側ガ
ードリング２２及び外側ガードリング２３が形成されて
いて、それら総てが完全に内部回路２０の周りを一巡し
ている。

【００２５】これに対し、面積の大きい内部回路３０に
ついては、それに該当するガードリングが、内部回路２
０との隣接箇所とそれ以外の非隣接箇所とで相違する。
すなわち、非隣接箇所では従来通り内外二重の内側ガー
ドリング３２及び外側ガードリング３３が形成されてい
るが、隣接箇所では従来と異なり外側ガードリング３３
が省かれて内側ガードリング３２だけが残されている。
このように内部回路３０に対して多重に形成されたガー
ドリング３２，３３のうち外側ガードリング３３が内部
回路２０，３０同士の隣接箇所で欠けたことにより、そ
の欠けている部分で、内部回路３０のガードリングは、
非隣接箇所に配された部分より細いものとなっている。

【００２６】そして（図２参照）、外側ガードリング３
３の欠落により、内側ガードリング２２と内側ガードリ
ング３２との距離が縮まると、その分だけ内部回路３０
又は内部回路２０の有効面積が拡大されるとともに、内
側ガードリング２２をコレクタ又はエミッタとし外側ガ
ードリング２３をベースとし内側ガードリング３２をエ
ミッタ又はコレクタとするバイポーラタイプの寄生ラテ
ラルトランジスタ４０のスレショルド電圧が低下して来
るので、その距離を適切に選定すれば、個々のガードリ
ング２２，２３，３２の断面構造はほとんど変えなくて
も、寄生ラテラルトランジスタ４０がオンしたりパンチ
スルーする電圧を、内部素子２１，３１等の耐圧よりは
低く、適正な電源電圧Ｖcc１，Ｖcc２よりは高いところ
に設定することができる。

【００２７】そこで（図３参照）、レイアウト設計の際
にそのようにすれば、それだけで、内部回路２０のウェ
ル領域およびその電源用ライン２７と、内部回路３０の
ウェル領域およびその電源用ライン３７とに対して、寄
生ラテラルトランジスタ４０のコレクタ又はエミッタが
接続されるとともに、そのベースが接地ライン２５に接
続された状態になる。保護回路１３は無い。

【００２８】この第１実施例の半導体装置５０につい
て、その使用態様及び動作を説明する。

【００２９】この場合も、半導体装置５０は、外部の適
宜な電源から電源用パッド２６に所定の正電圧（Ｖcc
１）が印加されるとともに接地用パッド２４が所定の接
地電位（GND1）にされて、内部回路２０が動作する。ま
た、別の外部電源から電源用パッド３６に所定の正電圧
（Ｖcc２）が印加されるとともに接地用パッド３４が所
定の接地電位（GND2）にされて、内部回路３０が動作す
る。

【００３０】そして、それらの電源電圧の変動が許容範
囲に収まっていて電源電圧が適正な状況下では、寄生ラ
テラルトランジスタ４０はオフ状態になっているため、
内側ガードリング２２と外側ガードリング２３との逆バ
イアスによって内部回路２０が周囲から分離保護される
とともに、内側ガードリング３２と外側ガードリング３
３及び外側ガードリング２３との逆バイアスによって内
部回路３０も周囲から分離保護されるので、この場合
も、内部回路２０，３０は正常に動作する。

【００３１】これに対し、何れかのパッド１２を介して
どちらかの内部回路やその電源ラインに異常電圧が掛か
り、内部回路２０，３０のウェル領域間の電位差あるい
はそれらの電源ライン（２７，２５），（３７，３５）
間の電位差が適正範囲を超えると、それに伴って寄生ラ
テラルトランジスタ４０のベース・エミッタ間電位差も
大きくなり、これに応じて寄生ラテラルトランジスタ４
０がオンする。あるいは、寄生ラテラルトランジスタ４
０のコレクタ・エミッタ間電位差が大きくなってそこに
パンチスルーが起こる。

【００３２】こうして、内部回路２０，３０の何れか一
方が異常電圧になると他方の回路電圧もそれ随伴するこ
とから、内部素子２１，３１の耐圧を超える異常電圧が
印加されたときでも、回路間信号配線１４の両端付近の
電位差はその耐圧を超えないように抑制されるので、内
部素子２１，３１は、保護回路１３が無くても、破壊を
免れることができる。しかも、保護回路１３及び外側ガ
ードリング３３の一部を削除した分だけ、チップサイズ
を小さくすることができる。あるいは、内部回路２０，
３０に割り当てる面積が増加する。

【００３３】

【第２実施例】本発明の半導体装置の第２実施例につい
て、その具体的な構成を、図面を引用して説明する。図
４は、その概要レイアウト図であり、図５は、その要部
等の等価的な回路図である。

【００３４】この半導体装置６０が上述した半導体装置
５０と相違するのは、保護回路１３が復活した点と、そ
れに伴ってその周囲のところには外側ガードリング３３
も復活した点である。内部回路２０，３０同士が直接的
に隣接している箇所では、外側ガードリング３３が依然
として欠けており、回路間信号配線１４を介して接続さ
れている内部素子２１，３１は、その隣接箇所を挟んで
両側に配置されている。

【００３５】寄生ラテラルトランジスタ４０と保護回路
１３とでは、個々にみても作動開始の条件やタイミング
が微妙に異なるうえ、内部回路における内部素子の配置
場所等によっても細かく優劣が入り組んでいるが、この
場合、両者が並列に働くので、両者の長所だけが活きて
くる。しかも、保護回路１３が復活しても、保護回路の
専用領域が従来より増える訳では無く、少なくとも外側
ガードリング３３の省略分だけは、必要面積が減ってい
る。これにより、静電破壊からの保護が従来よりも確実
に強化される。

【００３６】

【第３実施例】本発明の半導体装置の第３実施例につい
て、その具体的な構成を、図面を引用して説明する。図
６は、その概要レイアウト図である。

【００３７】この半導体装置７０が上記の半導体装置６
０と相違するのは、回路間信号配線１４で接続されてい
る内部素子２１，３１がそれぞれ内部回路２０，３０の
領域内で隣接箇所に最も近いところに移動して来た点
と、外側ガードリング３３の切欠範囲が回路間信号配線
１４の真下で内部素子３１の領域に対応したところに限
定された点である。すなわち、その切欠跡へ入り込むよ
うに内側ガードリング３２の一部が曲がって膨らみ、そ
の膨らみの内側に一部が納まるように内部素子３１が配
置されている。その膨らんだ内側ガードリング３２と外
側ガードリング２３と内側ガードリング２２とを挟ん
で、内部素子２１は、内部素子３１に最接近するよう配
置されている。図示しない他の回路間信号配線やそれで
接続された内部素子が有れば、それらも同様にされ、可
能な限り隣接箇所に沿って連続的に配置される。

【００３８】この場合、信号送受等のために相互依存を
断ち切れない部分が隣接箇所の一部に限定・集約される
とともに、そこに限って内部回路間の分離度が緩和され
る一方、相互依存の無い他の部分については十分な分離
が確保されるので、各内部回路が独立電源系にて動作す
るようにしたことのメリットを何ら損なうこと無く、回
路間信号配線の存在に起因する静電破壊も確実に防止す
ることができる。

【００３９】

【その他】なお、上記の各実施例では、内部回路の詳細
な構造は割愛したが、例えばＣＭＯＳからなるものでも
良く、あるいは、ｐＭＯＳや、ｎＭＯＳ、その他ＭＮＯ
Ｓ等のＦＥＴからなるものであっても、本発明の適用は
可能である。また、それらが混在していても良く、バイ
ポーラトランジスタが含まれていても良く、デジタル回
路であっても、アナログ回路であっても良い。

【００４０】また、内部回路の個数は、２個に限らず、
３個以上でも良く、その配置も左右に限らず任意であ
る。ガードリングも二重に限らず、一重でも良く、三重
以上であっても良い。電源ラインも、上述した正電圧印
加用と接地用との対に限られるもので無く、例えば、正
と負との対や、正と負と接地との組、高電圧と低電圧と
他の基準電圧との組など、種々の組み合わせが有り得
る。

【００４１】さらに、上記実施例等では、ｐ型サブスト
レートを挙げたが、サブストレートは、ｐ型に限らず、
ｎ型でも良く、絶縁性のものでも良く、シリコンに限ら
ずガリウム砒素（ＡｓＰ）等からなるものであっても良
い。また、ブロック間での接続も、内部素子２１，３１
の一組に限らず、複数存在していても良く、信号送受の
向きも限定されない。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の半導体装置にあっては、細いガード
リングを介して隣接する内部回路間で異常電圧が分割・
分担されるようにしたことにより、回路間信号配線の両
端に生じる電位差・破壊力が緩和され、その結果、保護
回路の占有面積を増やさ無くても静電破壊に強い半導体
装置を実現することができたという有利な効果が有る。

【００４３】また、本発明の第２の解決手段の半導体装
置にあっては、ガードリングの本数を調整してガードリ
ングを細めるようにしたことにより、保護回路の占有面
積を増やさ無くても静電破壊に強い半導体装置を容易に
実現することができたという有利な効果を奏する。

【００４４】さらに、本発明の第３の解決手段の半導体
装置にあっては、各内部回路単独のＥＳＤ耐力について
の下限を下げること無く内部回路隣接箇所のガードリン
グ本数を調整するようにしたことにより、複数の内部回
路に亘るＥＳＤに対しての保護が何ら犠牲を伴うことな
く強化されるので、保護回路の占有面積を増やさ無くて
も静電破壊に強い半導体装置を容易かつ確実に実現する
ことができたという有利な効果が有る。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１実施例について、そ
の概要レイアウト図である。

【図２】その要部の縦断面模式図である。

【図３】その要部の等価的な回路図である。

【図４】本発明の半導体装置の第２実施例について、そ
の概要レイアウト図である。

【図５】その要部の等価的な回路図である。

【図６】本発明の半導体装置の第３実施例について、そ
の概要レイアウト図である。

【図７】従来の半導体装置について、その概要レイアウ
ト図である。

【図８】その要部の縦断面模式図である。

【図９】その要部の等価的な回路図である。

【符号の説明】

１０半導体装置（集積回路装置、ワンチップＩＣ、Ｌ
ＳＩ、ＶＬＳＩ）１１サブストレート（基板）１２パッド（バンプ、ボール、ランド、電極、外
部接続端子）１３保護回路（専用領域を占有してブロック間・
内部回路間を保護）１４回路間信号配線（他の内部回路に達するパタ
ーン配線）２０内部回路（内部集積回路、小面積のブロッ
ク）２１内部素子（他ブロックとの信号送受部・
入出力部・接続点）２２内側ガードリング（同極性ガードリン
グ、ダミーコレクタ）２３外側ガードリング（異極性ガードリン
グ）２４接地用パッド（電力供給用の外部接続端
子対の一方）２５接地ライン（電源ライン対の一方）２６電源用パッド（電力供給用の外部接続端
子対の他方）２７電源用ライン（電源ライン対の他方）３０内部回路（内部集積回路、大面積のブロッ
ク）３１内部素子（他ブロックとの信号送受部・
入出力部・接続点）３２内側ガードリング（同極性ガードリン
グ、ダミーコレクタ）３３外側ガードリング（異極性ガードリン
グ）３４接地用パッド（電力供給用の外部接続端
子対の一方）３５接地ライン（電源ライン対の一方）３６電源用パッド（電力供給用の外部接続端
子対の他方）３７電源用ライン（電源ライン対の他方）４０寄生ラテラルトランジスタ（ブロック間・内部回
路間の保護回路）５０半導体装置（集積回路装置、ワンチップＩＣ、Ｌ
ＳＩ、ＶＬＳＩ）６０半導体装置（集積回路装置、ワンチップＩＣ、Ｌ
ＳＩ、ＶＬＳＩ）７０半導体装置（集積回路装置、ワンチップＩＣ、Ｌ
ＳＩ、ＶＬＳＩ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】電源ラインの異なる複数の内部回路と、そ
れらの内部回路に亘って設けられた回路間信号配線と、
それら内部回路の各々に対して設けられ該当電源ライン
に接続されたガードリングとを備えた半導体集積回路装
置において、前記ガードリングは、前記内部回路同士の
隣接箇所に配された部分が、非隣接箇所に配された部分
より細いものであることを特徴とする半導体装置。
【請求項２】電源ラインの異なる複数の内部回路と、そ
れらの内部回路に亘って設けられた回路間信号配線と、
それら内部回路の各々に対して設けられ該当電源ライン
に接続されたガードリングとを備えた半導体集積回路装
置において、前記ガードリングが多重に形成されてお
り、そのうち何れかが前記内部回路同士の隣接箇所で欠
けていることを特徴とする半導体装置。
【請求項３】電源ラインの異なる複数の内部回路と、そ
れらの内部回路に亘って設けられた回路間信号配線と、
それら内部回路の各々に対して設けられ該当電源ライン
に接続されたガードリングとを備えた半導体集積回路装
置において、前記ガードリングが多重に形成されてお
り、隣り合う前記内部回路のうち面積の小さい方のもの
に該当するガードリングは、総てが一巡しており、面積
の大きい方のものに該当するガードリングは、何れかが
その隣接箇所で欠けていることを特徴とする半導体装
置。