JPH10223898A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 耐圧性に優れ、構成が単純であり、かつコン
パクトな半導体装置を提供する。 【解決手段】 ソース１２およびドレイン１３の両不純
物領域１２および１３を区画するゲート１５は、直線状
に伸長することなく環状に形成され、この環状ゲート１
５の内方の一方の不純物領域１２に例えば１つのコンタ
クト１９を配置することにより、該コンタクトと、環状
ゲート１５の外方の他方の不純物領域１３に配列された
複数のコンタクト２０との間で、両不純物領域１２およ
び１３を経るドレイン電流は、環状ゲート１５下に形成
される環状チャンネルを経て、環状ゲート１５を横切る
ようにその放射状に流れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴのよ
うな半導体装置に関し、特に、耐電圧特性に優れたコン
パクトな半導体装置に関する。

【０００２】

【従来の技術】半導体集積回路では、その入出力端子に
作用する静電気放電のようなサージ電流から、その内部
回路を保護するために、保護素子が用いられている。こ
の保護素子として、入力端子には、一般的には、内部回
路に対するバイパス路を構成するＭＯＳＦＥＴが挿入さ
れている。また、ＭＯＳＦＥＴを利用した電流増幅器と
して、バッファ用ＣＭＯＳインバータがある。このよう
なＭＯＳＦＥＴでは、高電圧に対する耐性すなわち耐圧
特性が要求される。この要求を満たすために、ソース・
ドレイン間のドレイン電流の電流密度の低減を図り、こ
れにより、高電圧が印加されたときの大電流での動作を
確保し、これらＭＯＳＦＥＴの耐圧特性を高めることが
提案されている。

【０００３】このドレイン電流の電流密度の低減を図る
ために、ソース・ドレイン間に形成されるゲートを直線
状に延長し、これによりゲート幅の増大を図ると共に、
このゲート幅の増大に応じて、その両側に位置するソー
スおよびドレインを直線状に延長させ、ソース・ドレイ
ン間を電気的に接続すべくゲート下に形成されるチャン
ネルの横断面積の増大を図ることが試みられている。

【０００４】

【発明が解決しようとする課題】前記したような従来の
半導体装置では、ソース、ドレインおよびゲートがそれ
ぞれ直線状に延長されることにより、チャンネル幅の増
大が図られ、チャンネル幅の増大に伴うチャンネルの横
断面積の増大が図られるが、さらに、ゲート幅方向に沿
ってのチャンネル電流密度の均等化を図るために、ソー
スおよびドレインのためのそれぞれのコンタクトがそれ
ぞれの伸長方向へ、多数配列される。そのため、従来の
半導体装置では、ゲート幅の増大に伴って、全体的に長
さ寸法が増大し、またドレインおよびソース用のそれぞ
れのコンタクトを対にして、多数のコンタクトを配置す
る必要があることから、半導体装置の構成の複雑化を招
くと共に、全体的な大型化を招き、半導体装置の専有面
積の大きな増大を招いてしまう。このことから、耐圧性
に優れ、構成が比較的簡単でありかつコンパクトな半導
体装置が待望されていた。

【０００５】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、基本的には、半導体基板と、該半導
体基板に形成され、それぞれがコンタクトを経て対応す
る電極に接続されるソースおよびドレインのための両不
純物領域と、該両不純物領域に関連して形成され、この
両不純物領域間にドレイン電流を流すチャンネルを形成
するためのゲートとを含む半導体装置において、半導体
基板上から見てゲートを環状に形成し、該環状ゲートを
境にしてその内方および外方に両不純物領域を区画して
形成し、環状ゲートの外方に形成された不純物領域のた
めの複数のコンタクトを環状ゲートに沿ってその周方向
に配列したことを特徴とする。

【０００６】本発明に係る半導体装置では、ソースおよ
びドレインを区画するゲートは直線状に伸長することな
く環状に形成され、この環状ゲートの内方の一方の不純
物領域に例えば１つのコンタクトを配置することによ
り、該コンタクトと、環状ゲートの外方の他方の不純物
領域に配列された前記した複数のコンタクトとの間で、
両不純物領域を経るドレイン電流は、環状ゲート下に形
成される環状チャンネルを経て、環状ゲートを横切るよ
うにその放射状に流れる。

【０００７】そのため、環状ゲートのゲート幅に沿っ
て、チャンネル電流密度の均等化が図られることから、
半導体装置の耐圧特性が高められる。また、環状ゲート
の内方の一方の不純物領域のコンタクトとして、少なく
とも１つのコンタクトを設けることにより、他方の不純
物領域のコンタクトの数に対応した複数のコンタクトを
設けることなく、チャンネル電流密度の均等化が図られ
る。さらに、環状ゲートにより、直線状のゲートにおけ
るよりも狭い占有面積で同一ゲート幅を実現することが
できる。従って、本発明によれば、比較的単純な構成に
よって、耐圧性に優れたコンパクトな半導体装置が提供
される。

【０００８】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１および図２は、本発明に係る半導体装
置をＮチャンネルＭＯＳＦＥＴに適用した例を示す。本
発明に係る半導体装置１０は、図１および図２に示され
ているように、従来のＭＯＳＦＥＴにおけると同様、例
えばＰ型半導体基板１１（図２参照）にソースおよびド
レインを形成するための２つのＮ型不純物領域１２およ
び１３と、両不純物領域１２および１３間にあって、ゲ
ート酸化膜１４（図２参照）を介して半導体基板１１上
に形成されるゲート１５とを含む。

【０００９】ゲート１５は環状を呈し、図１に示す例で
は、六角の環状パターンに沿って形成されている。環状
のゲート１５に沿って、両不純物領域１２および１３が
区画されており、図２に示す例では、環状ゲート１５の
内方に形成された一方の不純物領域１２がソースとして
表示され、環状ゲート１５の外方に形成された他方の不
純物領域１３がドレインとして表示されている。

【００１０】ソース１２およびドレイン１３は、従来よ
く知られている層間絶縁膜１６を貫通するそれぞれのコ
ンタクトホール１７および１８に形成された各コンタク
ト１９および２０を経て、ソース電極２１およびドレイ
ン電極２２にそれぞれ接続されている。ソース１２のた
めのコンタクトホールとして、図１に示す例では１つの
コンタクトホール１７がソース領域のほぼ中央部に設け
られている。他方、ドレイン１３のためのコンタクトホ
ールとして、図１に示す例では、６個のコンタクトホー
ル１８が、ドレイン領域で、ゲート１５の環状パターン
に沿って相互にほぼ等間隔をおいて設けられている。

【００１１】従って、図１に示されているように、ソー
ス１２のためのコンタクトホール１７を埋めるソース用
のコンタクト１９は、環状ゲート１５の内方のソース１
２のほぼ中央部に設けられ、ドレイン１３のためのコン
タクトホール１８を埋めるドレイン用コンタクト２０
は、環状ゲート１５の外方で該ゲートに沿ってほぼ相互
に等間隔をおいて設けられている。

【００１２】半導体装置１０では、従来のＭＯＳＦＥＴ
の動作におけると同様に、ソース電極２１およびドレイ
ン電極２２間に所定の動作電圧が印加された状態で、ゲ
ート１５に所定のゲート電圧が印加されていないとき、
ソース１２およびドレイン１３間が遮断状態におかれ
る。他方、ソース電極２１およびドレイン電極２２間に
所定の動作電圧が印加された状態で、ゲート１５に所定
のゲート電圧が印加されるとき、ソース１２およびドレ
イン１３間にあるゲート１５の下方の基板１１部分に環
状ゲート１５に沿って、チャンネルが形成されることか
ら、このチャンネルを経て、ソース１２およびドレイン
１３間にドレイン電流が流れる。

【００１３】本発明に係る半導体装置１０では、このチ
ャンネルを経る電流は、環状ゲート１５の内方にあるソ
ース１２のための１つのコンタクト１９と、環状ゲート
１５の外方にあるドレイン１３のための複数のコンタク
ト２０との間で、ソース１２およびドレイン１３を経
て、環状ゲート１５を横切るように、放射状に流れる。

【００１４】従って、この環状ゲート１５の採用によ
り、ゲート幅の増大を図ることができることから、この
ゲート幅の増大により、ゲートに沿って形成されるチャ
ンネルでの電流密度の低減を図ることができ、これによ
り、耐圧性の向上を図ることができる。しかも、従来の
ような対をなすソースコンタクトおよびドレインコンタ
クトを複数組で用いることなく、いずれか一方の不純物
領域１２および１３のためのコンタクトとして、少なく
とも１つのコンタクト１９を設けることにより、従って
従来よりも少ない数のコンタクトにより、環状ゲート１
５のゲート幅に沿って、チャンネル電流密度の均一化を
達成することができる。このチャンネル電流密度の均一
化により、一層の耐圧性の向上が図られる。

【００１５】また、環状ゲート１５は、従来のゲートの
ような直線パターンを呈することはなく、従来と同一ゲ
ート幅およびゲート長のゲートを有するＭＯＳを従来の
専有面積よりも小さな占有面積で構成することができ、
コンパクト化が達成される。このコンパクト化について
は、後で詳述する。

【００１６】図３は、図１および図２に示した半導体装
置１０を例えばＩＣチップのような半導体集積回路の入
出力端に、内部回路のための保護素子として用いた例を
示す。半導体集積回路の入出力端子２３は、線２４を経
て、内部回路部分２５に接続されている。入出力端子２
３には、該端子に流れる静電気放電等によるサージ電流
から内部回路部分２５を保護するためのバイアス路を構
成すべく、半導体装置１０が保護素子として線２４に接
続されている。

【００１７】ＭＯＳＦＥＴからなる半導体装置１０は、
そのドレイン１３が線２４に接続され、基板１１、ソー
ス１２およびゲート１５がそれぞれ接地されており、半
導体装置であるＭＯＳＦＥＴ１０は、従来よく知られて
いるように、ＮＰＮ型のバイポーラトランジスタとして
機能する。従って、入出力端子２３に加わるブレークダ
ウン電圧に達することのない信号に対しては、半導体装
置１０のソース１２およびドレイン１３間が遮断状態に
おかれることから、半導体装置１０がバイパス路機能を
果たすことはなく、これにより入出力端子２３の入力信
号は、適正に内部回路部分２５に伝えられる。他方、入
出力端子２３に、半導体装置１０のブレークダウン電圧
を越えるサージ電流が入力すると、ＭＯＳＦＥＴからな
る半導体装置１０すなわち入出力端子２３は、ソース１
２およびドレイン１３間を導通させることにより、内部
回路部分２５に対するバイパス路として作用する。従っ
て、内部回路部分２５へのサージ電流の流入分の低減を
図ることができ、これにより、内部回路部分２５が大電
流から保護される。

【００１８】このような保護素子には、前記したバイパ
ス作用時に大きな電圧が印加され、大電流が流れること
から、この保護素子自体が破壊される虞がある。しかし
ながら、本発明に係る半導体装置１０では、前記したよ
うに環状ゲート１５のゲート幅の増大およびチャンネル
電流密度の均一化により、耐圧性が高められていること
から、半導体装置１０自体が破壊されることはなく、そ
のため、好適に内部回路部分２５が保護される。

【００１９】〈具体例２〉図４は、具体例１に示した半
導体装置１０を１つの素子ユニットとして、１つの基板
内に複数の素子ユニットを配列した例を示す。半導体装
置１１０は、半導体装置１０におけると同様に、半導体
基板１１内に間隔をおいて配置された複数の環状ゲート
１５と、各環状ゲート１５の内方に形成されたソース１
２と、環状ゲート１５の外方に形成されたドレイン１３
とを備える。

【００２０】各ソース１２には、それぞれ１つのソース
用コンタクト１９が設けられている。また、環状ゲート
１５の外方のドレイン１３は、各ソース１２で共用され
ており、ドレイン領域には、各環状ゲート１５を取り巻
いて多数のドレイン用コンタクト２０が配列されてい
る。各ソース１２用コンタクト１９およびドレイン１３
用コンタクト２０は、例えば従来よく知られた多層配線
技術により、図２に示したと同様な共通のソース電極２
１および共通のドレイン電極２２にそれぞれ接続されて
いる。また、各ゲート１５は、同様な多層配線技術によ
り、相互に接続されている。従って、これらの並列接続
により、図４に示す例では、７つの半導体装置１０から
なる素子ユニットを相互に並列接続してなる半導体装置
１１０が構成されていることから、より大きな電流の保
護素子として用いるのに好適である。

【００２１】〈具体例３〉図５は、環状ゲート１５が矩
形パターンに沿って形成された例を示す。図５に示す半
導体装置１２０では、一辺が４Ｌの長さ寸法を有する正
方形の半導体基板１１が用いられている。この基板１１
上に、一辺の長さがＬの矩形パターンに沿って、環状ゲ
ート１５が形成されている。従って、矩形の各環状ゲー
ト１５のゲート幅は４Ｌとなる。また、環状ゲート１５
と、該ゲートの内方のソース１２およびその外方のドレ
イン１３にそれぞれ配置された各コンタクト１９および
コンタクト２０とのそれぞれの中心間距離がＬ／２とな
るように、各コンタクト１９および２０が配列されてい
る。このような設計条件では、図５に示されているとお
り、本発明に係る半導体装置１２０では、合計４つの半
導体装置１０からなる素子ユニットを配置することがで
きる。

【００２２】他方、本願発明に係る半導体装置１２０と
の比較例として、従来例を示す半導体装置１２０′が、
図６に示されている。従来の半導体装置１２０′では、
本願との比較のために、基板１１のそれと同一寸法を有
する基板１１′が用いられ、できる限りのコンパクト化
の達成のために、基板１１′上に互いに間隔をおいて形
成される直線状のゲート１５′がその両側のソース１
２′およびドレイン１３′を互いに共用するように、形
成されている。また、半導体装置１２０におけると同一
設計条件を満たすように、半導体装置１２０′のゲート
幅が４Ｌとなり、ゲート１５′と、ソース１２′および
ドレイン１３′の各コンタクト１９′および２０′との
それぞれの中心間距離がＬ／２となるように、設定され
ている。

【００２３】図６に示す例では、そのゲート１５′の数
から明らかなように、３つの素子ユニットが基板１１′
上に組み込まれている。この従来例に比較して、図５に
示す本発明に係る半導体装置１２０では、そのゲート１
５の数から明らかなように、同一寸法内に４つの素子ユ
ニットを組み込むことができる。この比較から、本願発
明によれば、従来に比較して半導体装置１０、１１０お
よび１２０の著しいコンパクト化の達成が可能であるこ
とが理解できよう。

【００２４】〈具体例４〉図７は、図４に示した半導体
装置１１０によって構成された保護素子のＩＣチップへ
の配列例を示す。本発明に係る半導体装置１１０は、複
数の素子ユニット（１０）を並列接続することにより、
大電流に対応可能であるにも拘らず、極めてコンパクト
であることから、ＩＣチップ２６に組み込まれた多数の
回路部分２６ａ〜２６ｅ間の帯状スペースに沿って、多
数の半導体装置１１０を帯状に自在に配列することがで
きる。

【００２５】これに対し、従来の大電流対応の半導体装
置は、全体に細長い大きな専有面積を占めることから、
これを保護素子として用いるためには、ＩＣチップの周
辺領域に保護素子のための専用の領域を確保する必要が
あった。

【００２６】他方、本願発明に係る半導体装置１１０よ
れば、従来に比較して配置の自由度が高まることから、
前記したように、専用の配置スペースを予め確保するこ
となく、ＩＣチップ２６に組み込まれた多数の回路部分
２６ａ〜２６ｅ間のスペースを有効に利用することがで
きる。

【００２７】〈具体例５〉図８は、本発明をＰＭＯＳＦ
ＥＴおよびＮＭＯＳＦＥＴを組み合わせて構成されるバ
ッファ用ＣＭＯＳインバータに適用した例を示す。図８
に示すバッファ用ＣＭＯＳインバータからなる半導体装
置１３０では、従来のＣＭＯＳＦＥＴにおけると同様
に、基板１１上にＮウエル２８およびＰウエル２７がそ
れぞれ形成されている。Ｐウエル２７には、図示の例で
は、具体例１で示したと同様な３つの半導体装置１０を
並列接続してなるＮＭＯＳＦＥＴ１１０Ａが配置されて
いる。また、Ｎウエル２８には、半導体装置１０と同様
な３つのＰＭＯＳＦＥＴを並列接続してなるＰＭＯＳＦ
ＥＴ１１０Ｂが配置されている。

【００２８】図示しないが、両ＭＯＳＦＥＴ１１０Ａお
よび１１０Ｂは、従来のＣＭＯＳインバータにおけると
同様に、それぞれのドレイン１３が出力端子に接続さ
れ、またそれぞれのゲート１５が入力端子に接続され
る。また、ＰＭＯＳＦＥＴ１１０Ｂのソース１２に駆動
電圧が印加され、ＮＭＯＳＦＥＴ１１０Ａのソース１２
が接地される。

【００２９】ＣＭＯＳインバータ１３０では、従来よく
知られているように、そのゲート幅とゲート長との比に
応じた電流増幅作用を得ることができ、本願発明を適用
したＣＭＯＳインバータからなる半導体装置１３０によ
れば、具体例１〜４におけると同様に、単純な構造によ
り、専有面積の縮小を図ることができることに加えて、
高い電流増幅率を達成することができる。

【００３０】前記したところでは、本発明をＭＯＳＦＥ
Ｔおよびその適用例について説明したが、本発明はゲー
ト絶縁膜が例えば窒化膜からなるＭＩＳＦＥＴのような
半導体装置に適用することができる。また、環状ゲート
は、前記した矩形あるいは六角形のような多角形状パタ
ーンに限らず、円形、楕円形等、種々の閉ループ形状に
形成することができる。

【００３１】

【発明の効果】本発明によれば、前記したように、ゲー
トを環状とし、この環状ゲートの内方の一方の不純物領
域のコンタクトとして、少なくとも１つのコンタクトを
設けることにより、他方の不純物領域のコンタクトの数
に対応した複数のコンタクトを設けることなく、環状ゲ
ートを横切る放射状にゲート電流を流すことができ、こ
れにより、ゲートに沿った環状方向でチャンネル電流密
度の均等化を図ることができ、従って、コンパクトであ
り、しかも比較的単純な構成によって、耐圧性に優れた
半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の具体例を示す平面図
である。

【図２】図１に示した線II−IIに沿って得られた断面図
である。

【図３】図１および図に示した本発明に係る半導体装置
の適用例である保護素子を示す回路図である。

【図４】本発明に係る半導体装置の他の具体例を示す平
面図である。

【図５】本発明に係る半導体装置のさらに他の具体例を
示す平面図である。

【図６】本発明の比較例を示す従来の半導体装置の平面
図である。

【図７】図４に示した半導体装置の半導体ＩＣチップへ
の配置例を示す平面図である。

【図８】本発明に係る半導体装置のさらに他の具体例を
示す平面図である。

【符号の説明】

１０、１１０、１２０、１３０ （ＭＯＳＦＥＴ）半導
体装置 １１ 基板 １２ （ソース）不純物領域 １３ （ドレイン）不純物領域 １５ 環状ゲート １９、２０ コンタクト ２１、２２ 電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、該半導体基板に形成さ
   れ、それぞれがコンタクトを経て対応する電極に接続さ
   れるソースおよびドレインのための両不純物領域と、該
   両不純物領域に関連して形成され、該両不純物領域間に
   ドレイン電流を流すチャンネルを形成するためのゲート
   とを含む半導体装置であって、前記ゲートは、前記半導
   体基板上から見て環状に形成され、前記両不純物領域
   は、前記環状ゲートを境にしてその内方および外方に区
   画して形成されており、前記環状ゲートの内方に形成さ
   れた一方の前記不純物領域は、少なくとも１つの前記コ
   ンタクトを経て、対応する前記電極に接続されており、
   また前記環状ゲートの外方に形成された他方の前記不純
   物領域は、前記環状ゲートに沿ってその周方向に配列さ
   れた複数の前記コンタクトを経て、対応する前記電極に
   接続されていることを特徴とする半導体装置。
2. 【請求項２】 前記環状ゲートは、全体に六角の環状パ
   ターンを呈する請求項１記載の半導体装置。
3. 【請求項３】 前記環状ゲートは、全体に矩形の環状パ
   ターンを呈する請求項１記載の半導体装置。
4. 【請求項４】 前記半導体装置は、前記半導体基板上に
   互いに間隔をおいて配列された複数の前記環状ゲート
   と、該各環状ゲートの内方に形成されたそれぞれ一方の
   不純物領域と、前記半導体基板の前記各環状ゲートの外
   方に各前記ゲートで共用される他方の不純物領域とを含
   み、前記ゲート、該ゲート内方の前記一方の不純物領域
   および前記ゲート外方の前記他方の不純物領域からなる
   複数の素子ユニットが相互に並列接続されていることを
   特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記半導体装置は、ＩＣ回路の入出力端
   にサージ電流の吸収用として挿入される保護回路である
   請求項１記載の半導体装置。
6. 【請求項６】 前記半導体装置は、電流増幅のために用
   いられるバッファ用ＣＭＯＳインバータである請求項４
   記載の半導体装置。