JPH11265942A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH11265942A
JPH11265942A JP10067975A JP6797598A JPH11265942A JP H11265942 A JPH11265942 A JP H11265942A JP 10067975 A JP10067975 A JP 10067975A JP 6797598 A JP6797598 A JP 6797598A JP H11265942 A JPH11265942 A JP H11265942A
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diode
integrated circuit
circuit device
semiconductor integrated
type semiconductor
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JP10067975A
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Mitsugi Kusunoki
貢 楠
Masatoshi Sakamoto
将俊 坂本
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 静電保護回路が適用されている場合、小面積
化ができる静電保護回路を備えており、しかも高性能化
や高信頼度化ができる半導体集積回路装置およびその製
造方法を提供する。 【解決手段】 複数のＭＯＳＦＥＴを備えている半導体
集積回路装置であって、静電保護回路を構成している半
導体素子としてダイオード（第１のダイオード）Ｄ1 と
ダイオード（第２のダイオード）Ｄ2 からなる２個のダ
イオードが適用されており、ダイオード（第２のダイオ
ード）Ｄ2 に抵抗Ｒが備えられているものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、静電保護回路が適
用されている場合、小面積化ができる静電保護回路を備
えており、しかも高性能化や高信頼度化ができる半導体
集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。
【０００３】すなわち、ＣＭＯＳＦＥＴ（Complementar
y Metal Oxide Semiconductor Field Effect Transisto
r ）を構成要素とするＣＭＯＳ型の半導体集積回路装置
において、人間や外気などから静電気が印加される場
合、半導体集積回路装置の内部回路がその静電気によっ
て性能および信頼度が低減しないために、パッドとバッ
ファ（出力バッファまたは入力バッファ）との間に、静
電保護回路が電気的に接続されている。
【０００４】この場合、静電保護回路は、ＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが用いられてお
り、それらのＭＯＳＦＥＴにおけるゲートとソースとが
配線層によって電気的に接続されており、ゲート電位と
ソース電位とが同一化されている態様が採用されてい
る。なお、ＣＭＯＳ型の半導体集積回路装置以外の半導
体集積回路装置においても、ＭＯＳＦＥＴを用いた静電
保護回路が一般的に適用されている。
【０００５】静電保護回路の静電耐圧を確保するための
工夫として、静電保護回路を構成しているＭＯＳＦＥＴ
におけるゲート（ゲート電極）長を他の領域のＭＯＳＦ
ＥＴのゲート長における最小ゲート長よりも大きくして
おり、パンチスルーが発生することにより、静電保護回
路を構成しているＭＯＳＦＥＴのゲート下のチャネルの
破壊を防止化している。
【０００６】また、静電保護回路の静電耐圧を確保する
ための工夫として、静電保護回路を構成しているＭＯＳ
ＦＥＴにおけるソースおよびドレインとそれらの上の配
線層とがコンタクトホールに埋め込まれているプラグを
介在して電気的に接続されている状態におけるコンタク
トホールとゲートとの間の間隔を大きくしていることに
より、コンタクトの領域とゲートの領域との間の抵抗を
大きくしているので、急激な電流集中を抑制化してい
る。
【０００７】なお、ＣＭＯＳ型の半導体集積回路装置お
よびその製造方法に関する文献としては、例えば１９９
０年１２月１５日、啓学出版株式会社発行のＷ・マリ著
「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されて
いるものがある。
【０００８】
【発明が解決しようとする課題】ところが、前述したＭ
ＯＳＦＥＴを用いた静電保護回路が適用されている半導
体集積回路装置には、問題点が発生していることが、本
発明者の検討の結果、明らかになった。
【０００９】すなわち、前述した静電保護回路における
ＭＯＳＦＥＴのゲート長が大きいことにより、バッファ
の駆動能力を確保するために、ゲート（ゲート電極）幅
も大きくする必要があるので、静電保護回路以外のＭＯ
ＳＦＥＴのゲートが微細化されても、バッファ（出力バ
ッファまたは入力バッファ）を微細加工化できないため
にその面積を小さくすることができず、半導体集積回路
装置のレイアウト面積が増大してしまうという問題点が
発生している。
【００１０】また、半導体集積回路装置の製造技術が近
年において向上していることにより、前述した静電保護
回路におけるＭＯＳＦＥＴのソースおよびドレインとし
ての拡散層（半導体領域）に電気的に接続されているコ
ンタクト領域の抵抗値が極めて減少化されているので、
ソースおよびドレインとしての拡散層とゲートとの間の
抵抗値を確保するために、静電保護回路におけるＭＯＳ
ＦＥＴのソースおよびドレインとしての拡散層のｐｎ接
合部の面積を大きくする必要が出てきている。
【００１１】そのため、静電保護回路におけるＭＯＳＦ
ＥＴのソースおよびドレインとしての拡散層を大きくす
る必要があることにより、静電保護回路の面積が大きく
なってしまうという問題点が発生している。
【００１２】また、静電保護回路におけるＭＯＳＦＥＴ
のソースおよびドレインとしての拡散層のｐｎ接合部の
面積を大きくする必要が出てきていることにより、その
拡散層のｐｎ接合容量が大きくなってしまうので、半導
体集積回路装置の動作信号の高速化が低減されてしま
い、半導体集積回路装置の性能の低減化という問題点が
発生している。
【００１３】本発明の目的は、静電保護回路が適用され
ている場合、小面積化ができる静電保護回路を備えてお
り、しかも高性能化や高信頼度化ができる半導体集積回
路装置およびその製造方法を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１６】すなわち、本発明の半導体集積回路装置
は、複数のＭＯＳＦＥＴを備えている半導体集積回路装
置であって、静電保護回路を構成している半導体素子と
して第１のダイオードと第２のダイオードからなる２個
のダイオードが適用されており、第２のダイオードに抵
抗が備えられているものである。
【００１７】また、本発明の半導体集積回路装置の製造
方法は、複数のＭＯＳＦＥＴを備えており、しかも静電
保護回路を構成している半導体素子として第１のダイオ
ードと第２のダイオードからなる２個のダイオードが適
用されている半導体集積回路装置の製造方法であって、
静電保護回路以外の半導体素子であるＭＯＳＦＥＴにお
ける構成要素を形成する製造工程を使用して、ダイオー
ドにおける構成要素を形成するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１９】（実施の形態１）図１は、本発明の実施の
形態１である半導体集積回路装置の静電保護回路および
その近傍を示す回路図である。図２は、本実施の形態の
半導体集積回路装置の静電保護回路以外のＣＭＯＳＦＥ
Ｔを示す断面図である。
【００２０】図３は、本実施の形態の静電保護回路を透
視的に示す平面図である。図４は、図３におけるＡ−Ａ
矢視断面を示す断面図である。図５は、図３におけるＢ
−Ｂ矢視断面を示す断面図である。
【００２１】図１に示すように、本実施の形態の半導体
集積回路装置の静電保護回路は、パッドＰとバッファ
（出力バッファまたは入力バッファ）との間に配置され
ており、２個のダイオードＤ1,Ｄ2 を回路の半導体素子
として使用している。なお、本実施の形態の半導体集積
回路装置は、ＣＭＯＳ型の半導体集積回路装置である。
【００２２】この場合、ダイオード（第１のダイオー
ド）Ｄ1 は、例えばｐ型ウエルからなるｐ型半導体領域
とそのｐ型半導体領域に形成されているｎ型半導体領域
とのｐｎ接合を有するものである。また、ダイオードＤ
1 のｎ型半導体領域はパッドＰに電気的に接続されてい
る配線層に電気的に接続されており、ダイオードＤ1 の
ｐ型半導体領域は例えば０Ｖ（グランド電位）の基準電
圧ＶSSに電気的に接続されている。
【００２３】また、ダイオード（第２のダイオード）Ｄ
2 は、例えばｎ型ウエルからなるｎ型半導体領域とその
ｎ型半導体領域に形成されているｐ型半導体領域とのｐ
ｎ接合を有するものである。また、ダイオードＤ2 のｐ
型半導体領域はパッドＰに電気的に接続されている配線
層に電気的に接続されており、ダイオードＤ2 のｎ型半
導体領域は例えば３Ｖの電源電圧ＶDDに電気的に接続さ
れている。さらに、ダイオードＤ2 には、後述するダイ
オードの構造によって、抵抗Ｒが電気的に接続されてい
る態様となっている。
【００２４】一方、バッファは、従来技術と同様に、２
個のＭＯＳＦＥＴＱ1,Ｑ2 を回路の半導体素子として使
用している。この場合、ＭＯＳＦＥＴＱ1 はＮチャネル
ＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ2 はＰチャネルＭ
ＯＳＦＥＴである。
【００２５】次に、本実施の形態の半導体集積回路装置
の静電保護回路以外のＣＭＯＳＦＥＴの構造を説明す
る。
【００２６】すなわち、図２に示すように、例えば単結
晶シリコンからなるｐ型の半導体基板（基板）１の表層
部にｐ型半導体領域としてのｐ型ウエル２とｎ型半導体
領域としてのｎ型ウエル３が形成されている。
【００２７】そして、例えば酸化シリコン膜からなる素
子分離用絶縁膜４に囲まれたｐ型ウエル（ｐ型半導体領
域）２にＮチャネルＭＯＳＦＥＴが形成されており、素
子分離用絶縁膜４に囲まれたｎ型ウエル（ｎ型半導体領
域）３にＰチャネルＭＯＳＦＥＴが形成されている。
【００２８】この場合、ＮチャネルＭＯＳＦＥＴは、例
えば酸化シリコン膜からなるゲート絶縁膜５の上に例え
ば導電性の多結晶シリコン膜からなるゲート電極６が形
成されており、ゲート電極６の上に例えば酸化シリコン
膜からなる保護膜７が形成されており、ゲート電極６の
側壁に例えば酸化シリコン膜からなるサイドウォールス
ペーサ８が形成されており、ｐ型ウエル２にソースおよ
びドレインとしてのｎ型半導体領域９が形成されてい
る。
【００２９】また、ＮチャネルＭＯＳＦＥＴは、例えば
酸化シリコン膜からなる絶縁膜１１にコンタクトホール
（スルーホール）１２が形成されており、コンタクトホ
ール１２に例えばタングステンからなるプラグ１３が形
成されており、ソースおよびドレインとしてのｎ型半導
体領域９に電気的に接続されているプラグ１３の上に配
線層１４が電気的に接続されている。
【００３０】一方、ＰチャネルＭＯＳＦＥＴは、例えば
酸化シリコン膜からなるゲート絶縁膜５の上に例えば導
電性の多結晶シリコン膜からなるゲート電極６が形成さ
れており、ゲート電極６の上に例えば酸化シリコン膜か
らなる保護膜７が形成されており、ゲート電極６の側壁
に例えば酸化シリコン膜からなるサイドウォールスペー
サ８が形成されており、ｎ型ウエル３にソースおよびド
レインとしてのｐ型半導体領域１０が形成されている。
【００３１】また、ＰチャネルＭＯＳＦＥＴは、例えば
酸化シリコン膜からなる絶縁膜１１にコンタクトホール
１２が形成されており、コンタクトホール１２に例えば
タングステンからなるプラグ１３が形成されており、ソ
ースおよびドレインとしてのｐ型半導体領域１０に電気
的に接続されているプラグ１３の上に配線層１４が電気
的に接続されている。
【００３２】次に、本実施の形態の半導体集積回路装置
の静電保護回路の構造を説明する。
【００３３】すなわち、本実施の形態の静電保護回路
は、ダイオード型の静電保護回路であって、図１に示し
ているダイオードＤ1 の平面図は、図３における上の領
域の平面図であり、ダイオードＤ1 の断面図は、図４に
示している断面図である。また、図１に示しているダイ
オードＤ2 の平面図は、図３における下の領域の平面図
であり、ダイオードＤ2 の断面図は、図５に示している
断面図である。
【００３４】図３および図４に示すように、ダイオード
Ｄ1 は、ｐ型ウエル（ｐ型半導体領域）２とそのｐ型ウ
エル２に形成されているｎ型半導体領域９とのｐｎ接合
を有するものである。また、ダイオードＤ1 のｎ型半導
体領域９は図１に示すパッドＰに電気的に接続されてい
る配線層１４ａにコンタクトホール１２に埋め込まれて
いるプラグ１３を介して電気的に接続されている。ま
た、ダイオードＤ1 のｐ型半導体領域であるｐ型ウエル
２は、そのｐ型ウエル２にそれよりも高濃度のｐ型半導
体領域１５をコンタクト領域として、例えば０Ｖ（グラ
ンド電位）の基準電圧ＶSS用の配線層１４ｃに電気的に
接続されている。
【００３５】また、図３および図５に示すように、ダイ
オードＤ2 は、ｎ型ウエル（ｎ型半導体領域）３とその
ｎ型ウエル３に形成されているｐ型半導体領域１０との
ｐｎ接合を有するものである。また、ダイオードＤ2 の
ｐ型半導体領域１０は図１に示すパッドＰに電気的に接
続されている配線層１４ａとバッファに電気的に接続さ
れている配線層１４ｂにコンタクトホール１２に埋め込
まれているプラグ１３を介して電気的に接続されてい
る。また、ダイオードＤ2 のｎ型半導体領域であるｎ型
ウエル３は、そのｎ型ウエル３にそれよりも高濃度のｎ
型半導体領域１６をコンタクト領域として、例えば３Ｖ
の電源電圧ＶDD用の配線層１４ｄに電気的に接続されて
いる。さらに、ダイオードＤ2 には、ダイオードＤ2 の
上の配線層１４ａと配線層１４ｂとが離間されて配置さ
れていることにより、配線層１４ａと配線層１４ｂとの
離間領域の下のｐ型半導体領域１０が抵抗Ｒの機能を有
するものとなっているので、配線層１４ａと配線層１４
ｂとの間に抵抗Ｒが電気的に接続されている態様となっ
ている。
【００３６】本実施の形態の半導体集積回路装置によれ
ば、ＣＭＯＳ型の半導体集積回路装置の静電保護回路と
して、パッドＰとバッファとの間に配置されており、２
個のダイオードＤ1,Ｄ2 を回路の半導体素子としたダイ
オード型の静電保護回路としていることにより、２個の
ダイオードＤ1,Ｄ2 におけるｐｎ接合を通して電源に電
流（サージ電流）を流し込むことができる。
【００３７】したがって、ＭＯＳＦＥＴのチャネルを通
して電流を電源に流し込んでいる従来のＭＯＳ型静電保
護回路に対して、本実施の形態の静電保護回路の方が、
同じ面積において、許容できる電流量を大きくすること
ができる。
【００３８】本実施の形態の半導体集積回路装置によれ
ば、ＣＭＯＳ型の半導体集積回路装置の静電保護回路と
して、２個のダイオードＤ1,Ｄ2 を回路の半導体素子と
したダイオード型の静電保護回路としていることによ
り、従来のＭＯＳ型の静電保護回路の半導体素子として
のＭＯＳＦＥＴの構造よりも簡単な構造とすることがで
きるので、従来の静電保護回路よりも小面積化すること
ができる。
【００３９】本実施の形態の半導体集積回路装置によれ
ば、半導体集積回路装置の静電保護回路として、２個の
ダイオードＤ1,Ｄ2 を回路の半導体素子としたダイオー
ド型の静電保護回路としていると共に静電保護回路とバ
ッファとの間に抵抗Ｒを追加していることにより、バッ
ファ側のインピーダンスを静電保護回路側よりも大きく
することができる。したがって、電流の多くは静電保護
回路側を通って電源に流れることにより、バッファのＭ
ＯＳＦＥＴにおけるゲート長、ゲート幅および配線層に
電気的に接続されるコンタクト領域を小さくすることが
できるので、バッファの形成面積を小さくすることがで
きる。
【００４０】その結果、バッファを構成しているＭＯＳ
ＦＥＴのソースおよびドレインとしての拡散層（半導体
領域）のｐｎ接合部の面積を小さくすることができるこ
とにより、その拡散層のｐｎ接合容量を小さくすること
ができるので、半導体集積回路装置の動作信号の高速化
が低減されることを防止でき、半導体集積回路装置の性
能の低減化という問題点が発生するのを防止することが
できる。
【００４１】次に、本実施の形態の半導体集積回路装置
の製造方法を図２〜図５を用いて説明する。
【００４２】まず、例えば単結晶シリコンからなるｐ型
の半導体基板（基板）１を用意し、その半導体基板１に
ｐ型ウエル（ｐ型半導体領域）２とｎ型ウエル（ｎ型半
導体領域）３を形成する。次に、半導体基板１の表面の
選択的な領域を熱酸化して酸化シリコン膜からなる素子
分離用絶縁膜４を形成する。
【００４３】次に、半導体基板１の素子形成領域に、ゲ
ート絶縁膜５、ゲート電極６、ゲート電極６の保護膜７
およびサイドウォールスペーサ８を形成する。
【００４４】次に、ＮチャネルＭＯＳＦＥＴを形成する
領域のｐ型ウエル２および静電保護回路の半導体素子で
あるダイオードＤ1 を形成するｐ型ウエル２に、例えば
リンなどのｎ型の不純物をイオン注入して、Ｎチャネル
ＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体
領域９と静電保護回路の半導体素子であるダイオードＤ
1 のｎ型半導体領域としてのｎ型半導体領域９とを同一
工程によって形成する。
【００４５】その後、ＰチャネルＭＯＳＦＥＴを形成す
る領域のｎ型ウエル３および静電保護回路の半導体素子
であるダイオードＤ2 を形成するｎ型ウエル３に、例え
ばホウ素などのｐ型の不純物をイオン注入して、Ｐチャ
ネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型半
導体領域１０と静電保護回路の半導体素子であるダイオ
ードＤ2 のｐ型半導体領域としてのｐ型半導体領域１０
とを同一工程によって形成する。
【００４６】次に、ＮチャネルＭＯＳＦＥＴを形成する
領域のｐ型ウエル２における例えば０Ｖ（グランド電
位）の基準電圧ＶSSに電気的に接続されるｐ型ウエル２
および静電保護回路の半導体素子であるダイオードＤ1
を形成するｐ型ウエル２に、例えばホウ素などのｐ型の
不純物（ｐ型ウエル２の不純物濃度よりも高い値）をイ
オン注入して、ｐ型ウエル２よりも高濃度のｐ型半導体
領域１５をコンタクト領域として形成する。
【００４７】次に、ＰチャネルＭＯＳＦＥＴを形成する
領域のｎ型ウエル３における例えば３Ｖの電源電圧ＶDD
に電気的に接続されるｎ型ウエル３および静電保護回路
の半導体素子であるダイオードＤ2 を形成するｎ型ウエ
ル３に、例えばリンなどのｎ型の不純物（ｎ型ウエル３
の不純物濃度よりも高い値）をイオン注入して、ｎ型ウ
エル３よりも高濃度のｎ型半導体領域１６をコンタクト
領域として形成する。なお、設計仕様に応じて、ｐ型半
導体領域１５およびｎ型半導体領域１６の製造工程は、
ｎ型半導体領域９およびｐ型半導体領域１０の製造工程
の前工程として行う態様とすることができる。
【００４８】その後、半導体基板１の上に、例えば酸化
シリコン膜からなる絶縁膜１１をＣＶＤ法などを使用し
て堆積した後、絶縁膜１１をエッチバック法またはＣＭ
Ｐ（Chemical Mechanical Polishing 、化学機械研磨）
法を使用して、絶縁膜１１の表層部を取り除いて、表面
が平坦化された絶縁膜１１を形成する。
【００４９】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１１の選択的な領域にコンタ
クトホール（スルーホール）１２を形成する。その後、
コンタクトホール１２に、例えばタングステンなどの導
電性材料を埋め込んで、コンタクトホール１２にプラグ
１３を形成する。
【００５０】その後、半導体基板１の上に、配線層とし
ての例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術および選択エッチング
技術を用いて、アルミニウム層の不要な領域を取り除い
て、パターン化されたアルミニウム層からなる配線層１
４およびパターン化されたアルミニウム層からなる配線
層１４ａ〜１４ｄを同一工程によって形成する。
【００５１】次に、設計仕様に応じて、半導体基板１の
上に、層間絶縁膜と配線層とからなる多層配線層を形成
した後、パシベーション膜を形成することにより、半導
体集積回路装置の製造工程を終了する。
【００５２】本実施の形態の半導体集積回路装置の製造
方法によれば、ＣＭＯＳ型の半導体集積回路装置の主要
の半導体素子であるＣＭＯＳＦＥＴの製造工程を適用し
て、２個のダイオードＤ1,Ｄ2 を回路の半導体素子とし
たダイオード型の静電保護回路の製造工程としているこ
とにより、ダイオード型の静電保護回路の製造プロセス
が簡単となるので、簡単な製造工程によってダイオード
型の静電保護回路を製造することができる。
【００５３】本実施の形態の半導体集積回路装置の製造
方法によれば、ダイオード型の静電保護回路の構成要素
の製造工程として、ＣＭＯＳ型の半導体集積回路装置の
主要の半導体素子であるＣＭＯＳＦＥＴの構成要素の製
造工程を適用することができることにより、簡単な製造
工程によってダイオード型の静電保護回路を製造するこ
とができるので、高性能でしかも高信頼度の半導体集積
回路装置を高製造歩留りをもって製造することができ
る。
【００５４】（実施の形態２）図６は、本発明の実施の
形態２である半導体集積回路装置の静電保護回路を透視
的に示す平面図である。図７は、図６におけるＡ−Ａ矢
視断面を示す断面図である。図８は、図６におけるＢ−
Ｂ矢視断面を示す断面図である。
【００５５】図６〜図８に示すように、本実施の形態の
半導体集積回路装置の静電保護回路は、前述した実施の
形態１のダイオード（第１のダイオード）Ｄ1 およびダ
イオード（第２のダイオード）Ｄ2 を櫛歯状の構造にし
ており、ダイオードＤ1 の櫛歯の間にストライプ（介
入）状の基準電圧ＶSS供給域を配置しているものであ
り、ダイオードＤ2 の櫛歯の間にストライプ状の電源電
圧ＶDD供給域を配置しているものである。
【００５６】すなわち、本実施の形態のダイオードＤ1
は、ｐ型ウエル（ｐ型半導体領域）２とそのｐ型ウエル
２に形成されている複数のｎ型半導体領域９とのｐｎ接
合を有するものである。また、ダイオードＤ1 のｐ型半
導体領域であるｐ型ウエル２は、そのｐ型ウエル２にそ
れよりも高濃度のｐ型半導体領域１５をコンタクト領域
として複数備えており、それぞれのｐ型半導体領域１５
に基準電圧ＶSS用の配線層１４ｃが電気的に接続されて
いる。
【００５７】したがって、本実施の形態のダイオードＤ
1 は、前述した実施の形態１のダイオードＤ1 よりも、
ｎ型半導体領域９の周辺のｐｎ接合における側面部が大
きくなると共に底面部が小さくなり、しかもｎ型半導体
領域９の周辺のｐｎ接合における側面部とそれに隣接し
ている基準電圧ＶSS用のコンタクト領域としてのｐ型半
導体領域１５との電流経路が大きくなることにより、電
流（サージ電流）の電流経路が大きくなるので、小面積
で、十分な電流経路とすることができる。
【００５８】また、本実施の形態のダイオードＤ2 は、
ｎ型ウエル（ｎ型半導体領域）３とそのｎ型ウエル３に
形成されている複数のｐ型半導体領域１０とのｐｎ接合
を有するものである。また、ダイオードＤ2 のｎ型半導
体領域であるｎ型ウエル３は、そのｎ型ウエル３にそれ
よりも高濃度のｎ型半導体領域１６をコンタクト領域と
して複数備えており、それぞれのｎ型半導体領域１６に
電源電圧ＶDD用の配線層１４ｄが電気的に接続されてい
る。さらに、ダイオードＤ2 には、ダイオードＤ2 の上
の配線層１４ａと配線層１４ｂとが離間されて配置され
ていることにより、配線層１４ａと配線層１４ｂとの離
間領域の下のｐ型半導体領域１０が抵抗Ｒの機能を有す
るものとなっているので、配線層１４ａと配線層１４ｂ
との間に抵抗Ｒが電気的に接続されている態様となって
いる。
【００５９】したがって、本実施の形態のダイオードＤ
2 は、前述した実施の形態１のダイオードＤ2 よりも、
ｐ型半導体領域１０の周辺のｐｎ接合における側面部が
大きくなると共に底面部が小さくなり、しかもｐ型半導
体領域１０の周辺のｐｎ接合における側面部とそれに隣
接している電源電圧ＶDD用のコンタクト領域としてのｎ
型半導体領域１６との電流経路が大きくなることによ
り、電流（サージ電流）の電流経路が大きくなるので、
小面積で、十分な電流経路とすることができる。
【００６０】本実施の形態の半導体集積回路装置によれ
ば、ＣＭＯＳ型の半導体集積回路装置の静電保護回路と
して、２個のダイオードＤ1,Ｄ2 を回路の半導体素子と
したダイオード型の静電保護回路としており、ダイオー
ドＤ1 およびダイオードＤ2を櫛歯状の構造にしてお
り、ダイオードＤ1 の櫛歯の間にストライプ状の基準電
圧ＶSS供給域を配置しているものであり、ダイオードＤ
2 の櫛歯の間にストライプ状の電源電圧ＶDD供給域を配
置しているものである。
【００６１】したがって、本実施の形態の半導体集積回
路装置によれば、ダイオードＤ1 およびダイオードＤ2
を、小面積で、十分な電流経路とすることができること
により、高性能でしかも高信頼度のダイオード型の静電
保護回路を小面積化することができる。
【００６２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６３】たとえば、半導体基板は、ＳＯＩ（Silico
n on Insulator）構造の半導体基板などを使用すること
ができ、ＣＭＯＳＦＥＴを形成する領域の外部にＭＯＳ
ＦＥＴまたはバイポーラトランジスタなどの種々の半導
体素子を組み合わせた態様の回路を有する半導体集積回
路装置およびその製造方法に適用できる。
【００６４】また、本発明の半導体集積回路装置および
その製造方法は、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよび
バイポーラトランジスタなどの種々の半導体素子を組み
合わせた態様のＭＯＳ型、ＣＭＯＳ型、ＢｉＭＯＳ型ま
たはＢｉＣＭＯＳ型の半導体集積回路装置およびその製
造方法に適用できる。
【００６５】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなど
を構成要素とするロジック系あるいはＳＲＡＭ（Static
Random Access Memory ）、ＤＲＡＭ（Dynamic Random
Access Memory）などのメモリ系などを有する種々の半
導体集積回路装置およびその製造方法に適用できる。
【００６６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６７】（１）．本発明の半導体集積回路装置によ
れば、半導体集積回路装置の静電保護回路として、パッ
ドとバッファとの間に配置されており、２個のダイオー
ドを回路の半導体素子としたダイオード型の静電保護回
路としていることにより、２個のダイオードにおけるｐ
ｎ接合を通して電源に電流（サージ電流）を流し込むこ
とができる。
【００６８】したがって、ＭＯＳＦＥＴのチャネルを通
して電流を電源に流し込んでいる従来のＭＯＳ型静電保
護回路に対して、本発明の静電保護回路の方が、同じ面
積において、許容できる電流量を大きくすることができ
る。
【００６９】（２）．本発明の半導体集積回路装置によ
れば、半導体集積回路装置の静電保護回路として、２個
のダイオードを回路の半導体素子としたダイオード型の
静電保護回路としていることにより、従来のＭＯＳ型の
静電保護回路の半導体素子としてのＭＯＳＦＥＴの構造
よりも簡単な構造とすることができるので、従来の静電
保護回路よりも小面積化することができる。
【００７０】（３）．本発明の半導体集積回路装置によ
れば、半導体集積回路装置の静電保護回路として、２個
のダイオードを回路の半導体素子としたダイオード型の
静電保護回路としていると共に静電保護回路とバッファ
との間に抵抗を追加していることにより、バッファ側の
インピーダンスを静電保護回路側よりも大きくすること
ができる。したがって、電流の多くは静電保護回路側を
通って電源に流れることにより、バッファのＭＯＳＦＥ
Ｔにおけるゲート長、ゲート幅および配線層に電気的に
接続されるコンタクト領域を小さくすることができるの
で、バッファの形成面積を小さくすることができる。
【００７１】その結果、バッファを構成しているＭＯＳ
ＦＥＴのソースおよびドレインとしての拡散層（半導体
領域）のｐｎ接合部の面積を小さくすることができるこ
とにより、その拡散層のｐｎ接合容量を小さくすること
ができるので、半導体集積回路装置の動作信号の高速化
が低減されることを防止でき、半導体集積回路装置の性
能の低減化という問題点が発生するのを防止することが
できる。
【００７２】（４）．本発明の半導体集積回路装置によ
れば、半導体集積回路装置の静電保護回路として、２個
のダイオードを回路の半導体素子としたダイオード型の
静電保護回路としており、第１のダイオードおよび第２
のダイオードを櫛歯状の構造にしており、第１のダイオ
ードの櫛歯の間にストライプ（介入）状の基準電圧ＶSS
供給域を配置しているものであり、第２のダイオードの
櫛歯の間にストライプ状の電源電圧ＶDD供給域を配置し
ているものである。
【００７３】したがって、本発明の半導体集積回路装置
によれば、各々のダイオードを、小面積で、十分な電流
経路とすることができることにより、高性能でしかも高
信頼度のダイオード型の静電保護回路を小面積化するこ
とができる。
【００７４】（５）．本発明の半導体集積回路装置の製
造方法によれば、ＣＭＯＳ型の半導体集積回路装置の主
要の半導体素子であるＣＭＯＳＦＥＴの製造工程を適用
して、２個のダイオードを回路の半導体素子としたダイ
オード型の静電保護回路の製造工程としていることによ
り、ダイオード型の静電保護回路の製造プロセスが簡単
となるので、簡単な製造工程によってダイオード型の静
電保護回路を製造することができる。
【００７５】（６）．本発明の半導体集積回路装置の製
造方法によれば、ダイオード型の静電保護回路の構成要
素の製造工程として、ＣＭＯＳ型の半導体集積回路装置
の主要の半導体素子であるＣＭＯＳＦＥＴの構成要素の
製造工程を適用することができることにより、簡単な製
造工程によってダイオード型の静電保護回路を製造する
ことができるので、高性能でしかも高信頼度の半導体集
積回路装置を高製造歩留りをもって製造することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の静電保護回路およびその近傍を示す回路図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の静電保護回路以外のＣＭＯＳＦＥＴを示す断面図で
ある。
【図３】本発明の実施の形態１である半導体集積回路装
置の静電保護回路を透視的に示す平面図である。
【図４】図３におけるＡ−Ａ矢視断面を示す断面図であ
る。
【図５】図３におけるＢ−Ｂ矢視断面を示す断面図であ
る。
【図６】本発明の実施の形態２である半導体集積回路装
置の静電保護回路を透視的に示す平面図である。
【図７】図６におけるＡ−Ａ矢視断面を示す断面図であ
る。
【図８】図６におけるＢ−Ｂ矢視断面を示す断面図であ
る。
【符号の説明】
１ 半導体基板（基板） ２ ｐ型ウエル（ｐ型半導体領域） ３ ｎ型ウエル（ｎ型半導体領域） ４ 素子分離用絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 保護膜 ８ サイドウォールスペーサ ９ ｎ型半導体領域 １０ ｐ型半導体領域 １１ 絶縁膜 １２ コンタクトホール １３ プラグ １４ 配線層 １４ａ〜１４ｄ 配線層 １５ ｐ型半導体領域 １６ ｎ型半導体領域 Ｄ1 ダイオード（第１のダイオード） Ｄ2 ダイオード（第２のダイオード） Ｐ パッド Ｑ1 ＭＯＳＦＥＴ Ｑ2 ＭＯＳＦＥＴ ＶDD 電源電圧 ＶSS 基準電圧

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数のＭＯＳＦＥＴを備えている半導体
    集積回路装置であって、静電保護回路を構成している半
    導体素子として第１のダイオードと第２のダイオードか
    らなる２個のダイオードを備え、前記第２のダイオード
    に抵抗が設けられていることを特徴とする半導体集積回
    路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記静電保護回路を構成している前記第１のダイ
    オードは、ｐ型半導体領域とそのｐ型半導体領域に形成
    されているｎ型半導体領域とのｐｎ接合を有し、前記ｎ
    型半導体領域はパッドに電気的に接続されている配線層
    に電気的に接続され、前記ｐ型半導体領域は基準電圧に
    電気的に接続され、前記静電保護回路を構成している前
    記第２のダイオードは、ｎ型半導体領域とそのｎ型半導
    体領域に形成されているｐ型半導体領域とのｐｎ接合を
    有し、前記ｐ型半導体領域はパッドに電気的に接続され
    ている配線層に電気的に接続され、前記ｎ型半導体領域
    は電源電圧に電気的に接続されていることを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置であ
    って、前記第１のダイオードおよび前記第２のダイオー
    ドを櫛歯状の構造で構成し、前記第１のダイオードの櫛
    歯の間にストライプ状の基準電圧供給域を配置して、前
    記第２のダイオードの櫛歯の間にストライプ状の電源電
    圧供給域を配置していることを特徴とする半導体集積回
    路装置。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
    導体集積回路装置であって、前記静電保護回路は、パッ
    ドとバッファとの間に配置されており、前記パッドと前
    記バッファとに電気的に接続されていることを特徴とす
    る半導体集積回路装置。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
    導体集積回路装置であって、半導体素子としてＣＭＯＳ
    ＦＥＴを備えていることを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 複数のＭＯＳＦＥＴを備え、かつ静電保
    護回路を構成している半導体素子として第１のダイオー
    ドと第２のダイオードからなる２個のダイオードを備え
    た半導体集積回路装置の製造方法であって、前記静電保
    護回路以外の半導体素子であるＭＯＳＦＥＴにおける構
    成要素を形成する製造工程を使用して、前記ダイオード
    における構成要素を形成することを特徴とする半導体集
    積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記静電保護回路以外の半導体素子で
    あるＭＯＳＦＥＴにおけるｐｎ接合を構成するｐ型半導
    体領域とｎ型半導体領域とを形成する製造工程と、前記
    ダイオードにおけるｐｎ接合を構成するｐ型半導体領域
    とｎ型半導体領域とを形成する製造工程とは、同一の製
    造工程であることを特徴とする半導体集積回路装置の製
    造方法。
  8. 【請求項８】 請求項６または７記載の半導体集積回路
    装置の製造方法であって、前記静電保護回路以外の半導
    体素子である前記ＭＯＳＦＥＴには、ＣＭＯＳＦＥＴが
    含まれていることを特徴とする半導体集積回路装置の製
    造方法。
JP10067975A 1998-03-18 1998-03-18 半導体集積回路装置およびその製造方法 Pending JPH11265942A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014170919A (ja) * 2013-02-06 2014-09-18 Seiko Instruments Inc Ｅｓｄ保護回路を備えた半導体装置

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* Cited by examiner, † Cited by third party
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