JP2001308330A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【目的】 SOI構造の半導体集積回路装置において、集
積回路素子の不純物領域下に保護素子を設け、埋め込み
絶縁体層を保護することで高い信頼性を維持し、かつ、
高速駆動を実現する高集積化された半導体集積回路装置
を提供することを目的とする。 【構成】 SOI基板314の半導体層306に形成された回路
素子の不純物領域301aを貫通し、半導体基板304に形成
された導電層311に至るトレンチ312aが設けられてい
る。このトレンチ312a内には、回路素子の不純物領域30
1aと導電層311とを電気的に接続する為の導体310aが形
成されている。この構成により、外部接続端子101より
加えられたサージ電圧を半導体基板304へ素早く伝える
ことが可能となり、埋め込み絶縁体層の破壊を防止す
る。
積回路素子の不純物領域下に保護素子を設け、埋め込み
絶縁体層を保護することで高い信頼性を維持し、かつ、
高速駆動を実現する高集積化された半導体集積回路装置
を提供することを目的とする。 【構成】 SOI基板314の半導体層306に形成された回路
素子の不純物領域301aを貫通し、半導体基板304に形成
された導電層311に至るトレンチ312aが設けられてい
る。このトレンチ312a内には、回路素子の不純物領域30
1aと導電層311とを電気的に接続する為の導体310aが形
成されている。この構成により、外部接続端子101より
加えられたサージ電圧を半導体基板304へ素早く伝える
ことが可能となり、埋め込み絶縁体層の破壊を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、SOI（Silicon On Insulator）構造を
有する半導体集積回路装置に適用して有効な技術に関す
るものである。
置に関し、特に、SOI（Silicon On Insulator）構造を
有する半導体集積回路装置に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】現在、半導体集積回路装置としては、更
なる低消費電力と高速動作性を実現する為にSOIと呼ば
れる技術が用いられるようになってきている。図8は、
このSOI技術を用いた従来の半導体集積回路装置を示し
たものである。図8に示すように、従来のSOI技術では、
半導体基板803上に絶縁体層（埋め込み絶縁体層）804、
更に、この絶縁体層804を介して半導体層805が形成され
るSOI基板806が用いられている。そして、SOI基板806の
半導体層805には、不純物領域807が形成され、この不純
物領域によりMOSトランジスタ等の回路素子を形成し、
半導体集積回路を構成している。更に、この回路素子を
構成する不純物領域は電極パッド、例えば、外部接続端
子801，接地端子802、又は内部回路等とそれぞれ電気的
に接続されている。ここで、808は絶縁膜、809a，809b
は不純物領域807に接続される導体、810はゲート電極81
1に接続される導体である。
なる低消費電力と高速動作性を実現する為にSOIと呼ば
れる技術が用いられるようになってきている。図8は、
このSOI技術を用いた従来の半導体集積回路装置を示し
たものである。図8に示すように、従来のSOI技術では、
半導体基板803上に絶縁体層（埋め込み絶縁体層）804、
更に、この絶縁体層804を介して半導体層805が形成され
るSOI基板806が用いられている。そして、SOI基板806の
半導体層805には、不純物領域807が形成され、この不純
物領域によりMOSトランジスタ等の回路素子を形成し、
半導体集積回路を構成している。更に、この回路素子を
構成する不純物領域は電極パッド、例えば、外部接続端
子801，接地端子802、又は内部回路等とそれぞれ電気的
に接続されている。ここで、808は絶縁膜、809a，809b
は不純物領域807に接続される導体、810はゲート電極81
1に接続される導体である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記に
述べたSOI技術では、低消費電力，高速動作性を実現す
る為に、 SOI基板806を用いており、半導体基板803と回
路素子が形成される半導体層805とが埋め込み絶縁体層8
04によって電気的に絶縁された構造になっている。
述べたSOI技術では、低消費電力，高速動作性を実現す
る為に、 SOI基板806を用いており、半導体基板803と回
路素子が形成される半導体層805とが埋め込み絶縁体層8
04によって電気的に絶縁された構造になっている。
【０００４】その為、従来の半導体集積回路装置では、
外部接続端子801等から半導体層805の回路素子に高いサ
ージ電圧が加えられた場合、半導体層805のサージ電圧
が半導体基板803に伝搬されず、半導体基板803と半導体
層805との電位差を非常に大きくしてしまうという問題
が生じていた。
外部接続端子801等から半導体層805の回路素子に高いサ
ージ電圧が加えられた場合、半導体層805のサージ電圧
が半導体基板803に伝搬されず、半導体基板803と半導体
層805との電位差を非常に大きくしてしまうという問題
が生じていた。
【０００５】つまり、従来のSOI技術を用いた半導体集
積回路装置では、この大きな電位差により、半導体基板
803と半導体層805とに介して存在している絶縁体層804
が破壊され、この絶縁体層804の破壊により、半導体集
積回路の信頼性を著しく低下させてしまっていた。
積回路装置では、この大きな電位差により、半導体基板
803と半導体層805とに介して存在している絶縁体層804
が破壊され、この絶縁体層804の破壊により、半導体集
積回路の信頼性を著しく低下させてしまっていた。
【０００６】そこで本発明は、SOI構造を有する半導体
集積回路装置において、埋め込み絶縁体層の破壊を防止
し、高い信頼性を維持することが可能な半導体集積回路
装置を提供することを目的とする。
集積回路装置において、埋め込み絶縁体層の破壊を防止
し、高い信頼性を維持することが可能な半導体集積回路
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る第一の半導体集積回路装置は、第1導
電型の半導体基板と、半導体基板上に絶縁体層を介して
形成される半導体層と、半導体層に形成される第1の素
子形成領域と、第1の素子形成領域に形成される第1不純
物領域と、第1不純物領域から所定の間隔をおいて第1の
素子形成領域に形成され、電極パッドに接続される第2
不純物領域と、第1及び第2不純物領域間上方に設けられ
る第1ゲート電極とからなる第1回路素子と、第1又は前
記第2不純物領域の少なくとも一方の領域下にある半導
体基板に形成される第2導電型の第1の領域と、第1又は
第2不純物領域と第1の領域とに介された絶縁体層を貫通
し、第1又は第2不純物領域と第1の領域とを接続する第1
導体により構成されるものである。
に、本発明に係る第一の半導体集積回路装置は、第1導
電型の半導体基板と、半導体基板上に絶縁体層を介して
形成される半導体層と、半導体層に形成される第1の素
子形成領域と、第1の素子形成領域に形成される第1不純
物領域と、第1不純物領域から所定の間隔をおいて第1の
素子形成領域に形成され、電極パッドに接続される第2
不純物領域と、第1及び第2不純物領域間上方に設けられ
る第1ゲート電極とからなる第1回路素子と、第1又は前
記第2不純物領域の少なくとも一方の領域下にある半導
体基板に形成される第2導電型の第1の領域と、第1又は
第2不純物領域と第1の領域とに介された絶縁体層を貫通
し、第1又は第2不純物領域と第1の領域とを接続する第1
導体により構成されるものである。
【０００８】また、本発明に係る第二の半導体集積回路
装置は、第1導電型の半導体基板と、半導体基板上に絶
縁体層を介して形成される半導体層と、半導体層に形成
される第1の素子形成領域と、第1の素子形成領域に形成
される第1不純物領域と、第1不純物領域から所定の間隔
をおいて第1の素子形成領域に形成され、電極パッドに
接続される第2不純物領域と、第1及び第2不純物領域間
上方に設けられる第1ゲート電極とからなる第1回路素子
と、第1不純物領域下にある半導体基板に形成される第1
導電型の第1の領域と、第1不純物領域と第1の領域とに
介された絶縁体層を貫通し、第1不純物領域と第1の領域
とを接続する第1導体により構成されるものである。
装置は、第1導電型の半導体基板と、半導体基板上に絶
縁体層を介して形成される半導体層と、半導体層に形成
される第1の素子形成領域と、第1の素子形成領域に形成
される第1不純物領域と、第1不純物領域から所定の間隔
をおいて第1の素子形成領域に形成され、電極パッドに
接続される第2不純物領域と、第1及び第2不純物領域間
上方に設けられる第1ゲート電極とからなる第1回路素子
と、第1不純物領域下にある半導体基板に形成される第1
導電型の第1の領域と、第1不純物領域と第1の領域とに
介された絶縁体層を貫通し、第1不純物領域と第1の領域
とを接続する第1導体により構成されるものである。
【０００９】更に、本発明に係る第三の半導体集積回路
装置は、第1導電型の半導体基板と、半導体基板上に絶
縁体層を介して形成される半導体層と、半導体層に形成
される第1の素子形成領域と、第1の素子形成領域に形成
される第1不純物領域と、第1不純物領域から所定の間隔
をおいて第1の素子形成領域に形成され、電極パッドに
接続される第2不純物領域と、第1及び第2不純物領域間
上方に設けられる第1ゲート電極とからなる第1回路素子
と、第1不純物領域下にある半導体基板に形成される第1
導電型の第1の領域と、第1不純物領域と第1の領域とに
介された絶縁体層を貫通し、第1不純物領域と第1の領域
とを接続し、第1不純物領域を貫通する第1導体と、第1
導体から所定距離離間して配置形成され、第1不純物領
域の表面上に第1導体と実質的に同電位を与える第2導体
により構成されるものである。
装置は、第1導電型の半導体基板と、半導体基板上に絶
縁体層を介して形成される半導体層と、半導体層に形成
される第1の素子形成領域と、第1の素子形成領域に形成
される第1不純物領域と、第1不純物領域から所定の間隔
をおいて第1の素子形成領域に形成され、電極パッドに
接続される第2不純物領域と、第1及び第2不純物領域間
上方に設けられる第1ゲート電極とからなる第1回路素子
と、第1不純物領域下にある半導体基板に形成される第1
導電型の第1の領域と、第1不純物領域と第1の領域とに
介された絶縁体層を貫通し、第1不純物領域と第1の領域
とを接続し、第1不純物領域を貫通する第1導体と、第1
導体から所定距離離間して配置形成され、第1不純物領
域の表面上に第1導体と実質的に同電位を与える第2導体
により構成されるものである。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図1，図2及び図3は、本発明の第1の
実施形態を示す図であり、図1は本実施形態を示す半導
体集積回路の回路図、図2はその半導体集積回路装置の
出力回路部を示す要部平面図、図3は図2の線分III-III
断面からの透視図である。なお、図1及び図3において、
Cbdの記号で表記したものはSOI構造を有する半導体集積
回路装置で破壊が問題となる埋め込み絶縁体層である。
今回、絶縁体層自身は回路記号で表記できない為、絶縁
体層の存在を寄生容量で表現した。
参照して説明する。図1，図2及び図3は、本発明の第1の
実施形態を示す図であり、図1は本実施形態を示す半導
体集積回路の回路図、図2はその半導体集積回路装置の
出力回路部を示す要部平面図、図3は図2の線分III-III
断面からの透視図である。なお、図1及び図3において、
Cbdの記号で表記したものはSOI構造を有する半導体集積
回路装置で破壊が問題となる埋め込み絶縁体層である。
今回、絶縁体層自身は回路記号で表記できない為、絶縁
体層の存在を寄生容量で表現した。
【００１１】図1に示すように、第1の実施形態における
半導体集積回路装置は、外部と電気的に接続される電極
パッドの外部接続端子101と、外部接続端子101からの信
号を受けて内部回路へ信号を出力する入力回路、及び、
入力回路からの信号を受信して所定の動作を行う内部回
路と、内部回路からの信号を外部接続端子101へ出力す
る出力回路とを有している。この内部回路への入力回路
は、例えばｐチャネルMOS・FET（Metal-Oxide-Semicond
uctor Field-Effect-Transistor，以下、単にｐMOSとい
う）入力回路素子106とｎチャネルMOS・FET（以下、単
にｎMOSという）入力回路素子107とからなるCMOS（Comp
limentary MOS）インバータ入力回路104から構成され
る。外部接続端子101と内部回路との間には、出力回路
が接続されている。先程の入力回路と同様、出力回路
は、ｐMOS出力回路素子108やｎMOS出力回路素子109とい
った回路素子から構成されるCMOSインバータ出力回路10
5により構成されている。
半導体集積回路装置は、外部と電気的に接続される電極
パッドの外部接続端子101と、外部接続端子101からの信
号を受けて内部回路へ信号を出力する入力回路、及び、
入力回路からの信号を受信して所定の動作を行う内部回
路と、内部回路からの信号を外部接続端子101へ出力す
る出力回路とを有している。この内部回路への入力回路
は、例えばｐチャネルMOS・FET（Metal-Oxide-Semicond
uctor Field-Effect-Transistor，以下、単にｐMOSとい
う）入力回路素子106とｎチャネルMOS・FET（以下、単
にｎMOSという）入力回路素子107とからなるCMOS（Comp
limentary MOS）インバータ入力回路104から構成され
る。外部接続端子101と内部回路との間には、出力回路
が接続されている。先程の入力回路と同様、出力回路
は、ｐMOS出力回路素子108やｎMOS出力回路素子109とい
った回路素子から構成されるCMOSインバータ出力回路10
5により構成されている。
【００１２】なお、本実施形態においては、入力回路，
出力回路共に CMOSインバータにより構成される回路を
例に挙げて説明を行っている。しかし、入力回路と出力
回路は、内部回路と外部接続端子101との間に接続さ
れ、内部回路へ信号を入力若しくは内部回路からの信号
を出力する回路であればよく、CMOSインバータによる回
路に限定されるものではない。その為、例えばｎMOS或
いはｐMOSのみから構成された回路であってもよい。
出力回路共に CMOSインバータにより構成される回路を
例に挙げて説明を行っている。しかし、入力回路と出力
回路は、内部回路と外部接続端子101との間に接続さ
れ、内部回路へ信号を入力若しくは内部回路からの信号
を出力する回路であればよく、CMOSインバータによる回
路に限定されるものではない。その為、例えばｎMOS或
いはｐMOSのみから構成された回路であってもよい。
【００１３】また、本実施形態では、CMOSインバータ入
力回路104を構成するｐMOS入力回路素子106とｎMOS入力
回路素子107は、電源端子102と接地端子103との間に直
列に接続されており、ｐMOS入力回路素子106及びｎMOS
入力回路素子107の各ゲート電極は、外部接続端子101に
接続されている。
力回路104を構成するｐMOS入力回路素子106とｎMOS入力
回路素子107は、電源端子102と接地端子103との間に直
列に接続されており、ｐMOS入力回路素子106及びｎMOS
入力回路素子107の各ゲート電極は、外部接続端子101に
接続されている。
【００１４】更に、本実施形態においてはCMOSインバー
タ出力回路105を構成するｐMOS出力回路素子108とｎMOS
出力回路素子109も、電源端子102と接地端子103との間
に直列に接続されており、ｐMOS出力回路素子108及びｎ
MOS出力回路素子109の各ドレイン領域は外部接続端子10
1に、各ゲート電極には内部回路からの信号を伝える出
力信号線110に接続されている。
タ出力回路105を構成するｐMOS出力回路素子108とｎMOS
出力回路素子109も、電源端子102と接地端子103との間
に直列に接続されており、ｐMOS出力回路素子108及びｎ
MOS出力回路素子109の各ドレイン領域は外部接続端子10
1に、各ゲート電極には内部回路からの信号を伝える出
力信号線110に接続されている。
【００１５】第1の実施形態では、第1回路素子として、
外部接続端子101と内部回路との間に接続されるｎMOS出
力回路素子109を例に挙げ説明している。しかし、本発
明において第1回路素子とは、外部接続端子101に接続さ
れる不純物領域を有するものであればよい。その為、例
えば、ｎMOSやｐMOS又は半導体層に不純物を導入し、形
成される拡散抵抗といった回路素子を第1回路素子とし
てもよい。
外部接続端子101と内部回路との間に接続されるｎMOS出
力回路素子109を例に挙げ説明している。しかし、本発
明において第1回路素子とは、外部接続端子101に接続さ
れる不純物領域を有するものであればよい。その為、例
えば、ｎMOSやｐMOS又は半導体層に不純物を導入し、形
成される拡散抵抗といった回路素子を第1回路素子とし
てもよい。
【００１６】次に、第1の実施形態について、CMOSイン
バータにより構成されている出力回路105、特にｎMOS出
力回路素子109に適用した場合を例に挙げて説明する。
バータにより構成されている出力回路105、特にｎMOS出
力回路素子109に適用した場合を例に挙げて説明する。
【００１７】図2はｎMOS出力回路素子109の平面図であ
り、図3は図2 の線分III-III断面からの透視図である。
り、図3は図2 の線分III-III断面からの透視図である。
【００１８】図3において、半導体基板304は、例えばｐ
形のシリコン（Si）単結晶からなる半導体基板により形
成され、接地端子103に接続されている。その上層に
は、例えば二酸化ケイ素（SiO2）からなる絶縁体層305
が形成されている。更に、絶縁体層305の上層には、Si
単結晶からなるｐ形半導体層306が形成されている。半
導体層306は、集積回路素子を形成する為の層である。
形のシリコン（Si）単結晶からなる半導体基板により形
成され、接地端子103に接続されている。その上層に
は、例えば二酸化ケイ素（SiO2）からなる絶縁体層305
が形成されている。更に、絶縁体層305の上層には、Si
単結晶からなるｐ形半導体層306が形成されている。半
導体層306は、集積回路素子を形成する為の層である。
【００１９】すなわち、本実施形態における半導体集積
回路装置は、絶縁体層305上に半導体層306が形成され
た、いわゆるSOI構造を有している。
回路装置は、絶縁体層305上に半導体層306が形成され
た、いわゆるSOI構造を有している。
【００２０】半導体層306には、例えばSiO2からなるフ
ィールド絶縁膜307が形成されている。これは、隣接す
る集積回路素子間を電気的に分離する為の膜であり、こ
れにより素子形成領域が形成されている。
ィールド絶縁膜307が形成されている。これは、隣接す
る集積回路素子間を電気的に分離する為の膜であり、こ
れにより素子形成領域が形成されている。
【００２１】また、フィールド絶縁膜307に囲まれた素
子形成領域には、ｎMOS出力回路素子109が形成され、更
に、素子形成領域下の半導体基板304には、第1の領域
（第1導電領域311）が形成されている。
子形成領域には、ｎMOS出力回路素子109が形成され、更
に、素子形成領域下の半導体基板304には、第1の領域
（第1導電領域311）が形成されている。
【００２２】図3に示すように、ｎMOS出力回路素子109
は、半導体層306に形成された不純物領域であるソース
領域（第1不純物領域）301aと、ドレイン領域（第2不純
物領域）301bと、ゲート絶縁膜309と、ゲート絶縁膜309
上のゲート電極（第1ゲート電極）302とから構成されて
いる。半導体層306上には絶縁膜308が堆積されている。
は、半導体層306に形成された不純物領域であるソース
領域（第1不純物領域）301aと、ドレイン領域（第2不純
物領域）301bと、ゲート絶縁膜309と、ゲート絶縁膜309
上のゲート電極（第1ゲート電極）302とから構成されて
いる。半導体層306上には絶縁膜308が堆積されている。
【００２３】ゲート絶縁膜309は、例えばSiO2からな
る。また、ゲート電極302（第1ゲート電極）は、例えば
PやAsといった所定の不純物が導入された低抵抗ポリシ
リコンからなる。このゲート電極302は、内部回路から
出力された信号が与えられる出力信号線110に接続され
ている。
る。また、ゲート電極302（第1ゲート電極）は、例えば
PやAsといった所定の不純物が導入された低抵抗ポリシ
リコンからなる。このゲート電極302は、内部回路から
出力された信号が与えられる出力信号線110に接続され
ている。
【００２４】半導体層306には、例えばp形不純物である
ホウ素（B）が導入されている。また、ソース領域301a
及びドレイン領域301bには、例えばｎ形不純物であるヒ
素（As）が導入されている。
ホウ素（B）が導入されている。また、ソース領域301a
及びドレイン領域301bには、例えばｎ形不純物であるヒ
素（As）が導入されている。
【００２５】更に、半導体層306上には絶縁膜308が堆積
され、ｎMOS出力回路素子109の不純物領域であるソース
領域301aと絶縁膜305とを貫通し、半導体基板304に至る
第1トレンチ312aが設けられている。
され、ｎMOS出力回路素子109の不純物領域であるソース
領域301aと絶縁膜305とを貫通し、半導体基板304に至る
第1トレンチ312aが設けられている。
【００２６】第１の実施形態においては、第1トレンチ3
12aが設けられたソース領域301a下の半導体基板304に、
半導体基板304と逆導電型の、例えばｎ形不純物であるA
sが導入された第2導電型を有する第1導電領域311が設け
られている。
12aが設けられたソース領域301a下の半導体基板304に、
半導体基板304と逆導電型の、例えばｎ形不純物であるA
sが導入された第2導電型を有する第1導電領域311が設け
られている。
【００２７】また、この第1トレンチ312a内には、第1導
電領域311と、第1回路素子の不純物領域であるソース領
域301aと、ソース電極303aとの3つを電気的に接続す
る、例えばタングステンからなる第1導体310aが形成さ
れている。ここで、ソース電極303aは、例えば、アルミ
ニウム（Al）またはAl合金といった金属から形成され、
接地端子103に電気的に接続されている。
電領域311と、第1回路素子の不純物領域であるソース領
域301aと、ソース電極303aとの3つを電気的に接続す
る、例えばタングステンからなる第1導体310aが形成さ
れている。ここで、ソース電極303aは、例えば、アルミ
ニウム（Al）またはAl合金といった金属から形成され、
接地端子103に電気的に接続されている。
【００２８】この構成により、半導体基板304と第1導電
層311との間に、PN接合ダイオード113が形成されてい
る。
層311との間に、PN接合ダイオード113が形成されてい
る。
【００２９】また、ドレイン領域301bは、半導体層306
上に堆積された絶縁膜308のみを貫通し形成されたトレ
ンチ312bが設けられ、このトレンチ312b内に形成された
導体310bを通じて、ドレイン領域301bとAlまたはAl合金
といった金属からなるドレイン電極303bとが電気的に接
続されている。ここで、ドレイン電極303bは、外部接続
端子101に電気的に接続されている。
上に堆積された絶縁膜308のみを貫通し形成されたトレ
ンチ312bが設けられ、このトレンチ312b内に形成された
導体310bを通じて、ドレイン領域301bとAlまたはAl合金
といった金属からなるドレイン電極303bとが電気的に接
続されている。ここで、ドレイン電極303bは、外部接続
端子101に電気的に接続されている。
【００３０】本実施形態においては、ソース領域301aの
直下のｐ形半導体基板304に、ｎ形第1導電領域311を設
け、半導体基板304内にPN接合ダイオード113を形成して
いる。このPN接合ダイオード113によって、半導体層306
に加えられたサージ電圧は絶縁体層305下の半導体基板3
04に素早く伝搬され、半導体層306と半導体基板304との
間の電位差を小さくしている。つまり、第1の実施形態
では、PN接合ダイオード113が、外部からのサージ電圧
から埋め込み絶縁体層305を保護する保護素子として働
いている。
直下のｐ形半導体基板304に、ｎ形第1導電領域311を設
け、半導体基板304内にPN接合ダイオード113を形成して
いる。このPN接合ダイオード113によって、半導体層306
に加えられたサージ電圧は絶縁体層305下の半導体基板3
04に素早く伝搬され、半導体層306と半導体基板304との
間の電位差を小さくしている。つまり、第1の実施形態
では、PN接合ダイオード113が、外部からのサージ電圧
から埋め込み絶縁体層305を保護する保護素子として働
いている。
【００３１】即ち、この半導体集積回路装置では、ま
ず、外部接続端子101から与えられたサージ電圧がｎMOS
出力回路素子109のドレイン領域301bからゲート電極302
下のチャネル領域を通り、ソース領域301aへ伝えられ
る。その後、ソース領域301aに伝えられたサージ電圧は
ソース領域301aに接続されたPN接合ダイオード113を通
して、最も高いサージ電圧が加わる絶縁体層下、つまり
ドレイン領域301b下の半導体基板304へ素早く伝えられ
る。これにより、半導体層306と半導体基板304との間に
加わる電圧がほぼ等しくなり、結果として、外部接続端
子101からの高いサージ電圧による絶縁体層の破壊を防
止している。
ず、外部接続端子101から与えられたサージ電圧がｎMOS
出力回路素子109のドレイン領域301bからゲート電極302
下のチャネル領域を通り、ソース領域301aへ伝えられ
る。その後、ソース領域301aに伝えられたサージ電圧は
ソース領域301aに接続されたPN接合ダイオード113を通
して、最も高いサージ電圧が加わる絶縁体層下、つまり
ドレイン領域301b下の半導体基板304へ素早く伝えられ
る。これにより、半導体層306と半導体基板304との間に
加わる電圧がほぼ等しくなり、結果として、外部接続端
子101からの高いサージ電圧による絶縁体層の破壊を防
止している。
【００３２】第1の実施形態では、ソース領域301aのみ
を貫通させて保護素子を形成した場合を例に挙げ説明し
た。この構造にすることにより、外部接続端子101と半
導体基板304との容量を増加させることなく保護素子を
設けることが可能となる。その為、動作遅延を生じるこ
とのない、かつ、集積回路下の絶縁体層の破壊を防止す
る半導体集積回路を得ることが可能となる。
を貫通させて保護素子を形成した場合を例に挙げ説明し
た。この構造にすることにより、外部接続端子101と半
導体基板304との容量を増加させることなく保護素子を
設けることが可能となる。その為、動作遅延を生じるこ
とのない、かつ、集積回路下の絶縁体層の破壊を防止す
る半導体集積回路を得ることが可能となる。
【００３３】また、本実施形態は、ドレイン領域301bに
適用することも可能であり、ドレイン領域301bに接続さ
れた保護素子（PN接合ダイオード）を設けてもよい。
適用することも可能であり、ドレイン領域301bに接続さ
れた保護素子（PN接合ダイオード）を設けてもよい。
【００３４】このように、ドレイン領域301b下にも、PN
接合ダイオードよりなる保護素子を新たに設けると、ソ
ース領域301aのみを貫通させ保護素子を設ける場合に比
べ、外部からの高いサージ電圧が直接加わる為に最も破
壊され易くなる為、ドレイン領域下に設けられた埋め込
み絶縁体層305の破壊を確実に防ぐことが可能となる。
これは、外部よりサージ電圧が直接加わるドレイン領域
301bに接続する保護素子を設けることで、保護すべき絶
縁体層305とサージ電圧を半導体基板304へ伝える保護素
子との距離が近くなる為である。結果として、外部より
与えられた高いサージ電圧は、ドレイン電極303bに印加
された時点で、直ちにPN接合ダイオード113を介してド
レイン領域301b下の半導体基板304に伝搬され、素早く
ドレイン領域下部の絶縁体層305に加わる電界を緩和す
ることができる。これにより、一層確実に埋め込み絶縁
体層305の破壊を防止することが可能となる。
接合ダイオードよりなる保護素子を新たに設けると、ソ
ース領域301aのみを貫通させ保護素子を設ける場合に比
べ、外部からの高いサージ電圧が直接加わる為に最も破
壊され易くなる為、ドレイン領域下に設けられた埋め込
み絶縁体層305の破壊を確実に防ぐことが可能となる。
これは、外部よりサージ電圧が直接加わるドレイン領域
301bに接続する保護素子を設けることで、保護すべき絶
縁体層305とサージ電圧を半導体基板304へ伝える保護素
子との距離が近くなる為である。結果として、外部より
与えられた高いサージ電圧は、ドレイン電極303bに印加
された時点で、直ちにPN接合ダイオード113を介してド
レイン領域301b下の半導体基板304に伝搬され、素早く
ドレイン領域下部の絶縁体層305に加わる電界を緩和す
ることができる。これにより、一層確実に埋め込み絶縁
体層305の破壊を防止することが可能となる。
【００３５】しかし、ドレイン領域301bを貫通させて保
護素子を形成する場合、外部接続端子101と接地端子103
との間に、保護素子であるPN接合ダイオード113を形成
することになる。その結果、外部接続端子101と半導体
基板304との間の容量が増加してしまう。その為、ドレ
イン領域301b下に保護素子を設ける場合には、高速動作
に悪影響を及ぼさぬよう、設ける保護素子の数を減らす
等の調整が必要である。
護素子を形成する場合、外部接続端子101と接地端子103
との間に、保護素子であるPN接合ダイオード113を形成
することになる。その結果、外部接続端子101と半導体
基板304との間の容量が増加してしまう。その為、ドレ
イン領域301b下に保護素子を設ける場合には、高速動作
に悪影響を及ぼさぬよう、設ける保護素子の数を減らす
等の調整が必要である。
【００３６】以上、説明してきたSOI構造を有する半導
体集積回路装置は、例えば以下のような工程により製造
される。
体集積回路装置は、例えば以下のような工程により製造
される。
【００３７】まず、図3において、公知のSIMOX（Separa
tion by Implanted OXygen）法などにより、例えばp形
からなる半導体基板304中に酸素を高濃度イオン注入
し、半導体基板304中に埋め込み絶縁体層305を形成する
ことで完全誘電体分離を行い、SOI基板314を形成する。
tion by Implanted OXygen）法などにより、例えばp形
からなる半導体基板304中に酸素を高濃度イオン注入
し、半導体基板304中に埋め込み絶縁体層305を形成する
ことで完全誘電体分離を行い、SOI基板314を形成する。
【００３８】続いて、半導体層306においてｐMOS出力回
路素子108（図1参照）が形成される領域にｎ形不純物で
あるリン（P）を導入する。
路素子108（図1参照）が形成される領域にｎ形不純物で
あるリン（P）を導入する。
【００３９】その後、半導体層306に例えば公知のLOCOS
（Local Oxidation of Silicon）法によってフィールド
絶縁膜307を形成した後、例えば熱酸化法によって半導
体層306上にゲート絶縁膜309を形成する。
（Local Oxidation of Silicon）法によってフィールド
絶縁膜307を形成した後、例えば熱酸化法によって半導
体層306上にゲート絶縁膜309を形成する。
【００４０】次いで、SOI基板314上にポリシリコン膜を
堆積した後、これをフォトリソグラフィー技術によって
パターニングを行い、ゲート絶縁膜上にゲート電極302
を形成する。次に、ｐMOS出力回路素子108を形成するSO
I基板314上にレジストパターンを設ける。その後、これ
をマスクとして、上記したｎMOS出力回路素子109（図1
参照）を形成する領域の半導体層306に、ｎ形不純物で
あるAsをイオン注入法等によって注入し、熱処理を施
す。これにより、ｎMOS出力回路素子109の不純物領域で
あるソース領域301a （第1不純物領域）及びドレイン領
域301b（第2不純物領域）を形成し、半導体層306上にｎ
MOS出力回路素子109を形成する。
堆積した後、これをフォトリソグラフィー技術によって
パターニングを行い、ゲート絶縁膜上にゲート電極302
を形成する。次に、ｐMOS出力回路素子108を形成するSO
I基板314上にレジストパターンを設ける。その後、これ
をマスクとして、上記したｎMOS出力回路素子109（図1
参照）を形成する領域の半導体層306に、ｎ形不純物で
あるAsをイオン注入法等によって注入し、熱処理を施
す。これにより、ｎMOS出力回路素子109の不純物領域で
あるソース領域301a （第1不純物領域）及びドレイン領
域301b（第2不純物領域）を形成し、半導体層306上にｎ
MOS出力回路素子109を形成する。
【００４１】その後、ｐMOS出力回路素子108上のレジス
トパターンを除去し、ｎMOS出力回路素子109と同様にし
て、ｐMOS出力回路素子108を形成する領域にもソース領
域及びドレイン領域を形成し、ｐMOS出力回路素子108を
形成する。但し、この場合は、例えばｐ形不純物である
ホウ素を導入する。
トパターンを除去し、ｎMOS出力回路素子109と同様にし
て、ｐMOS出力回路素子108を形成する領域にもソース領
域及びドレイン領域を形成し、ｐMOS出力回路素子108を
形成する。但し、この場合は、例えばｐ形不純物である
ホウ素を導入する。
【００４２】次に、SOI基板314上に、例えばCVD法等に
よって絶縁膜308を堆積した後、例えば公知のドライエ
ッチング法等により、ソース領域301a，ドレイン領域30
1b及びゲート電極302に至る各トレンチを形成する。そ
の後、保護素子と接続される不純物領域、本実施形態に
おいてはソース領域301上に形成されたトレンチ以外の
領域には、レジストが塗布される。レジスト塗布後、同
じく公知のドライエッチング法等によりエッチングさ
れ、絶縁体層305を貫通し半導体基板304に至る第1トレ
ンチ312aが形成される。
よって絶縁膜308を堆積した後、例えば公知のドライエ
ッチング法等により、ソース領域301a，ドレイン領域30
1b及びゲート電極302に至る各トレンチを形成する。そ
の後、保護素子と接続される不純物領域、本実施形態に
おいてはソース領域301上に形成されたトレンチ以外の
領域には、レジストが塗布される。レジスト塗布後、同
じく公知のドライエッチング法等によりエッチングさ
れ、絶縁体層305を貫通し半導体基板304に至る第1トレ
ンチ312aが形成される。
【００４３】又は、出力回路素子が形成された後、SOI
基板314上に絶縁膜308を堆積する以前に、公知のスパッ
タリング法等を用いて、第1トレンチ312a以外のトレン
チ（ドレイン領域及びゲート電極）を形成部分に金属膜
を形成する。その後、SOI基板314上に絶縁膜308を堆積
し、公知のドライエッチング法等により、ドレイン領域
301b及びゲート電極302に至る各トレンチ、及び半導体
基板304に至る第1トレンチ312aを形成することもでき
る。
基板314上に絶縁膜308を堆積する以前に、公知のスパッ
タリング法等を用いて、第1トレンチ312a以外のトレン
チ（ドレイン領域及びゲート電極）を形成部分に金属膜
を形成する。その後、SOI基板314上に絶縁膜308を堆積
し、公知のドライエッチング法等により、ドレイン領域
301b及びゲート電極302に至る各トレンチ、及び半導体
基板304に至る第1トレンチ312aを形成することもでき
る。
【００４４】第1トレンチ312a形成後、この第1トレンチ
より、半導体基板304と逆導電型を有する不純物、例え
ば、ｎ形不純物であるAsをイオン注入法等により導入
し、半導体基板304上に第1導電領域311を形成する。こ
の第1導電領域311と半導体基板304との間に保護素子で
あるPN接合ダイオード113を形成する。この際、半導体
基板304に導入する不純物濃度は、例えば1×1017 〜 19 i
ons/cm3程度である。続いて、第1トレンチ312a内に、タ
ングステン（W）等を成長させ、先に形成した第1導電領
域311と回路素子の不純物領域であるソース領域301aと
を接続する第1導体310aを形成する。
より、半導体基板304と逆導電型を有する不純物、例え
ば、ｎ形不純物であるAsをイオン注入法等により導入
し、半導体基板304上に第1導電領域311を形成する。こ
の第1導電領域311と半導体基板304との間に保護素子で
あるPN接合ダイオード113を形成する。この際、半導体
基板304に導入する不純物濃度は、例えば1×1017 〜 19 i
ons/cm3程度である。続いて、第1トレンチ312a内に、タ
ングステン（W）等を成長させ、先に形成した第1導電領
域311と回路素子の不純物領域であるソース領域301aと
を接続する第1導体310aを形成する。
【００４５】その後、SOI基板上に、例えばスパッタリ
ング法によってAl又はAl合金からなる金属膜を堆積した
後、金属膜をフォトリソグラフィー技術によってパター
ニングを行い、出力回路105を形成する。更に、出力回
路105は外部接続端子101やその他の内部回路等に電気的
に接続される。これらの工程によって、本発明が目的と
する半導体集積回路は製造される。
ング法によってAl又はAl合金からなる金属膜を堆積した
後、金属膜をフォトリソグラフィー技術によってパター
ニングを行い、出力回路105を形成する。更に、出力回
路105は外部接続端子101やその他の内部回路等に電気的
に接続される。これらの工程によって、本発明が目的と
する半導体集積回路は製造される。
【００４６】以上、第1の実施形態においては、ｎMOS出
力回路素子109の直下に、回路素子の不純物領域と接続
された保護素子として、PN接合ダイオード113を形成す
ることで、外部からのサージ電圧を半導体基板304に伝
搬し、半導体集積回路が形成された半導体層下にある埋
め込み絶縁体層305を破壊から保護している。このよう
に、半導体層に形成された回路素子の不純物領域に接続
されたPN接合ダイオード113を設けることで、高信頼性
を維持する半導体集積回路装置を実現している。
力回路素子109の直下に、回路素子の不純物領域と接続
された保護素子として、PN接合ダイオード113を形成す
ることで、外部からのサージ電圧を半導体基板304に伝
搬し、半導体集積回路が形成された半導体層下にある埋
め込み絶縁体層305を破壊から保護している。このよう
に、半導体層に形成された回路素子の不純物領域に接続
されたPN接合ダイオード113を設けることで、高信頼性
を維持する半導体集積回路装置を実現している。
【００４７】更に、本第1の実施形態では、絶縁体層305
を保護するPN接合ダイオード113が、出力回路のソース
領域301aの直下に形成されており、埋め込み絶縁体層を
保護する保護素子を設ける為の新たな領域を必要としな
い。その結果、絶縁体層305の破壊を防止しつつ、面積
を十分有効に活用することが可能となる。つまり、本実
施形態により、高い信頼性を維持しつつ、より高集積化
が可能な半導体集積回路を得ることができるようにな
る。
を保護するPN接合ダイオード113が、出力回路のソース
領域301aの直下に形成されており、埋め込み絶縁体層を
保護する保護素子を設ける為の新たな領域を必要としな
い。その結果、絶縁体層305の破壊を防止しつつ、面積
を十分有効に活用することが可能となる。つまり、本実
施形態により、高い信頼性を維持しつつ、より高集積化
が可能な半導体集積回路を得ることができるようにな
る。
【００４８】次に、本発明の第2の実施形態を図面を参
照して説明する。図4及び図5は、本実施形態を示す図で
あり、図4は本実施形態を示す半導体集積回路の回路
図、図5は図2の線分III-III断面からの透視図である。
なお、本実施形態における平面図は実施例1における図2
と同様である為、省略する。
照して説明する。図4及び図5は、本実施形態を示す図で
あり、図4は本実施形態を示す半導体集積回路の回路
図、図5は図2の線分III-III断面からの透視図である。
なお、本実施形態における平面図は実施例1における図2
と同様である為、省略する。
【００４９】図4に示すように、本第2の実施形態におけ
る半導体集積回路装置も前記第1の実施形態と同様に、
外部接続端子401からの信号を受けて内部回路へ信号を
出力する入力回路として、例えばｐMOS入力回路素子406
とｎMOS入力回路素子407とからなるCMOSインバータ入力
回路404を有する。また、本実施形態においても、外部
接続端子401と内部回路との間には、例えば内部回路か
らの信号を外部接続端子401へ出力するｐMOS出力回路素
子408やｎMOS出力回路素子409等から構成されるCMOSイ
ンバータ出力回路405が接続されている。
る半導体集積回路装置も前記第1の実施形態と同様に、
外部接続端子401からの信号を受けて内部回路へ信号を
出力する入力回路として、例えばｐMOS入力回路素子406
とｎMOS入力回路素子407とからなるCMOSインバータ入力
回路404を有する。また、本実施形態においても、外部
接続端子401と内部回路との間には、例えば内部回路か
らの信号を外部接続端子401へ出力するｐMOS出力回路素
子408やｎMOS出力回路素子409等から構成されるCMOSイ
ンバータ出力回路405が接続されている。
【００５０】更に、本実施形態においては、CMOSインバ
ータ入力回路404及びCMOSインバータ出力回路405は、電
源端子402と接地端子403との間に直列に接続されてお
り、入力回路及び出力回路，外部接続端子401及び内部
回路等の接続関係は、第1の実施形態と同じである。
ータ入力回路404及びCMOSインバータ出力回路405は、電
源端子402と接地端子403との間に直列に接続されてお
り、入力回路及び出力回路，外部接続端子401及び内部
回路等の接続関係は、第1の実施形態と同じである。
【００５１】以下に、本実施形態における構造を、先程
の第1の実施形態と同様、CMOSインバータにより構成さ
れている出力回路405、特にｎMOS出力回路素子409に適
用した場合を例に挙げて説明する。
の第1の実施形態と同様、CMOSインバータにより構成さ
れている出力回路405、特にｎMOS出力回路素子409に適
用した場合を例に挙げて説明する。
【００５２】図5は図2の線分III-III断面からの透視図
である。図5において、半導体基板504は、例えばｐ形の
シリコン（Si）単結晶からなる半導体基板により形成さ
れ、かつ、接地端子503に接続されている。また、第2の
実施形態の半導体集積回路装置も、絶縁体層505上に半
導体層506が形成された、いわゆるSOI構造を有してい
る。半導体層506には、先程の第1の実施形態の場合と同
様にｎMOS出力回路素子409が形成されている。
である。図5において、半導体基板504は、例えばｐ形の
シリコン（Si）単結晶からなる半導体基板により形成さ
れ、かつ、接地端子503に接続されている。また、第2の
実施形態の半導体集積回路装置も、絶縁体層505上に半
導体層506が形成された、いわゆるSOI構造を有してい
る。半導体層506には、先程の第1の実施形態の場合と同
様にｎMOS出力回路素子409が形成されている。
【００５３】第2の実施形態では、図5に示すように、ｎ
MOS出力回路素子409の不純物領域であるソース領域501a
と絶縁膜508とを貫通し、半導体基板504に至る第1トレ
ンチが設けられている。第1トレンチ512aが設けられた
ソース領域501a下の半導体基板504には、半導体基板504
と同導電型を有する、例えばｐ形不純物のBが導入され
た第1導電型からなる第1導電領域511が設けられてい
る。
MOS出力回路素子409の不純物領域であるソース領域501a
と絶縁膜508とを貫通し、半導体基板504に至る第1トレ
ンチが設けられている。第1トレンチ512aが設けられた
ソース領域501a下の半導体基板504には、半導体基板504
と同導電型を有する、例えばｐ形不純物のBが導入され
た第1導電型からなる第1導電領域511が設けられてい
る。
【００５４】また、この第1トレンチ512a内には、第1導
電領域511と、第1回路素子の不純物領域であるソース領
域501aと、ソース電極503aとの3つを電気的に接続す
る、例えばタングステンからなる第1導体510aが形成さ
れている。ここで、ソース電極503aは、例えば、アルミ
ニウム（Al）またはAl合金といった金属から形成され、
接地端子403に電気的に接続されている。
電領域511と、第1回路素子の不純物領域であるソース領
域501aと、ソース電極503aとの3つを電気的に接続す
る、例えばタングステンからなる第1導体510aが形成さ
れている。ここで、ソース電極503aは、例えば、アルミ
ニウム（Al）またはAl合金といった金属から形成され、
接地端子403に電気的に接続されている。
【００５５】この構成により、半導体基板504上には、
第1導電領域511を一端とする、基板抵抗413が形成され
ている。
第1導電領域511を一端とする、基板抵抗413が形成され
ている。
【００５６】また、ドレイン領域501bについては、第1
の実施形態と同様に、AlまたはAl合金といった金属から
なるドレイン電極503bとに電気的に接続され、更に、こ
のドレイン電極503bは、電源端子401に接続されてい
る。
の実施形態と同様に、AlまたはAl合金といった金属から
なるドレイン電極503bとに電気的に接続され、更に、こ
のドレイン電極503bは、電源端子401に接続されてい
る。
【００５７】本実施形態では、ソース領域501aに、ソー
ス領域501aと接続するようp形第1導電層511をｐ形半導
体基板504内に設け、基板抵抗413に接続している。この
基板抵抗413によって、半導体層506に加えられたサージ
電圧は絶縁体層505下の半導体基板504に素早く伝搬さ
れ、半導体層506と半導体基板504との間の電位差を小さ
くする。つまり、本実施形態では、基板抵抗413が埋め
込み絶縁体層505を外部からのサージ電圧から保護する
保護素子として働いている。
ス領域501aと接続するようp形第1導電層511をｐ形半導
体基板504内に設け、基板抵抗413に接続している。この
基板抵抗413によって、半導体層506に加えられたサージ
電圧は絶縁体層505下の半導体基板504に素早く伝搬さ
れ、半導体層506と半導体基板504との間の電位差を小さ
くする。つまり、本実施形態では、基板抵抗413が埋め
込み絶縁体層505を外部からのサージ電圧から保護する
保護素子として働いている。
【００５８】即ち、本実施形態の半導体集積回路装置で
は、まず、外部接続端子401から侵入したサージ電圧が
ｎMOS出力回路素子409のドレイン領域501bからゲート電
極502下のチャネル領域を通り、ソース領域501aへ伝え
られる。その後、ソース領域501aに伝えられたサージ電
圧はソース領域501aに接続された基板抵抗413を通し
て、最も高いサージ電圧が加わる絶縁体層下、つまりド
レイン領域501b下の半導体基板504へ素早く伝えられ
る。これにより、半導体層306と半導体基板304との間に
加わる電圧がほぼ等しくなる。その結果、外部接続端子
401に加えられた高いサージ電圧による絶縁体層の破壊
が防止されるようになる。
は、まず、外部接続端子401から侵入したサージ電圧が
ｎMOS出力回路素子409のドレイン領域501bからゲート電
極502下のチャネル領域を通り、ソース領域501aへ伝え
られる。その後、ソース領域501aに伝えられたサージ電
圧はソース領域501aに接続された基板抵抗413を通し
て、最も高いサージ電圧が加わる絶縁体層下、つまりド
レイン領域501b下の半導体基板504へ素早く伝えられ
る。これにより、半導体層306と半導体基板304との間に
加わる電圧がほぼ等しくなる。その結果、外部接続端子
401に加えられた高いサージ電圧による絶縁体層の破壊
が防止されるようになる。
【００５９】また、本実施形態においても、ソース領域
501a下に保護素子（基板抵抗413）を形成している為、
外部接続端子401との容量を増やすことなく保護素子を
設けることが可能である。
501a下に保護素子（基板抵抗413）を形成している為、
外部接続端子401との容量を増やすことなく保護素子を
設けることが可能である。
【００６０】なお、第2の実施形態では、半導体基板504
に同じ導電型の不純物を導入して第1導電層を形成する
為、先程の第1の実施形態とは異なり、ソース領域501a
のみに保護素子を形成するようにする。
に同じ導電型の不純物を導入して第1導電層を形成する
為、先程の第1の実施形態とは異なり、ソース領域501a
のみに保護素子を形成するようにする。
【００６１】本実施形態においても、第1の実施形態と
同様に、入力回路，出力回路とも、CMOSインバータによ
り構成された回路を例に挙げ説明した。しかし、勿論、
これらの回路に限定されるものではなく、本実施形態に
おいても、入力回路，出力回路は、内部回路と外部接続
端子101との間に接続され、内部回路へ信号を入力若し
くは内部回路からの信号を出力する回路であればよい。
その為、例えばｎMOS或いはｐMOSのみから構成された回
路であってもよい。
同様に、入力回路，出力回路とも、CMOSインバータによ
り構成された回路を例に挙げ説明した。しかし、勿論、
これらの回路に限定されるものではなく、本実施形態に
おいても、入力回路，出力回路は、内部回路と外部接続
端子101との間に接続され、内部回路へ信号を入力若し
くは内部回路からの信号を出力する回路であればよい。
その為、例えばｎMOS或いはｐMOSのみから構成された回
路であってもよい。
【００６２】また更に、第2の実施形態では、第1回路素
子として、外部接続端子101と内部回路との間に接続さ
れるｎMOS出力回路素子109を例に挙げ説明している。し
かし、本実施形態においても第1回路素子とは、第1回路
素子の不純物領域が外部接続端子101に接続される回路
素子であればよく、例えば、ｎMOSやｐMOS又は半導体層
に不純物を導入し、形成される拡散抵抗といった回路素
子に本実施形態を適用することも可能である。
子として、外部接続端子101と内部回路との間に接続さ
れるｎMOS出力回路素子109を例に挙げ説明している。し
かし、本実施形態においても第1回路素子とは、第1回路
素子の不純物領域が外部接続端子101に接続される回路
素子であればよく、例えば、ｎMOSやｐMOS又は半導体層
に不純物を導入し、形成される拡散抵抗といった回路素
子に本実施形態を適用することも可能である。
【００６３】以上、第2の実施形態として説明したSOI構
造を有する半導体集積回路装置は、例えば以下のような
工程により製造される。但し、第1トレンチ512aを形成
するまでの工程は、先程第1の実施形態で説明した工程
と同様である為、省略する。
造を有する半導体集積回路装置は、例えば以下のような
工程により製造される。但し、第1トレンチ512aを形成
するまでの工程は、先程第1の実施形態で説明した工程
と同様である為、省略する。
【００６４】第1トレンチ512a形成後、この第1トレンチ
より、半導体基板504と同導電型を有する不純物、例え
ば、ｐ形不純物であるBをイオン注入法等により導入
し、半導体基板504上に第1導電領域511を形成し、半導
体基板504内に保護素子である基板抵抗413との接合ノー
ドを形成する。この際、半導体基板504に導入する不純
物濃度は、先程の実施形態同様、例えば1×1017 〜 19 io
ns/cm3程度である。続いて、第1トレンチ512a内に、タ
ングステン（W）等を成長させ、先程形成した第1導電領
域511と回路素子の不純物領域であるソース領域501aと
を接続する第1導体510aを形成する。
より、半導体基板504と同導電型を有する不純物、例え
ば、ｐ形不純物であるBをイオン注入法等により導入
し、半導体基板504上に第1導電領域511を形成し、半導
体基板504内に保護素子である基板抵抗413との接合ノー
ドを形成する。この際、半導体基板504に導入する不純
物濃度は、先程の実施形態同様、例えば1×1017 〜 19 io
ns/cm3程度である。続いて、第1トレンチ512a内に、タ
ングステン（W）等を成長させ、先程形成した第1導電領
域511と回路素子の不純物領域であるソース領域501aと
を接続する第1導体510aを形成する。
【００６５】その後、SOI基板上に、Al又はAl合金から
なる金属膜を堆積し、金属膜をパターニングすること
で、出力回路405を形成する。更に、出力回路405は外部
接続端子401や内部回路などに接続される。これらの工
程により、第2の実施形態における半導体集積回路は製
造される。
なる金属膜を堆積し、金属膜をパターニングすること
で、出力回路405を形成する。更に、出力回路405は外部
接続端子401や内部回路などに接続される。これらの工
程により、第2の実施形態における半導体集積回路は製
造される。
【００６６】以上、第2の実施形態では、ｎMOS出力回路
素子409の直下に、回路素子の不純物領域と接続された
保護素子として、基板抵抗413を形成し、外部からのサ
ージ電圧を半導体基板504に伝搬することで、半導体集
積回路が形成された半導体層下にある埋め込み絶縁体層
505を保護している。このように、本実施形態では、半
導体層に形成された回路素子の不純物領域に接続された
基板抵抗413を設けることで、高信頼性を維持する半導
体集積回路装置を実現している。
素子409の直下に、回路素子の不純物領域と接続された
保護素子として、基板抵抗413を形成し、外部からのサ
ージ電圧を半導体基板504に伝搬することで、半導体集
積回路が形成された半導体層下にある埋め込み絶縁体層
505を保護している。このように、本実施形態では、半
導体層に形成された回路素子の不純物領域に接続された
基板抵抗413を設けることで、高信頼性を維持する半導
体集積回路装置を実現している。
【００６７】更に、本実施形態は、先程の第1の実施形
態と同様の構造を有しており、絶縁体層505を保護する
基板抵抗413が、出力回路のソース領域501aの直下に形
成されている。その為、保護素子を形成する為の新たな
領域を設ける必要がない。結果、絶縁体層505の破壊を
防止し、かつ、限られている面積を十分に活用すること
が可能となる。その為、本実施形態においても、高い信
頼性を維持しつつ、より高集積化が可能な半導体集積回
路を得ることができるようになる。
態と同様の構造を有しており、絶縁体層505を保護する
基板抵抗413が、出力回路のソース領域501aの直下に形
成されている。その為、保護素子を形成する為の新たな
領域を設ける必要がない。結果、絶縁体層505の破壊を
防止し、かつ、限られている面積を十分に活用すること
が可能となる。その為、本実施形態においても、高い信
頼性を維持しつつ、より高集積化が可能な半導体集積回
路を得ることができるようになる。
【００６８】また、上述した第2の実施形態では、絶縁
体層505の保護素子として、半導体基板と同電型の第1導
電領域511から形成される基板抵抗413が設けられてい
る。このように、保護素子をPN接合ダイオードではな
く、基板抵抗413で形成するようにすると、先程の第1の
実施形態の場合に比べ、保護素子を通して半導体基板に
サージ電圧を伝える際のオフセット分の電圧を帯電させ
る時間が不要となり、外部接続端子401に加えられたサ
ージ電圧を、更に素早く半導体基板に伝えることが可能
となる。結果、基板抵抗413を保護素子として用いた第2
の実施形態の方が、絶縁体層505に高いサージ電圧がか
かる時間をより短くすることができ、絶縁体層505を一
層確実に保護できる半導体集積回路装置を得ることが可
能となる。
体層505の保護素子として、半導体基板と同電型の第1導
電領域511から形成される基板抵抗413が設けられてい
る。このように、保護素子をPN接合ダイオードではな
く、基板抵抗413で形成するようにすると、先程の第1の
実施形態の場合に比べ、保護素子を通して半導体基板に
サージ電圧を伝える際のオフセット分の電圧を帯電させ
る時間が不要となり、外部接続端子401に加えられたサ
ージ電圧を、更に素早く半導体基板に伝えることが可能
となる。結果、基板抵抗413を保護素子として用いた第2
の実施形態の方が、絶縁体層505に高いサージ電圧がか
かる時間をより短くすることができ、絶縁体層505を一
層確実に保護できる半導体集積回路装置を得ることが可
能となる。
【００６９】次に、本発明の第3の実施形態を図面を参
照して説明する。図6は、本実施形態を示す図であり、
図6は図2の線分III-III断面からの透視図である。な
お、本実施形態における平面図は、第1の実施形態にお
ける図2と同様である為、省略する。
照して説明する。図6は、本実施形態を示す図であり、
図6は図2の線分III-III断面からの透視図である。な
お、本実施形態における平面図は、第1の実施形態にお
ける図2と同様である為、省略する。
【００７０】第3の実施形態は、PN接合ダイオードを保
護素子として設けた第1の実施形態及び基板抵抗を保護
素子として設けた第2の実施形態のいずれにも適用可能
である。本第3の実施形態は、第1の実施形態及び第2の
実施形態において、半導体層に形成される回路素子の不
純物領域と半導体基板内に形成される導電層とに導入さ
れる不純物の導電型が異なる場合に用いるとなお良い。
護素子として設けた第1の実施形態及び基板抵抗を保護
素子として設けた第2の実施形態のいずれにも適用可能
である。本第3の実施形態は、第1の実施形態及び第2の
実施形態において、半導体層に形成される回路素子の不
純物領域と半導体基板内に形成される導電層とに導入さ
れる不純物の導電型が異なる場合に用いるとなお良い。
【００７１】このような場合では、半導体基板内の導電
領域を形成する為に、回路素子の不純物領域と逆導電型
を有する不純物を第1トレンチから導入する。その為
に、第1トレンチより導入された不純物と回路素子の不
純物領域中の不純物との反応が生じ、回路素子の不純物
領域に含まれる不純物濃度が低下してしまうという恐れ
がある。結果、この不純物濃度の低下によって、不純物
領域と保護素子に接続される導体との間の電気的な接続
を確保することが難しくなり、半導体集積回路装置の特
性が劣化してしまうという問題が生じることが考えられ
る。
領域を形成する為に、回路素子の不純物領域と逆導電型
を有する不純物を第1トレンチから導入する。その為
に、第1トレンチより導入された不純物と回路素子の不
純物領域中の不純物との反応が生じ、回路素子の不純物
領域に含まれる不純物濃度が低下してしまうという恐れ
がある。結果、この不純物濃度の低下によって、不純物
領域と保護素子に接続される導体との間の電気的な接続
を確保することが難しくなり、半導体集積回路装置の特
性が劣化してしまうという問題が生じることが考えられ
る。
【００７２】そこで第3の実施形態では、半導体層606に
形成された第1不純物領域601a又は第2不純物領域601bの
少なくとも一方と絶縁体層605とを貫通し、半導体基板6
04に設けられた導電領域611に接続される第1導体610a
と、第1導体から所定距離離間して配置形成され、第1又
は第2不純物領域の表面上に第1導体と実質的に同電位を
与え、不純物領域601aとの電気的な接続を補助する第2
導体を有することを特徴としている。ここで、第1導
体、第2導体より第1又は第2不純物領域に与えられる電
位は実質的に同電位であり、導体の長さの違い等により
生じる電位の違いは考慮しない。
形成された第1不純物領域601a又は第2不純物領域601bの
少なくとも一方と絶縁体層605とを貫通し、半導体基板6
04に設けられた導電領域611に接続される第1導体610a
と、第1導体から所定距離離間して配置形成され、第1又
は第2不純物領域の表面上に第1導体と実質的に同電位を
与え、不純物領域601aとの電気的な接続を補助する第2
導体を有することを特徴としている。ここで、第1導
体、第2導体より第1又は第2不純物領域に与えられる電
位は実質的に同電位であり、導体の長さの違い等により
生じる電位の違いは考慮しない。
【００７３】以下に、本実施形態を、先程と同様、CMOS
インバータにより構成されている出力回路405、特にｎM
OS出力回路素子409のソース領域601a下に保護素子とし
て基板抵抗413を形成したものを例に挙げて具体的に説
明する。
インバータにより構成されている出力回路405、特にｎM
OS出力回路素子409のソース領域601a下に保護素子とし
て基板抵抗413を形成したものを例に挙げて具体的に説
明する。
【００７４】但し、本実施形態においても、第1の実施
形態及び第2の実施形態と同様に、これらの回路素子に
限定されるものではなく、ｎMOS或いはｐMOSのみから構
成された回路素子に適用してもよい。
形態及び第2の実施形態と同様に、これらの回路素子に
限定されるものではなく、ｎMOS或いはｐMOSのみから構
成された回路素子に適用してもよい。
【００７５】ここで、図6は図2の線分III-III断面から
の透視図である。本実施形態を説明する図6において
も、半導体基板604は、例えばｐ形のシリコン（Si）単
結晶からなる半導体基板によって形成され、半導体基板
604は接地端子403に接続されている。
の透視図である。本実施形態を説明する図6において
も、半導体基板604は、例えばｐ形のシリコン（Si）単
結晶からなる半導体基板によって形成され、半導体基板
604は接地端子403に接続されている。
【００７６】第3の実施形態における半導体集積回路装
置では、絶縁体層605上に半導体層606が形成された、い
わゆるSOI構造を有している。また、半導体層606には、
先程の第1及び第2のの実施形態と同様にｎMOS出力回路
素子409が形成されている。
置では、絶縁体層605上に半導体層606が形成された、い
わゆるSOI構造を有している。また、半導体層606には、
先程の第1及び第2のの実施形態と同様にｎMOS出力回路
素子409が形成されている。
【００７７】更に、図6に示されるように、ｎMOS出力回
路素子409が形成された半導体層606上には絶縁膜608が
堆積され、ｎMOS出力回路素子409の不純物領域であるソ
ース領域601aには、絶縁膜608及びソース領域601aを貫
通し、半導体基板604に至る第1トレンチ612aが設けられ
ている。
路素子409が形成された半導体層606上には絶縁膜608が
堆積され、ｎMOS出力回路素子409の不純物領域であるソ
ース領域601aには、絶縁膜608及びソース領域601aを貫
通し、半導体基板604に至る第1トレンチ612aが設けられ
ている。
【００７８】また、第1トレンチ612a下の半導体基板604
には、回路素子の不純物領域601aと同じ導電型を有する
不純物、例えばｐ形不純物であるBが導入された第1導電
型からなる第1導電領域611が設けられている。この第1
導電領域611と、第1回路素子の不純物領域であるソース
領域601aと、ソース電極603aとの3つを電気的に接続す
る第1導体610aが、タングステン等により形成されてい
る。
には、回路素子の不純物領域601aと同じ導電型を有する
不純物、例えばｐ形不純物であるBが導入された第1導電
型からなる第1導電領域611が設けられている。この第1
導電領域611と、第1回路素子の不純物領域であるソース
領域601aと、ソース電極603aとの3つを電気的に接続す
る第1導体610aが、タングステン等により形成されてい
る。
【００７９】更に、第3の実施形態では、第1トレンチ61
2a内に形成された導体（第1導体610a）と異なる領域の
ソース領域に第2トレンチ617が設けられ、この第2トレ
ンチ617内にはソース領域との電気的接続を補助する第2
導体616が設けられている。この第2導体616は、第1導体
610aとソース領域601aとソース電極603aとに電気的に接
続されている。
2a内に形成された導体（第1導体610a）と異なる領域の
ソース領域に第2トレンチ617が設けられ、この第2トレ
ンチ617内にはソース領域との電気的接続を補助する第2
導体616が設けられている。この第2導体616は、第1導体
610aとソース領域601aとソース電極603aとに電気的に接
続されている。
【００８０】また、ドレイン領域601bは、半導体層606
上に堆積された絶縁膜608のみを貫通し形成されたトレ
ンチ612bが設けられ、このトレンチ612bを通じて、ドレ
イン領域601bとドレイン電極603bとが電気的に接続され
ている。
上に堆積された絶縁膜608のみを貫通し形成されたトレ
ンチ612bが設けられ、このトレンチ612bを通じて、ドレ
イン領域601bとドレイン電極603bとが電気的に接続され
ている。
【００８１】ここで、図6で示したように、ゲート電極6
02，第2導体616，第1導体610aの順になるよう第2導体61
6を設けると、トランジスタの動作領域、つまり、ドレ
イン領域の導体610b，ゲート電極602，第2導体616の位
置関係が、保護素子を設けないトランジスタの動作領域
の位置関係と等しくなる。その為、回路素子に埋め込み
絶縁体膜を保護する保護素子が設けられている場合にお
いても、回路素子の電気的特性、例えば電流駆動能力を
維持することができる。結果として、設計仕様からのズ
レを生じることのない半導体集積回路が提供される。こ
のような構造は、電気的特性の維持が重要となる、出力
回路等に用いられることが望ましい。
02，第2導体616，第1導体610aの順になるよう第2導体61
6を設けると、トランジスタの動作領域、つまり、ドレ
イン領域の導体610b，ゲート電極602，第2導体616の位
置関係が、保護素子を設けないトランジスタの動作領域
の位置関係と等しくなる。その為、回路素子に埋め込み
絶縁体膜を保護する保護素子が設けられている場合にお
いても、回路素子の電気的特性、例えば電流駆動能力を
維持することができる。結果として、設計仕様からのズ
レを生じることのない半導体集積回路が提供される。こ
のような構造は、電気的特性の維持が重要となる、出力
回路等に用いられることが望ましい。
【００８２】また、反対に、ゲート電極602， 第1導体6
10a，第2導体616の順になるよう、つまり、第1導体610a
よりもゲート電極602から離れるよう第2導体616が設け
られると、保護素子（本実施形態においては基板抵抗61
3）は、保護すべき絶縁体層605のドレイン領域601b下の
絶縁体層により近付くように配置される。その為、サー
ジ電圧を半導体基板604へ伝える保護素子を通じて、最
も破壊され易いドレイン領域下の絶縁体層605にサージ
電圧が更に素早く伝搬されるようになる。結果、半導体
層606と半導体基板604との電位差を小さくすることが可
能となり、より確実に集積回路下の絶縁体層605の破壊
を防止することができるようになる。このような構造
は、保護能力が重要となる保護回路に用いられることが
望ましい。
10a，第2導体616の順になるよう、つまり、第1導体610a
よりもゲート電極602から離れるよう第2導体616が設け
られると、保護素子（本実施形態においては基板抵抗61
3）は、保護すべき絶縁体層605のドレイン領域601b下の
絶縁体層により近付くように配置される。その為、サー
ジ電圧を半導体基板604へ伝える保護素子を通じて、最
も破壊され易いドレイン領域下の絶縁体層605にサージ
電圧が更に素早く伝搬されるようになる。結果、半導体
層606と半導体基板604との電位差を小さくすることが可
能となり、より確実に集積回路下の絶縁体層605の破壊
を防止することができるようになる。このような構造
は、保護能力が重要となる保護回路に用いられることが
望ましい。
【００８３】以上、第3の実施形態として説明したSOI構
造を有する半導体集積回路装置は、例えば以下のような
工程により製造される。但し、半導体基板604に至る第1
トレンチ612aを形成する以前の工程は、先程第1の実施
形態及び第2の実施形態で説明した工程と同様である
為、省略する。
造を有する半導体集積回路装置は、例えば以下のような
工程により製造される。但し、半導体基板604に至る第1
トレンチ612aを形成する以前の工程は、先程第1の実施
形態及び第2の実施形態で説明した工程と同様である
為、省略する。
【００８４】次に、SOI基板614上に、例えばCVD法等に
よって絶縁膜608を堆積した後、例えば公知のドライエ
ッチング法等により、ソース領域601a，ドレイン領域60
1b及びゲート電極602に至る各トレンチを形成する。な
お、この際、第3の実施形態では、ソース領域601a上に
第1トレンチ612aと第2トレンチ616が形成される。その
後、保護素子と接続される第1トレンチ612a以外の領域
に、レジストが塗布される。レジスト塗布後、同じく公
知のドライエッチング法等によりエッチングされ、絶縁
体層605を貫通し半導体基板604に至る第1トレンチ612a
が形成される。
よって絶縁膜608を堆積した後、例えば公知のドライエ
ッチング法等により、ソース領域601a，ドレイン領域60
1b及びゲート電極602に至る各トレンチを形成する。な
お、この際、第3の実施形態では、ソース領域601a上に
第1トレンチ612aと第2トレンチ616が形成される。その
後、保護素子と接続される第1トレンチ612a以外の領域
に、レジストが塗布される。レジスト塗布後、同じく公
知のドライエッチング法等によりエッチングされ、絶縁
体層605を貫通し半導体基板604に至る第1トレンチ612a
が形成される。
【００８５】また、第1の実施形態と同様、出力回路素
子が形成された後、SOI基板614上に絶縁膜608を堆積す
る以前に、公知のスパッタリング法等を用いて、第1ト
レンチ612a以外のトレンチ（第2トレンチ，ドレイン領
域及びゲート電極上のトレンチ）を形成部分に金属膜を
形成する。その後、SOI基板614上に絶縁膜608を堆積
し、公知のドライエッチング法等により、ドレイン領域
601b及びゲート電極602に至る各トレンチ、及び半導体
基板304に至る第1トレンチ312aとソース領域601aに至る
第2トレンチ617のそれぞれを形成してもよい。
子が形成された後、SOI基板614上に絶縁膜608を堆積す
る以前に、公知のスパッタリング法等を用いて、第1ト
レンチ612a以外のトレンチ（第2トレンチ，ドレイン領
域及びゲート電極上のトレンチ）を形成部分に金属膜を
形成する。その後、SOI基板614上に絶縁膜608を堆積
し、公知のドライエッチング法等により、ドレイン領域
601b及びゲート電極602に至る各トレンチ、及び半導体
基板304に至る第1トレンチ312aとソース領域601aに至る
第2トレンチ617のそれぞれを形成してもよい。
【００８６】第1トレンチ形成後、この第1トレンチ612a
より、半導体基板604と同導電型を有する不純物、例え
ば、ｐ形不純物であるBをイオン注入法等により導入
し、半導体基板604上に第1導電領域611を形成する。こ
れにより、半導体基板604内に保護素子である基板抵抗4
13との接合ノードを形成する。この際、半導体基板604
に導入する不純物濃度は、先程の実施形態と同様、例え
ば1×1017 〜 19 ions/cm3程度である。
より、半導体基板604と同導電型を有する不純物、例え
ば、ｐ形不純物であるBをイオン注入法等により導入
し、半導体基板604上に第1導電領域611を形成する。こ
れにより、半導体基板604内に保護素子である基板抵抗4
13との接合ノードを形成する。この際、半導体基板604
に導入する不純物濃度は、先程の実施形態と同様、例え
ば1×1017 〜 19 ions/cm3程度である。
【００８７】続いて、第1トレンチ612a内に、タングス
テン（W）等を成長させ、先程形成した第1導電層611と
回路素子の不純物領域であるソース領域601aとを接続す
る第1導体610aを形成する。また、第1トレンチ612a以外
の各トレンチ612b，613，617内にも、タングステン等に
より導体を形成する。
テン（W）等を成長させ、先程形成した第1導電層611と
回路素子の不純物領域であるソース領域601aとを接続す
る第1導体610aを形成する。また、第1トレンチ612a以外
の各トレンチ612b，613，617内にも、タングステン等に
より導体を形成する。
【００８８】更に、SOI基板上に、Al又はAl合金からな
る金属膜を堆積した後、金属膜をパターニングし、出力
回路405を形成する。これらの工程によって、第3の実施
形態が目的とする半導体集積回路は製造される。
る金属膜を堆積した後、金属膜をパターニングし、出力
回路405を形成する。これらの工程によって、第3の実施
形態が目的とする半導体集積回路は製造される。
【００８９】以上、本実施形態では、保護素子と接続さ
れた第1導体610aと異なる第2導体616を不純物領域601a
に設ける工程を加え、更に第1導体610aと第2導体616と
を接続することで半導体層606下の埋め込み絶縁体層605
を保護し、かつ、不純物領域との電気的な接続を確保す
るようにしている。
れた第1導体610aと異なる第2導体616を不純物領域601a
に設ける工程を加え、更に第1導体610aと第2導体616と
を接続することで半導体層606下の埋め込み絶縁体層605
を保護し、かつ、不純物領域との電気的な接続を確保す
るようにしている。
【００９０】そのため、本第3の実施形態を先程説明し
た第1の実施形態及び第2の実施形態に適用すれば、第1
及び第2の実施形態と同程度に絶縁体層の破壊を防止で
き、かつ、保護素子を設けた回路の電気的特性を確実に
維持することができる半導体集積回路装置を得ることが
可能となる。
た第1の実施形態及び第2の実施形態に適用すれば、第1
及び第2の実施形態と同程度に絶縁体層の破壊を防止で
き、かつ、保護素子を設けた回路の電気的特性を確実に
維持することができる半導体集積回路装置を得ることが
可能となる。
【００９１】次に、本発明の第4の実施形態を図面を参
照して説明する。図7は、本実施形態を示す図であり、
図7は第4の実施形態を示す半導体集積回路の回路図であ
る。なお、本実施形態における平面図は、第1，第2又は
第3の実施形態における平面図と同様である為、省略す
る。
照して説明する。図7は、本実施形態を示す図であり、
図7は第4の実施形態を示す半導体集積回路の回路図であ
る。なお、本実施形態における平面図は、第1，第2又は
第3の実施形態における平面図と同様である為、省略す
る。
【００９２】第4の実施形態は、先程までの第1，第2又
は第3の実施形態の回路に加え、外部から加えられるサ
ージ電圧等によって入力回路や出力回路等が破壊されぬ
よう保護を行う保護回路を有し、この保護回路を構成
し、SOI基板の半導体層に形成された保護回路素子の不
純物領域に、第1，第2又は第3の実施形態における埋め
込み絶縁体層を保護する保護素子の少なくとも一つが適
用されたものである。
は第3の実施形態の回路に加え、外部から加えられるサ
ージ電圧等によって入力回路や出力回路等が破壊されぬ
よう保護を行う保護回路を有し、この保護回路を構成
し、SOI基板の半導体層に形成された保護回路素子の不
純物領域に、第1，第2又は第3の実施形態における埋め
込み絶縁体層を保護する保護素子の少なくとも一つが適
用されたものである。
【００９３】図7に示したように、第4の実施形態では、
保護回路として、外部接続端子701と入力回路704と出力
回路705との間に、例えばｐMOS保護回路素子711やｎMOS
保護回路素子712といった回路素子から構成されている
保護回路714が接続され、保護回路を構成する保護回路
素子一つであるｎMOS保護回路素子712の不純物領域に、
本発明の第1の実施形態で説明を行ったPN接合ダイオー
ド713が、埋め込み絶縁体層の保護素子として設けられ
ている。
保護回路として、外部接続端子701と入力回路704と出力
回路705との間に、例えばｐMOS保護回路素子711やｎMOS
保護回路素子712といった回路素子から構成されている
保護回路714が接続され、保護回路を構成する保護回路
素子一つであるｎMOS保護回路素子712の不純物領域に、
本発明の第1の実施形態で説明を行ったPN接合ダイオー
ド713が、埋め込み絶縁体層の保護素子として設けられ
ている。
【００９４】この保護回路714は、電源端子702と接地端
子703との間に直列に接続されており、ｐMOS保護回路素
子711及びｎMOS保護回路素子712の各ドレイン領域は外
部接続端子701に、各ゲート電極は電源端子702，接地端
子703に、それぞれ接続されている。
子703との間に直列に接続されており、ｐMOS保護回路素
子711及びｎMOS保護回路素子712の各ドレイン領域は外
部接続端子701に、各ゲート電極は電源端子702，接地端
子703に、それぞれ接続されている。
【００９５】この第4の実施形態では、保護回路を構成
するｎMOS保護回路素子のソース領域に、PN接合ダイオ
ード713を保護素子として設けた場合を例に挙げ、説明
を行う。しかし、本実施形態では、埋め込み絶縁体層の
破壊を防止する保護素子が保護回路を構成する保護回路
素子の不純物領域下に形成されていることを特徴として
いる。その為、本実施形態で用いる保護素子としては、
PN接合ダイオード713の他、第2の実施形態及び第3の実
施形態での保護素子等を用いることも可能である。
するｎMOS保護回路素子のソース領域に、PN接合ダイオ
ード713を保護素子として設けた場合を例に挙げ、説明
を行う。しかし、本実施形態では、埋め込み絶縁体層の
破壊を防止する保護素子が保護回路を構成する保護回路
素子の不純物領域下に形成されていることを特徴として
いる。その為、本実施形態で用いる保護素子としては、
PN接合ダイオード713の他、第2の実施形態及び第3の実
施形態での保護素子等を用いることも可能である。
【００９６】また、本実施形態において、ｎMOS保護回
路素子712にのみ保護素子を設けた場合について説明し
たが、勿論、ｐMOS保護回路素子711に、同様の保護素子
を設けることもできる。
路素子712にのみ保護素子を設けた場合について説明し
たが、勿論、ｐMOS保護回路素子711に、同様の保護素子
を設けることもできる。
【００９７】ここで、図7に示すように、保護回路を構
成する保護回路素子に、入出力回路を構成する回路素子
と同じMOSトランジスタを用いて構成すると、外部接続
端子701に接続され、半導体層に形成されるMOSトランジ
スタの数を増やすことができる。つまり、外部接続端子
701に接続され、半導体層に形成されるMOSトランジスタ
の占めるゲート幅を長くすることができる。結果、外部
接続端子701に接続された同種類のMOSトランジスタの全
ゲート幅の長さと正の相関関係にある静電耐圧（一般に
ESD（ElectroStatic Discharge）耐圧といわれる。）を
更に高めることが可能となる。
成する保護回路素子に、入出力回路を構成する回路素子
と同じMOSトランジスタを用いて構成すると、外部接続
端子701に接続され、半導体層に形成されるMOSトランジ
スタの数を増やすことができる。つまり、外部接続端子
701に接続され、半導体層に形成されるMOSトランジスタ
の占めるゲート幅を長くすることができる。結果、外部
接続端子701に接続された同種類のMOSトランジスタの全
ゲート幅の長さと正の相関関係にある静電耐圧（一般に
ESD（ElectroStatic Discharge）耐圧といわれる。）を
更に高めることが可能となる。
【００９８】また、保護回路素子としてMOSトランジス
タではなく、半導体層に形成され、その両端を外部接続
端子と第1回路素子とに接続された不純物領域からなる
抵抗を用いて入出力回路を保護する保護回路を構成する
ようにすると、MOSトランジスタの保護回路を設けた場
合に比べ、より少ない面積で保護回路を設けることが可
能となり、かつ、埋め込み絶縁体層を保護する保護素子
を設けることが可能となる。
タではなく、半導体層に形成され、その両端を外部接続
端子と第1回路素子とに接続された不純物領域からなる
抵抗を用いて入出力回路を保護する保護回路を構成する
ようにすると、MOSトランジスタの保護回路を設けた場
合に比べ、より少ない面積で保護回路を設けることが可
能となり、かつ、埋め込み絶縁体層を保護する保護素子
を設けることが可能となる。
【００９９】今回、図7に示すように、保護回路を有す
る第4の実施形態の半導体集積回路装置では、保護回路
を構成する保護回路素子の不純物領域にのみに、埋め込
み絶縁体層を保護する保護素子を設けるようにしてい
る。これによって、内部回路の動作に影響を与えること
のない保護回路に設けられた保護素子を通じて、サージ
電圧を基板へ伝えることが可能となる。結果、集積回路
の動作に影響を与える入力回路や出力回路の電気的特性
を変化させることなく、絶縁体層305の破壊を防止する
ことができるようになる。
る第4の実施形態の半導体集積回路装置では、保護回路
を構成する保護回路素子の不純物領域にのみに、埋め込
み絶縁体層を保護する保護素子を設けるようにしてい
る。これによって、内部回路の動作に影響を与えること
のない保護回路に設けられた保護素子を通じて、サージ
電圧を基板へ伝えることが可能となる。結果、集積回路
の動作に影響を与える入力回路や出力回路の電気的特性
を変化させることなく、絶縁体層305の破壊を防止する
ことができるようになる。
【０１００】また、保護回路を有する半導体集積回路装
置において、入出力回路，保護回路の両方に埋め込み絶
縁体層を保護する保護素子を設けるようにすると、半導
体集積回路装置が有する全保護素子数が増える為に、外
部より加えられたサージ電圧をより素早く半導体基板に
逃がすことが可能となる。結果、埋め込み絶縁体層の破
壊を一層確実に防止することができるようになる。
置において、入出力回路，保護回路の両方に埋め込み絶
縁体層を保護する保護素子を設けるようにすると、半導
体集積回路装置が有する全保護素子数が増える為に、外
部より加えられたサージ電圧をより素早く半導体基板に
逃がすことが可能となる。結果、埋め込み絶縁体層の破
壊を一層確実に防止することができるようになる。
【０１０１】
【発明の効果】以上に説明した通り、本発明を適用すれ
ば、SOI構造の半導体集積回路装置においても、半導体
基板に設けられたPN接合ダイオード又は基板抵抗といっ
た保護素子に半導体層下の絶縁体層を貫通させて接続す
ることで、外部接続端子等から与えられるサージ電圧よ
り絶縁体層の破壊を防止することが可能となる。結果、
高い信頼性を維持することができる半導体集積回路装置
を提供することができるようになる。
ば、SOI構造の半導体集積回路装置においても、半導体
基板に設けられたPN接合ダイオード又は基板抵抗といっ
た保護素子に半導体層下の絶縁体層を貫通させて接続す
ることで、外部接続端子等から与えられるサージ電圧よ
り絶縁体層の破壊を防止することが可能となる。結果、
高い信頼性を維持することができる半導体集積回路装置
を提供することができるようになる。
【０１０２】また、本願において開示される発明のう
ち、代表的なものによって得られる効果を簡単に説明す
れば、下記の通りである。
ち、代表的なものによって得られる効果を簡単に説明す
れば、下記の通りである。
【０１０３】すなわち、第1の実施形態においては、回
路素子の直下に、回路素子の不純物領域と接続された保
護素子のPN接合ダイオードが形成されることで、半導体
集積回路が形成された半導体層下の埋め込み絶縁体層を
保護している。
路素子の直下に、回路素子の不純物領域と接続された保
護素子のPN接合ダイオードが形成されることで、半導体
集積回路が形成された半導体層下の埋め込み絶縁体層を
保護している。
【０１０４】その為、保護素子を形成する新たな領域を
設ける必要がないので、限られている面積を十分に活用
することができ、高信頼性、高集積化した目的の半導体
集積回路を得ることが可能となる。
設ける必要がないので、限られている面積を十分に活用
することができ、高信頼性、高集積化した目的の半導体
集積回路を得ることが可能となる。
【０１０５】更に、本実施形態のように、保護素子をソ
ース領域に接続するよう設けると、外部接続端子との容
量を増加させることなく保護素子を設けることが可能と
なる。結果、動作の遅延が生じなくなる為、絶縁体層の
破壊を防止し、かつ、SOIの最大の特徴である高速動作
が可能な半導体集積回路装置を得ることが可能となる。
ース領域に接続するよう設けると、外部接続端子との容
量を増加させることなく保護素子を設けることが可能と
なる。結果、動作の遅延が生じなくなる為、絶縁体層の
破壊を防止し、かつ、SOIの最大の特徴である高速動作
が可能な半導体集積回路装置を得ることが可能となる。
【０１０６】また、第2の実施形態においては、回路素
子の直下に、回路素子の不純物領域と接続された保護素
子の基板抵抗が形成されることで、半導体集積回路が形
成された半導体層下の埋め込み絶縁体層を保護してい
る。
子の直下に、回路素子の不純物領域と接続された保護素
子の基板抵抗が形成されることで、半導体集積回路が形
成された半導体層下の埋め込み絶縁体層を保護してい
る。
【０１０７】この第2の実施形態においても、先の第1の
実施形態と同一の構造を有しており、その為、高信頼性
の維持、高集積化、高速駆動性といった第1の実施形態
が有する効果を同様に得ることができる。
実施形態と同一の構造を有しており、その為、高信頼性
の維持、高集積化、高速駆動性といった第1の実施形態
が有する効果を同様に得ることができる。
【０１０８】更に、第2の実施形態では、保護素子とし
て基板抵抗を用いているので、 オフセット電圧を帯電
させる時間が不要となる為、 PNダイオードを保護素子
として用いている第1の実施形態に比べ、より素早く半
導体基板にサージ電圧を伝搬することが可能となる。結
果として、半導体層下の絶縁体層をより一層確実に保護
できる半導体集積回路装置を得ることが可能となる。
て基板抵抗を用いているので、 オフセット電圧を帯電
させる時間が不要となる為、 PNダイオードを保護素子
として用いている第1の実施形態に比べ、より素早く半
導体基板にサージ電圧を伝搬することが可能となる。結
果として、半導体層下の絶縁体層をより一層確実に保護
できる半導体集積回路装置を得ることが可能となる。
【０１０９】また、第3の実施形態では、保護素子と接
続された第1導体と異なる第2導体を不純物領域に設ける
工程を加え、更に第1導体と第2導体とを接続することで
不純物領域との電気的な接続を確保し、かつ、半導体層
下の埋め込み絶縁体層を保護している。
続された第1導体と異なる第2導体を不純物領域に設ける
工程を加え、更に第1導体と第2導体とを接続することで
不純物領域との電気的な接続を確保し、かつ、半導体層
下の埋め込み絶縁体層を保護している。
【０１１０】本第3の実施形態も、先の第1及び第2の実
施形態と同様に、回路素子の不純物領域直下に保護素子
を設けた構造を有している。結果、第3の実施形態にお
いても、高信頼性の維持、高集積化、高速駆動といった
先の実施形態が有する効果を同じように得ることが可能
である。
施形態と同様に、回路素子の不純物領域直下に保護素子
を設けた構造を有している。結果、第3の実施形態にお
いても、高信頼性の維持、高集積化、高速駆動といった
先の実施形態が有する効果を同じように得ることが可能
である。
【０１１１】また、第3の実施形態では、保護素子に接
続される第1導体と、電気的な接続を補助する第2導体と
を有している為、第2導体を有しない第1及び第2の実施
形態に比べ、保護素子が設けられた回路の電気的特性に
影響を与えない半導体集積回路を得ることができる。こ
れにより、電気的特性が非常に重要となる入力回路や出
力回路にも、絶縁体層を保護する保護素子を設けること
ができるようになる。その為、外部からのサージ電圧よ
り入出力回路を保護する為の保護回路を必要としない半
導体集積回路においても、保護素子を設ける新たな領域
を用意することなく、絶縁体層の破壊を防止する保護素
子を設けることが可能となる。結果、本第3の実施形態
を用いると、高信頼性や高速駆動を維持しつつ、より一
層高集積化された半導体集積回路装置を得ることが可能
となる。
続される第1導体と、電気的な接続を補助する第2導体と
を有している為、第2導体を有しない第1及び第2の実施
形態に比べ、保護素子が設けられた回路の電気的特性に
影響を与えない半導体集積回路を得ることができる。こ
れにより、電気的特性が非常に重要となる入力回路や出
力回路にも、絶縁体層を保護する保護素子を設けること
ができるようになる。その為、外部からのサージ電圧よ
り入出力回路を保護する為の保護回路を必要としない半
導体集積回路においても、保護素子を設ける新たな領域
を用意することなく、絶縁体層の破壊を防止する保護素
子を設けることが可能となる。結果、本第3の実施形態
を用いると、高信頼性や高速駆動を維持しつつ、より一
層高集積化された半導体集積回路装置を得ることが可能
となる。
【０１１２】最後に、第4の実施形態では、入出力回路
を保護する為の保護回路を構成する保護回路素子の不純
物領域に、保護素子として第1の実施形態のPN接合ダイ
オードを設けている。本実施形態においても保護素子が
設けられている保護回路素子では、先の第1，第2及び第
3の実施形態でのと同様に、回路素子の不純物領域直下
に保護素子が設けられた構造をしている。結果、本実施
形態においても、高信頼性の維持、高集積化、高速駆動
といった先の実施例が有する効果を同じように得ること
が可能である。
を保護する為の保護回路を構成する保護回路素子の不純
物領域に、保護素子として第1の実施形態のPN接合ダイ
オードを設けている。本実施形態においても保護素子が
設けられている保護回路素子では、先の第1，第2及び第
3の実施形態でのと同様に、回路素子の不純物領域直下
に保護素子が設けられた構造をしている。結果、本実施
形態においても、高信頼性の維持、高集積化、高速駆動
といった先の実施例が有する効果を同じように得ること
が可能である。
【０１１３】更に、第4の実施形態では、入力回路及び
出力回路を外部からのサージ電圧から保護する保護回路
が設けられた半導体集積回路装置に、埋め込み絶縁体層
を保護する保護素子が設けられているので、保護回路を
構成する保護回路素子の不純物領域にのみに、埋め込み
絶縁体層を保護する保護素子を設けた場合では、集積回
路の動作に影響を与える入力回路や出力回路の電気的特
性を変化させることなく、絶縁体層305の破壊を防止す
ることができるようになる。
出力回路を外部からのサージ電圧から保護する保護回路
が設けられた半導体集積回路装置に、埋め込み絶縁体層
を保護する保護素子が設けられているので、保護回路を
構成する保護回路素子の不純物領域にのみに、埋め込み
絶縁体層を保護する保護素子を設けた場合では、集積回
路の動作に影響を与える入力回路や出力回路の電気的特
性を変化させることなく、絶縁体層305の破壊を防止す
ることができるようになる。
【０１１４】また、入出力回路，保護回路の両方に埋め
込み絶縁体層を保護する保護素子を設けた場合では、半
導体集積回路が有する全保護素子数が増えることになる
為、外部からのサージ電圧がより素早く半導体基板に逃
がされ、埋め込み絶縁体層の破壊を一層確実に防止する
ことができるようになる。
込み絶縁体層を保護する保護素子を設けた場合では、半
導体集積回路が有する全保護素子数が増えることになる
為、外部からのサージ電圧がより素早く半導体基板に逃
がされ、埋め込み絶縁体層の破壊を一層確実に防止する
ことができるようになる。
【図1】第1の実施形態を示す半導体集積回路の回路図で
ある。
ある。
【図2】第1の実施形態を示す半導体集積回路装置の出力
回路を構成する出力回路素子を示す要部平面図である。
回路を構成する出力回路素子を示す要部平面図である。
【図3】図2の線分III-III断面からの透視図である。
【図4】第2の実施形態を示す半導体集積回路の回路図で
ある。
ある。
【図5】第2の実施形態を示す半導体集積回路装置の出力
回路を構成する出力回路素子の透視図である。
回路を構成する出力回路素子の透視図である。
【図6】第3の実施形態を示す半導体集積回路装置の出力
回路を構成する出力回路素子の透視図である。
回路を構成する出力回路素子の透視図である。
【図7】第4の実施形態を示す半導体集積回路装置の回路
図である。
図である。
【図8】従来の半導体集積回路装置を示す断面図であ
る。
る。
101 外部接続端子 301a ソース領域 304 半導体基板 305 絶縁体層 306 半導体層 310a 導体 311 導電領域 312a，312b トレンチ 314 SOI基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F033 GG03 HH04 HH08 HH09 JJ19 KK01 MM30 NN39 PP15 QQ09 QQ37 VV08 XX00 5F038 BH02 BH03 BH04 BH07 BH13 DF01 EZ06 EZ20 5F048 AA02 AB04 AC01 AC03 BA01 BA09 BB05 BF02 BF07 BG12 CC02 CC06 CC13 CC15 CC16 CC19 5F110 AA22 BB04 CC02 DD05 DD13 DD25 EE09 FF02 GG02 GG12 GG32 HJ01 HJ13 HJ23 HL03 HL04 HL06 HL11 HL14 HL23 HL24 NN02 NN35 NN62 NN71
Claims (22)
- 【請求項１】 第1導電型の半導体基板と、 前記半導体基板上に絶縁体層を介して形成される半導体
層と、 前記半導体層に形成される第1の素子形成領域と、 前記第1の素子形成領域に形成される第1不純物領域と、 前記第1不純物領域から所定の間隔をおいて前記第1の素
子形成領域に形成され、電極パッドに接続される第2不
純物領域と、 前記第1及び前記第2不純物領域間上方に設けられる第1
ゲート電極とを含む第1回路素子と、 前記第1又は前記第2不純物領域の少なくとも一方の領域
下にある前記半導体基板に形成される第2導電型の第1の
領域と、 前記第1又は前記第2不純物領域と前記第1の領域とに介
された前記絶縁体層を貫通し、前記第1又は前記第2不純
物領域と前記第1の領域とを接続する第1導体とを有する
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項1記載の半導体集積回路装置にお
いて、 前記第1回路素子は、前記内部回路からの信号を前記外
部接続端子に伝える出力回路を構成する素子であること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項1記載の半導体集積回路装置にお
いて、 さらに、前記第1導体は、前記第1又は前記第2不純物領
域の少なくとも一方を貫通し、 前記第1導体から所定距離離間して配置形成され、前記
第1又は前記第2不純物領域の表面上に前記第1導体と実
質的に同電位を与える第2導体を有することを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項1記載の半導体集積回路装置にお
いて、 さらに、前記半導体層は、第2の素子形成領域を有し、 前記第2の素子形成領域に形成され、一端が電極パッ
ド、他端が前記第2不純物領域に接続される第3不純物領
域からなる第2回路素子と、 前記第3不純物領域下にある前記半導体基板に形成され
る第2導電型の第2の領域と、 前記第3不純物領域と前記第2の領域とに介された前記絶
縁体層を貫通し、前記第3不純物領域と前記第2の領域と
を接続する第2導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項５】 請求項4記載の半導体集積回路装置にお
いて、 さらに、前記第2導体は、前記第3不純物領域を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3不純物領域の表面上に前記第2導体と実質的に同電位
を与える第3導体を有することを特徴とする半導体集積
回路装置。 - 【請求項６】 請求項1記載の半導体集積回路装置にお
いて、 さらに、前記半導体層は、第2の素子形成領域を有し、 前記第2の素子形成領域に形成される第3不純物領域と、 前記第3不純物領域から所定の間隔をおいて前記第2の素
子形成領域に形成され、電極パッドに接続される第4不
純物領域と、 前記第3及び前記第4不純物領域間上方に設けられる第2
ゲート電極とを含むからなる第2回路素子と、 前記第3又は前記第4不純物領域の少なくとも一方の領域
下にある前記半導体基板に形成される第2導電型の第2の
領域と、 前記第3又は前記第4不純物領域と前記第2の領域とに介
された前記絶縁体層を貫通し、前記第3又は前記第4不純
物領域と前記第2の領域とを接続する第2導体とを有する
ことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項6記載の半導体集積回路装置にお
いて、 さらに、前記第2導体は、前記第3又は前記第4不純物領
域の少なくとも一方を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3又は前記第4不純物領域の表面上に前記第2導体と実
質的に同電位を与える第3導体を有することを特徴とす
る半導体集積回路装置。 - 【請求項８】 請求項6記載の半導体集積回路装置にお
いて、 前記第2の領域は、第1導電型であり、かつ、前記第3不
純物領域下に形成され、 前記第3不純物領域と前記第2の領域とに介された前記絶
縁体層を貫通し、前記第3不純物領域と前記第2の領域と
を接続する第2導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項９】 請求項8記載の半導体集積回路装置にお
いて、 さらに、前記第2導体は、前記第3不純物領域を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3不純物領域の表面上に前記第2導体と実質的に同電位
を与える第3導体を有することを特徴とする半導体集積
回路装置。 - 【請求項１０】 第1導電型の半導体基板と、 前記半導体基板上に絶縁体層を介して形成される半導体
層と、 前記半導体層に形成される第1及び第2の素子形成領域
と、 前記第1の素子形成領域に形成される第1回路素子と、 前記第2の素子形成領域に形成され、電極パッドに接続
される少なくとも1つの不純物領域からなる第2回路素子
と、 前記不純物領域下にある前記半導体基板に形成される第
2導電型の第1の領域と、 前記不純物領域と前記第1の領域とに介された前記絶縁
体層を貫通し、前記第2回路素子と前記第1の領域とを接
続する第1導体とを有することを特徴とする半導体集積
回路装置。 - 【請求項１１】 第1導電型の半導体基板と、 前記半導体基板上に絶縁体層を介して形成される半導体
層と、 前記半導体層に形成される第1の素子形成領域と、 前記第1の素子形成領域に形成される第1不純物領域と、 前記第1不純物領域から所定の間隔をおいて前記第1の素
子形成領域に形成され、電極パッドに接続される第2不
純物領域と、 前記第1不純物領域間上方に設けられる第1ゲート電極と
を含む第1回路素子と、 前記第1不純物領域下にある前記半導体基板に形成され
る第1導電型の第1の領域と、 前記第1不純物領域と前記第1の領域とに介された前記絶
縁体層を貫通し、前記第1不純物領域と前記第1の領域と
を接続する第1導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項１２】 請求項11記載の半導体集積回路装置に
おいて、 前記第1回路素子は、前記内部回路からの信号を前記外
部接続端子に伝える出力回路を構成する素子であること
を特徴とする半導体集積回路装置。 - 【請求項１３】 請求項11記載の半導体集積回路装置に
おいて、 さらに、前記第1導体は、前記第1不純物領域を貫通し、 前記第1導体から所定距離離間して配置形成され、前記
第1不純物領域の表面上に前記第1導体と実質的に同電位
を与える第2導体を有することを特徴とする半導体集積
回路装置。 - 【請求項１４】 請求項11記載の半導体集積回路装置に
おいて、 さらに、前記半導体層は、第2の素子形成領域を有し、 前記第2の素子形成領域に形成され、一端が電極パッ
ド、他端が前記第2不純物領域に接続される第3不純物領
域からなる第2回路素子と、 前記第3不純物領域下にある前記半導体基板に形成され
る第2導電型の第2の領域と、 前記第3不純物領域と前記第2の領域とに介された前記絶
縁体層を貫通し、前記第3不純物領域と前記第2の領域と
を接続する第2導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項１５】 請求項14記載の半導体集積回路装置に
おいて、 さらに、前記第2導体は、前記第3不純物領域を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3不純物領域の表面上に前記第2導体と実質的に同電位
を与える第3導体を有することを特徴とする半導体集積
回路装置。 - 【請求項１６】 請求項11記載の半導体集積回路装置に
おいて、 さらに、前記半導体層は、第2の素子形成領域を有し、 前記第2の素子形成領域に形成される第3不純物領域と、 前記第3不純物領域から所定の間隔をおいて前記第2の素
子形成領域に形成され、電極パッドに接続される第4不
純物領域と、 前記第3及び前記第4不純物領域間上方に設けられる第2
ゲート電極とを含む第2回路素子と、 前記第3又は前記第4不純物領域の少なくとも一方の領域
下にある前記半導体基板に形成される第2導電型の第2の
領域と、 前記第3又は前記第4不純物領域と前記第2の領域との間
に介された前記絶縁体層を貫通し、前記第3又は前記第4
不純物領域と前記第2の領域とを接続する第2導体とを有
することを特徴とする半導体集積回路装置。 - 【請求項１７】 請求項16記載の半導体集積回路装置に
おいて、 さらに、前記第2導体は、前記第3又は前記第4不純物領
域の少なくとも一方を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3又は前記第4不純物領域の表面上に前記第2導体と実
質的に同電位を与える第3導体を有することを特徴とす
る半導体集積回路装置。 - 【請求項１８】 請求項16記載の半導体集積回路装置に
おいて、 前記第2の領域は、第1導電型であり、かつ、前記第3不
純物領域下に形成され、 前記第3不純物領域と前記第2の領域とに介された前記絶
縁体層を貫通し、前記第3不純物領域と前記第2の領域と
を接続する第2導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項１９】 請求項18記載の半導体集積回路装置に
おいて、 さらに、前記第2導体は、前記第3不純物領域を貫通し、 前記第2導体から所定距離離間して配置形成され、前記
第3不純物領域の表面上に前記第2導体と実質的に同電位
を与える第3導体を有することを特徴とする半導体集積
回路装置。 - 【請求項２０】 第1導電型の半導体基板と、 前記半導体基板上に絶縁体層を介して形成される半導体
層と、 前記半導体層に形成される第1及び第2の素子形成領域
と、 前記第1の素子形成領域に形成される第1回路素子と、 前記第2の素子形成領域に形成される第1不純物領域と、 前記第1不純物領域から所定の間隔をおいて前記第1の素
子形成領域に形成され、電極パッドに接続される第2不
純物領域と、 前記第1及び前記第2不純物領域間上方に設けられる第1
ゲート電極とを含む第2回路素子と、 前記第3不純物領域下にある前記半導体基板に形成され
る第1導電型の第1の領域と、 前記第3不純物領域と前記第1の領域とに介された前記絶
縁体層を貫通し、前記第3不純物領域と前記第1の領域と
を接続する第1導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項２１】 第1導電型の半導体基板と、 前記半導体基板上に絶縁体層を介して形成される半導体
層と、 前記半導体層に形成される第1の素子形成領域と、 前記第1の素子形成領域に形成され、一端が電極パッ
ド、他端が内部回路に接続される第1不純物領域からな
る第1回路素子と、 前記第1不純物領域下にある前記半導体基板に形成され
る第2導電型の第1の領域と、 前記第1不純物領域と前記第1の領域とに介された前記絶
縁体層を貫通し、前記第1不純物領域と前記第1の領域と
を接続する第1導体とを有することを特徴とする半導体
集積回路装置。 - 【請求項２２】 請求項21記載の半導体集積回路装置に
おいて、 さらに、前記第1導体は、前記第1不純物領域を貫通し、 前記第1導体から所定距離離間して配置形成され、前記
第1不純物領域の表面上に前記第1導体と実質的に同電位
を与える第2導体を有することを特徴とする半導体集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117992A JP2001308330A (ja) | 2000-04-19 | 2000-04-19 | 半導体集積回路装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117992A JP2001308330A (ja) | 2000-04-19 | 2000-04-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308330A true JP2001308330A (ja) | 2001-11-02 |
Family
ID=18629211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000117992A Pending JP2001308330A (ja) | 2000-04-19 | 2000-04-19 | 半導体集積回路装置 |
Country Status (2)
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|---|---|
| US (1) | US6534831B2 (ja) |
| JP (1) | JP2001308330A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7154151B2 (en) | 2004-06-03 | 2006-12-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008042046A (ja) * | 2006-08-09 | 2008-02-21 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2014154818A (ja) * | 2013-02-13 | 2014-08-25 | Lapis Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| US11469593B2 (en) | 2017-03-22 | 2022-10-11 | Murata Manufacturing Co., Ltd. | Thin-film ESD protection device with compact size |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
| US6833587B1 (en) * | 2001-06-18 | 2004-12-21 | Advanced Micro Devices, Inc. | Heat removal in SOI devices using a buried oxide layer/conductive layer combination |
| JP2004207271A (ja) * | 2002-12-20 | 2004-07-22 | Nec Electronics Corp | Ｓｏｉ基板及び半導体集積回路装置 |
| AU2004208199A1 (en) * | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | SOI structure comprising substrate contacts on both sides of the box, and method for the production of such a structure |
| JP2005116623A (ja) * | 2003-10-03 | 2005-04-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US6936514B1 (en) | 2004-04-05 | 2005-08-30 | Advanced Micro Devices, Inc. | Semiconductor component and method |
| US7223640B2 (en) * | 2005-03-03 | 2007-05-29 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| US20080185651A1 (en) * | 2007-02-01 | 2008-08-07 | Oki Electric Industry Co., Ltd. | SOI type semiconductor device having a protection circuit |
| JP5512931B2 (ja) * | 2007-03-26 | 2014-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5512930B2 (ja) | 2007-03-26 | 2014-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7994577B2 (en) * | 2008-07-18 | 2011-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection structures on SOI substrates |
| US7985990B2 (en) * | 2008-08-12 | 2011-07-26 | Texas Instruments Incorporated | Transistor layout for manufacturing process control |
| JP4984179B2 (ja) * | 2009-02-06 | 2012-07-25 | ソニー株式会社 | 半導体装置 |
| US8323996B2 (en) * | 2009-03-02 | 2012-12-04 | Infineon Technologies Ag | Semiconductor device |
| US20110260248A1 (en) * | 2010-04-27 | 2011-10-27 | Peter Smeys | SOI Wafer and Method of Forming the SOI Wafer with Through the Wafer Contacts and Trench Based Interconnect Structures that Electrically Connect the Through the Wafer Contacts |
| JP5766462B2 (ja) * | 2011-02-24 | 2015-08-19 | ローム株式会社 | 半導体装置およびその製造方法 |
| FR2985089B1 (fr) * | 2011-12-27 | 2015-12-04 | Commissariat Energie Atomique | Transistor et procede de fabrication d'un transistor |
| FR2989221A1 (fr) * | 2012-04-06 | 2013-10-11 | St Microelectronics Sa | Condensateur sur circuit integre |
| FR2993402B1 (fr) * | 2012-07-13 | 2018-02-02 | Commissariat Energie Atomique | Circuit integre sur soi comprenant une diode laterale de protection contre des decharges electrostatiques |
| US20150129967A1 (en) | 2013-11-12 | 2015-05-14 | Stmicroelectronics International N.V. | Dual gate fd-soi transistor |
| US9800204B2 (en) * | 2014-03-19 | 2017-10-24 | Stmicroelectronics International N.V. | Integrated circuit capacitor including dual gate silicon-on-insulator transistor |
| US10600809B2 (en) * | 2017-02-13 | 2020-03-24 | Vanguard International Semiconductor Corporation | Semiconductor structure and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340754A (en) * | 1992-09-02 | 1994-08-23 | Motorla, Inc. | Method for forming a transistor having a dynamic connection between a substrate and a channel region |
| JPH0923017A (ja) | 1995-07-06 | 1997-01-21 | Mitsubishi Electric Corp | Ｓｏｉ入力保護回路 |
| US5889293A (en) | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
| US6188122B1 (en) * | 1999-01-14 | 2001-02-13 | International Business Machines Corporation | Buried capacitor for silicon-on-insulator structure |
-
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-
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7154151B2 (en) | 2004-06-03 | 2006-12-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008042046A (ja) * | 2006-08-09 | 2008-02-21 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2014154818A (ja) * | 2013-02-13 | 2014-08-25 | Lapis Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム |
| US11469593B2 (en) | 2017-03-22 | 2022-10-11 | Murata Manufacturing Co., Ltd. | Thin-film ESD protection device with compact size |
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