JPH04234162A - 高信頼性半導体装置 - Google Patents
高信頼性半導体装置Info
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- JPH04234162A JPH04234162A JP3004039A JP403991A JPH04234162A JP H04234162 A JPH04234162 A JP H04234162A JP 3004039 A JP3004039 A JP 3004039A JP 403991 A JP403991 A JP 403991A JP H04234162 A JPH04234162 A JP H04234162A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、高信頼性半導体装置に
関するもので、特に、静電気放電(Electro−S
tatic Discharge:ESD)に対する耐
性の強い高信頼性半導体装置に関するものである。
関するもので、特に、静電気放電(Electro−S
tatic Discharge:ESD)に対する耐
性の強い高信頼性半導体装置に関するものである。
【0002】
【従来の技術】一般的にCMOS集積回路は雑音に強く
消費電力も少ない長所を有する。したがって、DRAM
装置においては、高集積化及び微細化技術が進んで行く
につれて、NMOS回路方式からCMOS回路方式に変
わりつつある。一方、CMOS集積回路は特有のラッチ
アップ問題及び静電気障害等による素子の特性低下から
装置を保護しようとする対策が研究されている。
消費電力も少ない長所を有する。したがって、DRAM
装置においては、高集積化及び微細化技術が進んで行く
につれて、NMOS回路方式からCMOS回路方式に変
わりつつある。一方、CMOS集積回路は特有のラッチ
アップ問題及び静電気障害等による素子の特性低下から
装置を保護しようとする対策が研究されている。
【0003】
【発明が解決しようとする課題】この対策において、特
に、静電気障害、すなわちESDはプラスチックなど物
質相互間の摩擦により生ずる静電気の放電、人体と衣類
の摩擦により生じる人体放電などでCMOS集積回路が
破壊される場合が多くて信頼性を低下させる。静電気破
壊の第1の原因は入力端子に加わる静電気によるゲート
酸化膜のパンク現象として知られている。この様なゲー
ト酸化膜の破壊はゲート入力端に抵抗及びダイオード等
により構成される保護回路を内蔵することによって解決
している。その第2の原因は、出力端子に加わる静電気
による出力端子の接合破壊として知られている。
に、静電気障害、すなわちESDはプラスチックなど物
質相互間の摩擦により生ずる静電気の放電、人体と衣類
の摩擦により生じる人体放電などでCMOS集積回路が
破壊される場合が多くて信頼性を低下させる。静電気破
壊の第1の原因は入力端子に加わる静電気によるゲート
酸化膜のパンク現象として知られている。この様なゲー
ト酸化膜の破壊はゲート入力端に抵抗及びダイオード等
により構成される保護回路を内蔵することによって解決
している。その第2の原因は、出力端子に加わる静電気
による出力端子の接合破壊として知られている。
【0004】静電気による出力端子の接合破壊を図1を
参照して説明する。すなわち、図1で通常のESD耐性
試験はチップ1の出力端子OTと接地端子Vssとの間
にESD試験装置2を連結する。ESD試験装置2はス
イッチSW、抵抗RT及びキャパシターCTの等価直列
回路で表現できる。したがって、ESD耐性試験はこの
キャパシターCTを数百から数千Vで充電させた後、ス
イッチSWをオンさせてキャパシターCTに充電された
静電荷がチップ1を通じて放電されながらチップ内部を
損なわせる程度をチェックする。ESDテスト時の放電
電流I0 は出力端プルダウントランジスタM2を通じ
て接地に流れる。
参照して説明する。すなわち、図1で通常のESD耐性
試験はチップ1の出力端子OTと接地端子Vssとの間
にESD試験装置2を連結する。ESD試験装置2はス
イッチSW、抵抗RT及びキャパシターCTの等価直列
回路で表現できる。したがって、ESD耐性試験はこの
キャパシターCTを数百から数千Vで充電させた後、ス
イッチSWをオンさせてキャパシターCTに充電された
静電荷がチップ1を通じて放電されながらチップ内部を
損なわせる程度をチェックする。ESDテスト時の放電
電流I0 は出力端プルダウントランジスタM2を通じ
て接地に流れる。
【0005】図2を参照すれば、キャパシターCTの充
電電圧がポジティブである場合、プルダウントランジス
タM2 のn+ pドレイン接合部15aには逆バイア
スがかかり、n+ pソース接合部15bには順バイア
スがかかるので、ドレイン金属配線層16bに加わる高
電圧によりn+ pドレイン接合部15aでブレイクダ
ウンが起こりながらドレイン接合部15aからソース接
合部15bに向けて放電電流I0 が流れる。スイッチ
SWがオフされた状態でキャパシターCTに充電される
電圧が2000v である場合、100pF のキャパ
シターCTに貯蔵される静電気エネルギーEは次式によ
って求められる。 E=CV2 /2 =(100pF/2)×(2000V)2 =0.2m
Jすなわち、キャパシターCTで充電された0.2mJ
の充電エネルギーがSED試験装置2の抵抗RTとチッ
プ1の出力端プルダウントランジスタM2を通じて消耗
されるが、この際の放電時定数τは出力端素子の抵抗値
が小さいとすれば、τはRTとCTとの積にほぼ等価で
あり、その値は、RT・CT=100pF ×1.5k
Ω=0.15μsecとなる。ここで、抵抗RTは1.
5kΩの場合である。したがって、平均電力消耗Wは、
W=E/τ=0.2mJ /0.15μsec =1.
3KWに達する。
電電圧がポジティブである場合、プルダウントランジス
タM2 のn+ pドレイン接合部15aには逆バイア
スがかかり、n+ pソース接合部15bには順バイア
スがかかるので、ドレイン金属配線層16bに加わる高
電圧によりn+ pドレイン接合部15aでブレイクダ
ウンが起こりながらドレイン接合部15aからソース接
合部15bに向けて放電電流I0 が流れる。スイッチ
SWがオフされた状態でキャパシターCTに充電される
電圧が2000v である場合、100pF のキャパ
シターCTに貯蔵される静電気エネルギーEは次式によ
って求められる。 E=CV2 /2 =(100pF/2)×(2000V)2 =0.2m
Jすなわち、キャパシターCTで充電された0.2mJ
の充電エネルギーがSED試験装置2の抵抗RTとチッ
プ1の出力端プルダウントランジスタM2を通じて消耗
されるが、この際の放電時定数τは出力端素子の抵抗値
が小さいとすれば、τはRTとCTとの積にほぼ等価で
あり、その値は、RT・CT=100pF ×1.5k
Ω=0.15μsecとなる。ここで、抵抗RTは1.
5kΩの場合である。したがって、平均電力消耗Wは、
W=E/τ=0.2mJ /0.15μsec =1.
3KWに達する。
【0006】これは、0.2mJ の総充電エネルギー
が約1.3KW の電力で約0.15μsec の間、
抵抗RTとチップの出力端プルダウントランジスタM2
の逆バイアスされたn+ pドレイン接合部15aを通
じて消耗されることを意味する。したがって、逆バイア
ス電圧(通常では10〜30V)に放電電流I0 をか
けた値に比例する熱が接合部で発生される。この熱によ
り融点の低いドレイン金属電極層16bが溶けたり、そ
の接触部で金属及びシリコン間の反応を誘発させてドレ
イン金属電極層16bと基板との間にショットを発生さ
せ、結局n+ p接合部15bの破壊による漏れ電流の
増加が表われる。それゆえ、素子の動作特性を大きく妨
げる。最近、CMOS集積回路が高集積化及び微細化さ
れて行くにつれ、ショットチャネル効果を減少させるた
めにn+ 層15a、15bの深さが浅くなりつつあり
、およそ0.2 〜0.7μm程度で金属配線層16b
とシリコン基板10との接触面からシリコン基板10内
に発生されるスパイク(spike)18の深さがn+
の層の深さを越えることになると、欠陥による漏れ電
流の増加及び接合降伏電圧の減少で素子の特性が劣るこ
とになるので信頼性が悪くなる。
が約1.3KW の電力で約0.15μsec の間、
抵抗RTとチップの出力端プルダウントランジスタM2
の逆バイアスされたn+ pドレイン接合部15aを通
じて消耗されることを意味する。したがって、逆バイア
ス電圧(通常では10〜30V)に放電電流I0 をか
けた値に比例する熱が接合部で発生される。この熱によ
り融点の低いドレイン金属電極層16bが溶けたり、そ
の接触部で金属及びシリコン間の反応を誘発させてドレ
イン金属電極層16bと基板との間にショットを発生さ
せ、結局n+ p接合部15bの破壊による漏れ電流の
増加が表われる。それゆえ、素子の動作特性を大きく妨
げる。最近、CMOS集積回路が高集積化及び微細化さ
れて行くにつれ、ショットチャネル効果を減少させるた
めにn+ 層15a、15bの深さが浅くなりつつあり
、およそ0.2 〜0.7μm程度で金属配線層16b
とシリコン基板10との接触面からシリコン基板10内
に発生されるスパイク(spike)18の深さがn+
の層の深さを越えることになると、欠陥による漏れ電
流の増加及び接合降伏電圧の減少で素子の特性が劣るこ
とになるので信頼性が悪くなる。
【0007】したがって、従来ではプルダウントランジ
スタM2のドレイン端子と出力端子OTとの間に抵抗を
挿入して放電時定数τを増加させることによってピーク
電流を減少させるか、この抵抗によるエネルギー消耗を
分散させる方法を取った。しかしながら、この方法は挿
入抵抗による出力電流の低下によって出力電圧が抑えら
れるので動作速度の低下を招く。このために、従来では
その抵抗値がおよそ10Ω以下の低い値を有するn+
接合層またはドープされた多結晶シリコンなどの低抵抗
配線層を使っていたが、前述したように動作速度低下な
どの制約条件があるので出力端ESD 保護側面で大き
な効果が得られない実情であった。また、従来ではコン
タクト部位にW 、Mo、Ti、Ta、及びCoなどの
高融点金属(refractory metal la
yer)を介してシリコン基板と金属層との間の溶融反
応を防止することによって、ESD に対するコンタク
ト部位の耐性を向上させる方法が知られている。しかし
、この方法もやはり出力端トランジスタの接合部のES
D 耐性を直接に増加させることはできない情況である
。
スタM2のドレイン端子と出力端子OTとの間に抵抗を
挿入して放電時定数τを増加させることによってピーク
電流を減少させるか、この抵抗によるエネルギー消耗を
分散させる方法を取った。しかしながら、この方法は挿
入抵抗による出力電流の低下によって出力電圧が抑えら
れるので動作速度の低下を招く。このために、従来では
その抵抗値がおよそ10Ω以下の低い値を有するn+
接合層またはドープされた多結晶シリコンなどの低抵抗
配線層を使っていたが、前述したように動作速度低下な
どの制約条件があるので出力端ESD 保護側面で大き
な効果が得られない実情であった。また、従来ではコン
タクト部位にW 、Mo、Ti、Ta、及びCoなどの
高融点金属(refractory metal la
yer)を介してシリコン基板と金属層との間の溶融反
応を防止することによって、ESD に対するコンタク
ト部位の耐性を向上させる方法が知られている。しかし
、この方法もやはり出力端トランジスタの接合部のES
D 耐性を直接に増加させることはできない情況である
。
【0008】本発明は、上記のような問題点に鑑みてな
されたものであり、その第1の目的は、ESD 耐性の
強いコンタクト接合構造を有する高信頼性半導体装置の
提供にある。また第2の目的は、CMOS半導体装置の
信頼性を向上させ得る高信頼性半導体装置の提供にある
。
されたものであり、その第1の目的は、ESD 耐性の
強いコンタクト接合構造を有する高信頼性半導体装置の
提供にある。また第2の目的は、CMOS半導体装置の
信頼性を向上させ得る高信頼性半導体装置の提供にある
。
【0009】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では、第1伝導型の半導体基板と、当該
半導体基板内に表面から一定深さを有して形成される第
2伝導型の浅い接合領域と、前記半導体基板上に絶縁層
を介して形成され、当該絶縁層に形成されたコンタクト
ホールを通じて前記浅い接合領域と接触され、出力端子
と連なる低抵抗配線層と、前記浅い接合領域内のコンタ
クト領域を含む領域を有し、前記出力端子に加わる静電
気により前記低抵抗配線層と前記浅い接合領域とのコン
タクト部位から前記半導体基板内に発生される接合破壊
部分を充分に取り巻ける程度の深さを有するように前記
半導体基板内に形成される第2伝導型の深い接合領域を
具備することを特徴とする。
ために、本発明では、第1伝導型の半導体基板と、当該
半導体基板内に表面から一定深さを有して形成される第
2伝導型の浅い接合領域と、前記半導体基板上に絶縁層
を介して形成され、当該絶縁層に形成されたコンタクト
ホールを通じて前記浅い接合領域と接触され、出力端子
と連なる低抵抗配線層と、前記浅い接合領域内のコンタ
クト領域を含む領域を有し、前記出力端子に加わる静電
気により前記低抵抗配線層と前記浅い接合領域とのコン
タクト部位から前記半導体基板内に発生される接合破壊
部分を充分に取り巻ける程度の深さを有するように前記
半導体基板内に形成される第2伝導型の深い接合領域を
具備することを特徴とする。
【0010】ここで、浅い接合領域は出力端トランジス
タのドレインまたはソース領域である。この発明の装置
を含むCMOS半導体装置は、第2伝導型の深い接合領
域を有するMOSトランジスタと第2伝導型のウェル領
域内に形成される通常のMOSトランジスタとの間に浅
い接合領域のみを有する通常のMOSトランジスタを介
するのがラッチアップ問題などに対して効果的に対処で
きて望ましい。前述のこの発明の装置を含むCMOS半
導体装置の製造方法は通常のCMOS半導体装置の製造
方法において第2伝導型のウェル形成時に同時に深い接
合領域を形成することが望ましい。このようにすれば別
途の追加工程なしにレイアウト設計変更のみによって簡
単にこの発明の装置を製造できる。
タのドレインまたはソース領域である。この発明の装置
を含むCMOS半導体装置は、第2伝導型の深い接合領
域を有するMOSトランジスタと第2伝導型のウェル領
域内に形成される通常のMOSトランジスタとの間に浅
い接合領域のみを有する通常のMOSトランジスタを介
するのがラッチアップ問題などに対して効果的に対処で
きて望ましい。前述のこの発明の装置を含むCMOS半
導体装置の製造方法は通常のCMOS半導体装置の製造
方法において第2伝導型のウェル形成時に同時に深い接
合領域を形成することが望ましい。このようにすれば別
途の追加工程なしにレイアウト設計変更のみによって簡
単にこの発明の装置を製造できる。
【0011】
【作用】このような本発明の装置にあっては、第1伝導
型の半導体基板と第2伝導型の浅い接合領域と半導体基
板内に絶縁層を介して形成され絶縁層に形成されたコン
タクトホールを通じて浅い接合領域と接触され出力端子
と連なる低抵抗層が具備されているから、ESD耐性の
良好な半導体装置を得ることができる。
型の半導体基板と第2伝導型の浅い接合領域と半導体基
板内に絶縁層を介して形成され絶縁層に形成されたコン
タクトホールを通じて浅い接合領域と接触され出力端子
と連なる低抵抗層が具備されているから、ESD耐性の
良好な半導体装置を得ることができる。
【0012】
【実施例】以下、添付した図面を参照して本発明の好適
な実施例を説明する。図3に示したように、この発明に
よる高信頼性半導体素子は第1伝導型の半導体基板20
内に0.2 〜0.7 μmの深さで形成される第2伝
導型の浅い接合領域22a,22bと前記半導体基板2
0上に形成される低抵抗配線層24aは絶縁層28に形
成されるコンタクトホール25a,25bを通じて接触
される。 また、半導体素子は前記浅い接合領域22a,22b内
でコンタクト部位を含み、半導体基板20内に3〜6μ
mの深さで形成される第2伝導型の深い接合領域26a
,26bを有する。この深い接合領域26a,26bは
前記低抵抗配線層24a,24bと浅い接合領域22a
,22bのコンタクト部位から静電気放電により発生さ
れる接合破壊部分29を充分に取り巻けるくらいの深さ
を有する。ここで、NMOSトランジスタの場合、第1
伝導型がP型不純物であり第2伝導型はn型不純物であ
る。PMOSトランジスタの場合には、第1伝導型がn
型不純物であり第2伝導型はp型不純物である。図面に
おける未説明符号23はゲート電極層、27はフィール
ド酸化膜である。すなわち、この様な高信頼性半導体素
子は接触部25bで静電気によるスパイク(spike
)が発生されるとしても、深い接合領域26bにより
スパイク29、すなわち接合破壊部分が第1伝導型の半
導体基板20まで達することを防止することができる。 この様なコンタクト領域下で深い接合領域を形成する方
法はコンタクトホール25a,25bを形成した後、コ
ンタクトホールのまわりの厚い絶縁層28をマスクとし
てコンタクト領域にのみ燐(phosphorus)ま
たは硼素(Boron )をイオン注入してn+ また
はp+ の深い接合領域を浅い接合領域内に形成するこ
ともできる。しかし、この様な方法は追加でイオン注入
工程が要求され、この際n+ またはp+を別途にイオ
ン注入するためには2回のフォトリソグラフィー工程が
要求される。また、コンタクト形成後には半導体素子に
高い温度の熱処理工程を使用しにくいのでコンタクト領
域に注入された燐(p+ )及び硼素(B+ )イオン
の活性化が難しい。したがって、この発明では通常のC
MOS半導体製造工程時に使われる第2伝導型ウェル形
成工程時、コンタクトの下に深い接合領域を同時に形成
させることにより、前述した製造方法の短所を補い、効
果的に出力端トランジスタのESD 耐性を改善させ得
る高信頼性CMOS半導体装置の製造方法を図4(A)
から図6(C)に示す。
な実施例を説明する。図3に示したように、この発明に
よる高信頼性半導体素子は第1伝導型の半導体基板20
内に0.2 〜0.7 μmの深さで形成される第2伝
導型の浅い接合領域22a,22bと前記半導体基板2
0上に形成される低抵抗配線層24aは絶縁層28に形
成されるコンタクトホール25a,25bを通じて接触
される。 また、半導体素子は前記浅い接合領域22a,22b内
でコンタクト部位を含み、半導体基板20内に3〜6μ
mの深さで形成される第2伝導型の深い接合領域26a
,26bを有する。この深い接合領域26a,26bは
前記低抵抗配線層24a,24bと浅い接合領域22a
,22bのコンタクト部位から静電気放電により発生さ
れる接合破壊部分29を充分に取り巻けるくらいの深さ
を有する。ここで、NMOSトランジスタの場合、第1
伝導型がP型不純物であり第2伝導型はn型不純物であ
る。PMOSトランジスタの場合には、第1伝導型がn
型不純物であり第2伝導型はp型不純物である。図面に
おける未説明符号23はゲート電極層、27はフィール
ド酸化膜である。すなわち、この様な高信頼性半導体素
子は接触部25bで静電気によるスパイク(spike
)が発生されるとしても、深い接合領域26bにより
スパイク29、すなわち接合破壊部分が第1伝導型の半
導体基板20まで達することを防止することができる。 この様なコンタクト領域下で深い接合領域を形成する方
法はコンタクトホール25a,25bを形成した後、コ
ンタクトホールのまわりの厚い絶縁層28をマスクとし
てコンタクト領域にのみ燐(phosphorus)ま
たは硼素(Boron )をイオン注入してn+ また
はp+ の深い接合領域を浅い接合領域内に形成するこ
ともできる。しかし、この様な方法は追加でイオン注入
工程が要求され、この際n+ またはp+を別途にイオ
ン注入するためには2回のフォトリソグラフィー工程が
要求される。また、コンタクト形成後には半導体素子に
高い温度の熱処理工程を使用しにくいのでコンタクト領
域に注入された燐(p+ )及び硼素(B+ )イオン
の活性化が難しい。したがって、この発明では通常のC
MOS半導体製造工程時に使われる第2伝導型ウェル形
成工程時、コンタクトの下に深い接合領域を同時に形成
させることにより、前述した製造方法の短所を補い、効
果的に出力端トランジスタのESD 耐性を改善させ得
る高信頼性CMOS半導体装置の製造方法を図4(A)
から図6(C)に示す。
【0013】図4(A)から図6(C)までの工程はp
型基板にダブルウェルCMOS工程を利用した場合であ
り、n+ ドープされた多結晶シリコンゲートを利用し
た場合である。 図4(A)で示すように、約10Ω−cmの比抵抗を有
する100結晶方向のp型シリコン基板100に300
オングストロームの厚さのパッド酸化膜101を100
0度の酸素雰囲気下で熱的成長をさせる。このパッド酸
化膜101上にCVD 方法で約1000オングストロ
ームの厚さのSi3N4 の窒化膜102を沈積させる
。その後、通常の写真蝕刻法を利用して後述する図4(
C)に図示されたnウェル104a,104b,105
領域上の窒化膜102を除去してから残された窒化膜1
02をマスクとして100Kevのエネルギーで101
3/cm2 のドス(dose)で燐(p+ )をイオ
ン注入する。 図4(B)で示すように、前記残された窒化膜102を
マスクとして約4000オングストロームの厚さの酸化
膜106を熱的に成長させて前記残された窒化膜102
を除去する。以後前記酸化膜106をマスクとして後述
する図4(C)に図示されたpウェル108の形成のた
めに30Kevのエネルギーで3×1012/cm2
のドスで硼素(B+ )をイオン注入する。
型基板にダブルウェルCMOS工程を利用した場合であ
り、n+ ドープされた多結晶シリコンゲートを利用し
た場合である。 図4(A)で示すように、約10Ω−cmの比抵抗を有
する100結晶方向のp型シリコン基板100に300
オングストロームの厚さのパッド酸化膜101を100
0度の酸素雰囲気下で熱的成長をさせる。このパッド酸
化膜101上にCVD 方法で約1000オングストロ
ームの厚さのSi3N4 の窒化膜102を沈積させる
。その後、通常の写真蝕刻法を利用して後述する図4(
C)に図示されたnウェル104a,104b,105
領域上の窒化膜102を除去してから残された窒化膜1
02をマスクとして100Kevのエネルギーで101
3/cm2 のドス(dose)で燐(p+ )をイオ
ン注入する。 図4(B)で示すように、前記残された窒化膜102を
マスクとして約4000オングストロームの厚さの酸化
膜106を熱的に成長させて前記残された窒化膜102
を除去する。以後前記酸化膜106をマスクとして後述
する図4(C)に図示されたpウェル108の形成のた
めに30Kevのエネルギーで3×1012/cm2
のドスで硼素(B+ )をイオン注入する。
【0014】図4(C)で示すように、前記燐(p+
)及び硼素(B+)をイオン注入した後、約1150度
の温度で12時間程度半導体基板100をドライブイン
させれば、注入されたイオンが熱的に拡散されながら約
4μmの深さのnウェル104a,104b,104c
とpウェル108が形成される。以後、基板上の酸化膜
101,106を除去して、再び熱酸化法により約20
0オングストロームの厚さのSiO2膜110を成長さ
せる。 図4(D)で示すように、前記SiO2膜110上にC
VD 方法で約1500オングストロームの厚さのSi
3N4 の窒化膜112を沈積させた後、写真蝕刻法に
より、トランジスタ形成のためのアクティブ領域T1,
T2,T3上の窒化膜112のみを残して、残りは除去
する。
)及び硼素(B+)をイオン注入した後、約1150度
の温度で12時間程度半導体基板100をドライブイン
させれば、注入されたイオンが熱的に拡散されながら約
4μmの深さのnウェル104a,104b,104c
とpウェル108が形成される。以後、基板上の酸化膜
101,106を除去して、再び熱酸化法により約20
0オングストロームの厚さのSiO2膜110を成長さ
せる。 図4(D)で示すように、前記SiO2膜110上にC
VD 方法で約1500オングストロームの厚さのSi
3N4 の窒化膜112を沈積させた後、写真蝕刻法に
より、トランジスタ形成のためのアクティブ領域T1,
T2,T3上の窒化膜112のみを残して、残りは除去
する。
【0015】図5(A)で示すように、後述する図5(
C)のp型チャネルストップ層114を形成するため、
nウェル105領域をフォトレジスト116でアクティ
ブ領域T1,T2 のまわりに覆い、約30Kevのエ
ネルギーで1013/cm2 のドスで硼素(B+ )
をイオン注入する。 図5(B)図で示すように、前記フォトレジスト116
を除去し、後述する図5(C)のストップ層118を形
成するため、nウェル105領域を除いた残りの領域を
フォトレジスト120で覆い、アクティブ領域T3のま
わりに約100Kevのエネルギーで1013/cm2
のドスで燐(p+ )をイオン注入する。 図5(C)で示すように、前記フォトレジスト120を
除去して残された窒化膜112をマスクとして約100
0度の酸素雰囲気下で約5000オングストローム程度
のフィールド酸化膜122を熱的に成長させる。以後、
残された窒化膜112を湿式蝕刻法で除去する。 図5(D)で示すように、前記窒化膜112の除去後、
SiO2膜110を除去して各トランジスタのゲート絶
縁膜124を900度の酸素雰囲気下で約200オング
ストロームの厚さで成長させて多結晶シリコンを沈積さ
せた後、通常の写真蝕刻法により多結晶シリコンをパタ
ーニングして、ゲート電極層126を形成する。ここで
ゲート電極層126の抵抗を減少させるため、前記多結
晶シリコンの沈積後900度でPOCI3 拡散により
多結晶シリコンをn型不純物でドーピングさせ、その上
にCVD 方法により高融点金属膜及び金属シリサイド
膜を積層した後ゲートパターニング工程を行なうことも
できる。ここで、高融点金属はタングステン(W) 、
モリブデン(Mo)、チタンb(Ti)、タンタル(T
antalum)、コバルト(Co)などを使う。
C)のp型チャネルストップ層114を形成するため、
nウェル105領域をフォトレジスト116でアクティ
ブ領域T1,T2 のまわりに覆い、約30Kevのエ
ネルギーで1013/cm2 のドスで硼素(B+ )
をイオン注入する。 図5(B)図で示すように、前記フォトレジスト116
を除去し、後述する図5(C)のストップ層118を形
成するため、nウェル105領域を除いた残りの領域を
フォトレジスト120で覆い、アクティブ領域T3のま
わりに約100Kevのエネルギーで1013/cm2
のドスで燐(p+ )をイオン注入する。 図5(C)で示すように、前記フォトレジスト120を
除去して残された窒化膜112をマスクとして約100
0度の酸素雰囲気下で約5000オングストローム程度
のフィールド酸化膜122を熱的に成長させる。以後、
残された窒化膜112を湿式蝕刻法で除去する。 図5(D)で示すように、前記窒化膜112の除去後、
SiO2膜110を除去して各トランジスタのゲート絶
縁膜124を900度の酸素雰囲気下で約200オング
ストロームの厚さで成長させて多結晶シリコンを沈積さ
せた後、通常の写真蝕刻法により多結晶シリコンをパタ
ーニングして、ゲート電極層126を形成する。ここで
ゲート電極層126の抵抗を減少させるため、前記多結
晶シリコンの沈積後900度でPOCI3 拡散により
多結晶シリコンをn型不純物でドーピングさせ、その上
にCVD 方法により高融点金属膜及び金属シリサイド
膜を積層した後ゲートパターニング工程を行なうことも
できる。ここで、高融点金属はタングステン(W) 、
モリブデン(Mo)、チタンb(Ti)、タンタル(T
antalum)、コバルト(Co)などを使う。
【0016】図6(A)で示すように、前記ゲート電極
層126を形成した後、nウェル105領域をフォトレ
ジスト128で覆い、アクティブ領域T1,T2 にN
チャネルトランジスタのドレインまたはソース層130
を形成するために50Kevのエネルギーで5×101
5/cm2 のドスで砒素(As+ )をイオン注入す
る。 図6(B)で示すように、前記フォトレジスト128を
除去した後、nウェル105領域を除いた残り領域をフ
ォトレジスト132で覆い、アクティブ領域T3にPチ
ャネルトランジスタスタのドレインまたはソース層13
4を形成するために、50Kevのエネルギーで5×1
015/cm2 のドスでBF2 + をイオン注入す
る。 図6(C)で示すように、前述したドレイン、ソース層
のイオン注入工程を終えた後、フォトレジスト132を
除去してBPSG(Boro−Phosphoro−S
ilicate Glass) 膜136を沈積し、コ
ンタクトホール138を形成した後、低抵抗配線層14
0を沈積し、通常の写真蝕刻工程によりパターニングし
て素子を完成する。ここで、低抵抗配線層140はドー
ピングされた多結晶シリコンを沈積し、その上に金属配
線層を沈積して回路配線を形成する場合、前記金属配線
層は1%のSi、0.5%のCuを含有するアルミニウ
ム(Al)を使える。特に高集積化されるにつれ、コン
タクト内でのSi析出による断線などの問題を解決する
ために、コンタクト部位のアルミニウム層とシリコン基
板との間にチタン(Ti)、窒化チタン(TiN) 、
タングステン(W) 、モリブデン(Mo)、タンタル
(Ta)、コバルト(Co)等の高融点金属層を付加す
ることもできる。このようにコンタクト部位に高融点金
属層を介することによってESD 耐性をより向上させ
得る。
層126を形成した後、nウェル105領域をフォトレ
ジスト128で覆い、アクティブ領域T1,T2 にN
チャネルトランジスタのドレインまたはソース層130
を形成するために50Kevのエネルギーで5×101
5/cm2 のドスで砒素(As+ )をイオン注入す
る。 図6(B)で示すように、前記フォトレジスト128を
除去した後、nウェル105領域を除いた残り領域をフ
ォトレジスト132で覆い、アクティブ領域T3にPチ
ャネルトランジスタスタのドレインまたはソース層13
4を形成するために、50Kevのエネルギーで5×1
015/cm2 のドスでBF2 + をイオン注入す
る。 図6(C)で示すように、前述したドレイン、ソース層
のイオン注入工程を終えた後、フォトレジスト132を
除去してBPSG(Boro−Phosphoro−S
ilicate Glass) 膜136を沈積し、コ
ンタクトホール138を形成した後、低抵抗配線層14
0を沈積し、通常の写真蝕刻工程によりパターニングし
て素子を完成する。ここで、低抵抗配線層140はドー
ピングされた多結晶シリコンを沈積し、その上に金属配
線層を沈積して回路配線を形成する場合、前記金属配線
層は1%のSi、0.5%のCuを含有するアルミニウ
ム(Al)を使える。特に高集積化されるにつれ、コン
タクト内でのSi析出による断線などの問題を解決する
ために、コンタクト部位のアルミニウム層とシリコン基
板との間にチタン(Ti)、窒化チタン(TiN) 、
タングステン(W) 、モリブデン(Mo)、タンタル
(Ta)、コバルト(Co)等の高融点金属層を付加す
ることもできる。このようにコンタクト部位に高融点金
属層を介することによってESD 耐性をより向上させ
得る。
【0017】前述の実施例ではp型基板にn型の深い接
合領域を有する素子を例として説明したが、n型基板に
p型の深い接合領域も同一の方法で製造できることは言
うまでもない。また、図3ではトランジスタのソースと
ドレイン22a,22bの両側に深いnウェル接合26
a,26bを形成したが、ESD耐性の要求される接合
がトランジスタのソースまたはドレインの内1つのみ形
成させることもできる。
合領域を有する素子を例として説明したが、n型基板に
p型の深い接合領域も同一の方法で製造できることは言
うまでもない。また、図3ではトランジスタのソースと
ドレイン22a,22bの両側に深いnウェル接合26
a,26bを形成したが、ESD耐性の要求される接合
がトランジスタのソースまたはドレインの内1つのみ形
成させることもできる。
【0018】
【発明の効果】以上述べたように本発明によれば、CM
OS工程中ウェル形成時、この発明による深い接合領域
を同時に形成する場合は、コンタクトホールを通じたイ
オン注入法に比べて工程の初期段階で深い接合領域の不
純物がドライブインされているので、深い接合領域の不
純物拡散工程の困難性を排除することができる。したが
って、より効率的で簡単にこの発明の高信頼性素子を形
成し得る。
OS工程中ウェル形成時、この発明による深い接合領域
を同時に形成する場合は、コンタクトホールを通じたイ
オン注入法に比べて工程の初期段階で深い接合領域の不
純物がドライブインされているので、深い接合領域の不
純物拡散工程の困難性を排除することができる。したが
って、より効率的で簡単にこの発明の高信頼性素子を形
成し得る。
【図1】一般的なCMOS集積回路の出力端ESD耐性
試験等等価回路図である。
試験等等価回路図である。
【図2】一般的なCMOS集積回路の出力端素子の構造
を示した断面構造図である。
を示した断面構造図である。
【図3】本発明による高信頼性半導体装置の断面構造図
である。
である。
【図4】(A)から(D)は本発明による高信頼性CM
OS半導体装置の製造工程順序図である。
OS半導体装置の製造工程順序図である。
【図5】(A)から(D)は図4(D)に引き続いて行
われる高信頼性CMOS半導体装置の製造工程順序図で
ある。
われる高信頼性CMOS半導体装置の製造工程順序図で
ある。
【図6】(A)から(C)は図5(D)に引き続いて行
われる高信頼性CMOS半導体装置の製造工程順序図で
ある。
われる高信頼性CMOS半導体装置の製造工程順序図で
ある。
1…CMOS集積回路チップ 2…ESD試験装
置M1,M2…トランジスタ OT…出力端子S
W…スイッチ RT…抵抗
CT…キャパシター 10,20…
半導体基板11…nウェル
12,27…フィールド酸化膜 13,28…絶縁層 14a,14
b,23…ゲート電極層 15a,15b…ドレイン及びソース層16a,16b
,16c,24a,24b…低抵抗配線層 18,29…スパイクまたは接合破壊部分22a,22
b…浅い接合領域 25a,25b…コンタクトホール 26a,26b…深い接合領域 100…半導体基板 101…パッ
ド酸化膜102,112…窒化膜 104a
,104b,105…nウェル 106,110…酸化膜 108…Pウェル
114…P型チャネルストップ層 116,120,128,132…フォトレジスト11
8…n型チャネルストップ層 122…フィールド酸化膜 124…ゲート酸化
膜126…ゲート電極層 130…nチャネルトランジスタのドレイン及びソース
層 134…Pチャネルトランジスタのドレイン及びソース
層 136…BPSG膜 138…コン
タクトホール 140…低抵抗配線層
置M1,M2…トランジスタ OT…出力端子S
W…スイッチ RT…抵抗
CT…キャパシター 10,20…
半導体基板11…nウェル
12,27…フィールド酸化膜 13,28…絶縁層 14a,14
b,23…ゲート電極層 15a,15b…ドレイン及びソース層16a,16b
,16c,24a,24b…低抵抗配線層 18,29…スパイクまたは接合破壊部分22a,22
b…浅い接合領域 25a,25b…コンタクトホール 26a,26b…深い接合領域 100…半導体基板 101…パッ
ド酸化膜102,112…窒化膜 104a
,104b,105…nウェル 106,110…酸化膜 108…Pウェル
114…P型チャネルストップ層 116,120,128,132…フォトレジスト11
8…n型チャネルストップ層 122…フィールド酸化膜 124…ゲート酸化
膜126…ゲート電極層 130…nチャネルトランジスタのドレイン及びソース
層 134…Pチャネルトランジスタのドレイン及びソース
層 136…BPSG膜 138…コン
タクトホール 140…低抵抗配線層
Claims (16)
- 【請求項1】第1伝導型の半導体基板と、当該半導体基
板内に表面から一定深さを有して形成される第2伝導型
の浅い接合領域と、前記半導体基板上に絶縁層を介して
形成され、当該絶縁層に形成されたコンタクトホールを
通じて前記浅い接合領域と接触され、出力端子と連なる
低抵抗配線層と、前記浅い接合領域内のコンタクト領域
を含む領域を有し、前記出力端子に加わる静電気により
前記低抵抗配線層と前記浅い接合領域とのコンタクト部
位から前記半導体基板内に発生される接合破壊部分を充
分に取り巻ける程度の深さを有するように前記半導体基
板内に形成される第2伝導型の深い接合領域を具備する
ことを特徴とする高信頼性半導体装置。 - 【請求項2】前記浅い接合領域はMOS トランジスタ
のソースまたはドレイン層であることを特徴とする請求
項1記載の高信頼性半導体装置。 - 【請求項3】前記低抵抗配線層はアルミニウム(Al)
を基本材料としてシリコンを含むことを特徴とする請求
項1記載の高信頼性半導体装置。 - 【請求項4】前記低抵抗配線層はアルミニウム(Al)
を基本材料としてシリコン及び銅を含むことを特徴とす
る請求項1記載の高信頼性半導体装置。 - 【請求項5】前記低抵抗配線層は高濃度でドーピングさ
れた多結晶シリコンよりなることを特徴とする請求項1
記載の高信頼性半導体装置。 - 【請求項6】前記低抵抗配線層は高濃度でドーピングさ
れた多結晶シリコン層と高融点金属シリサイド層の複合
層より構成されることを特徴とする請求項1記載の高信
頼性半導体装置。 - 【請求項7】前記低抵抗配線層は高融点金属層または高
融点金属シリサイド層より構成されることを特徴とする
請求項1記載の高信頼性半導体装置。 - 【請求項8】高融点金属はタングステン(W) 、チタ
ン(Ti)、タンタル(Ta)、モリブデン(Mo)ま
たはコバルト(Co)の内の1つであることを特徴とす
る請求項6または請求項7記載の高信頼性半導体装置。 - 【請求項9】前記深い接合領域はCMOS半導体装置の
ウェル形成時に同時に形成されることを特徴とする請求
項1記載の高信頼性半導体装置。 - 【請求項10】前記半導体基板はp型であり、前記深い
接合領域はn型であることを特徴とする請求項1記載の
高信頼性半導体装置。 - 【請求項11】前記半導体基板はn型であり、前記深い
接合領域はp型であることを特徴とする請求項1記載の
高信頼性半導体装置。 - 【請求項12】第1伝導型の半導体基板内に形成された
第2伝導型のウェル内に第1伝導型のチャネルを有する
第1MOS トランジスタと、前記半導体基板上に形成
され、第2伝導型のチャネルを有する第2MOS トラ
ンジスタと、前記第1MOS トランジスタと前記第2
MOS トランジスタとの間の前記半導体基板上に形成
され、第2伝導型のチャネルを有する第3MOS トラ
ンジスタを具備し、前記第2MOS トランジスタはソ
ース及びドレイン領域内にソース及びドレインコンタク
トを含み、前記ソースあるいはドレインコンタクト部位
から静電気により前記半導体基板内に発生される接合破
壊部分を充分に取り巻ける程度の深さを有する第2伝導
型の深い接合領域を具備することを特徴とする高信頼性
半導体装置。 - 【請求項13】前記第2MOS トランジスタの第2伝
導型の深い接合領域は前記第2伝導型のウェル形成時に
同時に形成されることを特徴とする請求項12記載の高
信頼性半導体装置。 - 【請求項14】前記第1伝導型はP型であり、第2伝導
型はn型であることを特徴とする請求項13記載の高信
頼性半導体装置。 - 【請求項15】前記第1伝導型はn型であり、第2伝導
型はp型であることを特徴とする請求項13記載の高信
頼性半導体装置。 - 【請求項16】前記第2MOS トランジスタは半導体
装置の出力端子の出力トランジスタであることを特徴と
する請求項12記載の高信頼性半導体装置。
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- 1991-01-16 IT ITMI910091A patent/IT1245794B/it active IP Right Grant
- 1991-01-17 JP JP3004039A patent/JPH04234162A/ja active Pending
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- 1991-01-21 FR FR9100620A patent/FR2666454A1/fr not_active Withdrawn
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