JP3456242B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた、少なくともＭＯＳ形トランジスタを含む半導体装
置において、外部からの過大な静電気などのサージ入力
や製造途中で発生する静電気に対してトランジスタなど
を保護するための構造に関する。
れた、少なくともＭＯＳ形トランジスタを含む半導体装
置において、外部からの過大な静電気などのサージ入力
や製造途中で発生する静電気に対してトランジスタなど
を保護するための構造に関する。
【０００２】
【従来の技術】従来の静電気などの外部からのサージ入
力に対する保護としては、ボンディングパッド部と内部
回路との間に、拡散抵抗やポリシリコン抵抗などの各種
の抵抗や、ダイオード、トランジスタなどを組み合わせ
て保護回路を構成し保護していた。
力に対する保護としては、ボンディングパッド部と内部
回路との間に、拡散抵抗やポリシリコン抵抗などの各種
の抵抗や、ダイオード、トランジスタなどを組み合わせ
て保護回路を構成し保護していた。
【０００３】
【発明が解決しようとする課題】近年、トランジスタの
微細化が高速化、高密度化のために進んできており、ト
ランジスタの構造としても、ホットキャリア対策として
ドレイン拡散層のゲート端に低濃度拡散層領域を設けた
ＬＤＤ構造や、ヒ素とリンの拡散係数の違いを利用して
低濃度領域を設ける２重拡散構造が、１μｍ前後のチャ
ンネル長のトランジスタに積極的に採用されてきてい
る。また、ゲート膜の厚さもトランジスタの微細化に伴
い薄くなってきており、例えば０．５μｍルールのトラ
ンジスタにおいてはゲート膜厚としては約１０ｎｍのシ
リコン酸化膜が採用されてきている。このように素子の
微細化に伴い、ゲート膜厚の薄膜化が進んでくると、ゲ
ート膜耐圧としても当然のごとく低下し、０．５μｍル
ールに使用される１０ｎｍのゲート膜耐圧としては、約
１０Ｖとなってしまう。
微細化が高速化、高密度化のために進んできており、ト
ランジスタの構造としても、ホットキャリア対策として
ドレイン拡散層のゲート端に低濃度拡散層領域を設けた
ＬＤＤ構造や、ヒ素とリンの拡散係数の違いを利用して
低濃度領域を設ける２重拡散構造が、１μｍ前後のチャ
ンネル長のトランジスタに積極的に採用されてきてい
る。また、ゲート膜の厚さもトランジスタの微細化に伴
い薄くなってきており、例えば０．５μｍルールのトラ
ンジスタにおいてはゲート膜厚としては約１０ｎｍのシ
リコン酸化膜が採用されてきている。このように素子の
微細化に伴い、ゲート膜厚の薄膜化が進んでくると、ゲ
ート膜耐圧としても当然のごとく低下し、０．５μｍル
ールに使用される１０ｎｍのゲート膜耐圧としては、約
１０Ｖとなってしまう。
【０００４】ＩＣを構成するためには、外部から入って
くる静電気などの過大サージ電圧に対し、内部回路を保
護するために十分な保護回路を設けなければならない
し、また、ＩＣの製造工程で発生する静電気に対しても
保護できる構造とする必要がある。従来の技術の保護回
路においては、ダイオードやトランジスタを用いている
が、これらの保護回路を構成する素子の耐圧はトランジ
スタが微細化されてもあまり低下せず、例えば０．５μ
ｍルールトランジスタのドレイン耐圧は約１３Ｖ程度で
あり、ゲート膜耐圧よりも高くなってしまい、保護回路
が動作する以前にゲート膜を永久破壊してしまい保護回
路として機能しないという課題があった。
くる静電気などの過大サージ電圧に対し、内部回路を保
護するために十分な保護回路を設けなければならない
し、また、ＩＣの製造工程で発生する静電気に対しても
保護できる構造とする必要がある。従来の技術の保護回
路においては、ダイオードやトランジスタを用いている
が、これらの保護回路を構成する素子の耐圧はトランジ
スタが微細化されてもあまり低下せず、例えば０．５μ
ｍルールトランジスタのドレイン耐圧は約１３Ｖ程度で
あり、ゲート膜耐圧よりも高くなってしまい、保護回路
が動作する以前にゲート膜を永久破壊してしまい保護回
路として機能しないという課題があった。
【０００５】本発明は上記課題を解決し静電気などの外
部サージ入力に対して耐性の高い保護構造を提供する事
を目的とする。
部サージ入力に対して耐性の高い保護構造を提供する事
を目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
保護回路や半導体装置内に形成されるトランジスタやダ
イオードを高濃度拡散層と、高濃度拡散層と接するよう
に形成した高濃度拡散層と反対導電型の低濃度拡散層と
で構成することにより低耐圧素子を半導体装置内に形成
したことを特徴とする。また、ＣＭＯＳ構造の半導体装
置において、この反対導電型の低濃度拡散層をＬＤＤ構
造のトランジスタの低濃度拡散層と同一の拡散層を用い
ることにより、工程の増加がなく低耐圧素子を半導体装
置内に形成したことを特徴とする。
保護回路や半導体装置内に形成されるトランジスタやダ
イオードを高濃度拡散層と、高濃度拡散層と接するよう
に形成した高濃度拡散層と反対導電型の低濃度拡散層と
で構成することにより低耐圧素子を半導体装置内に形成
したことを特徴とする。また、ＣＭＯＳ構造の半導体装
置において、この反対導電型の低濃度拡散層をＬＤＤ構
造のトランジスタの低濃度拡散層と同一の拡散層を用い
ることにより、工程の増加がなく低耐圧素子を半導体装
置内に形成したことを特徴とする。
【０００７】
【実施例】以下、図により本発明を詳述する。
【０００８】図１（ａ）は本発明の半導体装置の第１実
施例を示す平面図であり、図１（ｂ）は第１実施例にお
けるＡ−Ａ’断面、図１（Ｃ）はＢ−Ｂ’断面である。
ここではＮチャンネルトランジスタの場合につき説明す
る。１０１はＰ型のＳｉ基板であり１０Ωｃｍの基板を
用いる。基板表面には表面濃度を約１Ｅ１６ｃｍ−３程
度にあげるためにウェルを形成してもよい。１０７はゲ
ート膜であり、１０ｎｍのＳｉＯ２膜を形成する。１０
８は素子分離用の酸化膜であり、約５００ｎｍの酸化膜
を従来技術であるＬＯＣＯＳ法などで形成する。ちなみ
に１０７と１０８は同じＳｉＯ２膜であるため、端部で
つながっている。１０５はゲート電極であり、ポリＳｉ
や、ポリＳｉとＷＳｉなどの高融点金属シリサイドの積
層膜を約３００ｎｍの厚みで形成する。１０３はオフセ
ット領域となるＮ型の低濃度拡散層であり、濃度として
は１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度になるよ
うに、１０５のゲート電極形成後、イオン注入によりリ
ンを１Ｅ１３ｃｍ−２から５Ｅ１４ｃｍ−２程度、打ち
込むことにより形成する。このリンのイオン注入の際、
レジストで所定のパターンを形成することにより、図１
（ａ）のように所定の部分にＮ型層を形成する。１０６
が本発明の主旨によるＰ型の拡散層であり１０３と同様
に、レジストで所定のパターンを形成した後に、ボロン
を５Ｅ１２ｃｍ−２から５Ｅ１４ｃｍ−２程度、イオン
注入することにより５Ｅ１６ｃｍ−３から５Ｅ１８ｃｍ
−３程度の濃度のＰ型層を形成する。その後、１０４の
サイドウォールをＳｉＯ２膜の形成、全面エッチングに
より形成し、次に濃度としては１Ｅ２０ｃｍ−３から１
Ｅ２１ｃｍ−３程度の高濃度拡散層１０２をリンを１Ｅ
１５ｃｍ−２から１Ｅ１６ｃｍ−２程度イオン注入する
ことにより形成する。最後にコンタクト、ＡＬ配線を形
成することにより（図示せず）本発明の半導体装置を得
る。
施例を示す平面図であり、図１（ｂ）は第１実施例にお
けるＡ−Ａ’断面、図１（Ｃ）はＢ−Ｂ’断面である。
ここではＮチャンネルトランジスタの場合につき説明す
る。１０１はＰ型のＳｉ基板であり１０Ωｃｍの基板を
用いる。基板表面には表面濃度を約１Ｅ１６ｃｍ−３程
度にあげるためにウェルを形成してもよい。１０７はゲ
ート膜であり、１０ｎｍのＳｉＯ２膜を形成する。１０
８は素子分離用の酸化膜であり、約５００ｎｍの酸化膜
を従来技術であるＬＯＣＯＳ法などで形成する。ちなみ
に１０７と１０８は同じＳｉＯ２膜であるため、端部で
つながっている。１０５はゲート電極であり、ポリＳｉ
や、ポリＳｉとＷＳｉなどの高融点金属シリサイドの積
層膜を約３００ｎｍの厚みで形成する。１０３はオフセ
ット領域となるＮ型の低濃度拡散層であり、濃度として
は１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度になるよ
うに、１０５のゲート電極形成後、イオン注入によりリ
ンを１Ｅ１３ｃｍ−２から５Ｅ１４ｃｍ−２程度、打ち
込むことにより形成する。このリンのイオン注入の際、
レジストで所定のパターンを形成することにより、図１
（ａ）のように所定の部分にＮ型層を形成する。１０６
が本発明の主旨によるＰ型の拡散層であり１０３と同様
に、レジストで所定のパターンを形成した後に、ボロン
を５Ｅ１２ｃｍ−２から５Ｅ１４ｃｍ−２程度、イオン
注入することにより５Ｅ１６ｃｍ−３から５Ｅ１８ｃｍ
−３程度の濃度のＰ型層を形成する。その後、１０４の
サイドウォールをＳｉＯ２膜の形成、全面エッチングに
より形成し、次に濃度としては１Ｅ２０ｃｍ−３から１
Ｅ２１ｃｍ−３程度の高濃度拡散層１０２をリンを１Ｅ
１５ｃｍ−２から１Ｅ１６ｃｍ−２程度イオン注入する
ことにより形成する。最後にコンタクト、ＡＬ配線を形
成することにより（図示せず）本発明の半導体装置を得
る。
【０００９】図１（ｃ）で示される部分はトランジスタ
として動作し、従来のようにＬＤＤ構造となっているた
めホットキャリアによる劣化の少ないトランジスタを実
現している。さて、このトランジスタの耐圧を考えてみ
ると、耐圧はＰ型層１０６と高濃度Ｎ型層１０２が接触
している部分、すなわち図１（ｂ）の部分で決まる。例
えば１０６の濃度を１Ｅ１８ｃｍ−３に設定した場合、
トランジスタ耐圧としては約７Ｖとなり、ゲート膜耐圧
１０Ｖよりも十分低くなるため、静電気などが入ってき
た場合でもトランジスタは十分に保護される。また、１
０６のＰ型拡散層の濃度はイオン注入の打ち込み量によ
り自由にコントロールできるため、耐圧値を自由にコン
トロールでき、素子が微細化されさらにゲート膜が薄く
なり、ゲート膜耐圧がさらに低化した場合でも本発明が
適用できる。
として動作し、従来のようにＬＤＤ構造となっているた
めホットキャリアによる劣化の少ないトランジスタを実
現している。さて、このトランジスタの耐圧を考えてみ
ると、耐圧はＰ型層１０６と高濃度Ｎ型層１０２が接触
している部分、すなわち図１（ｂ）の部分で決まる。例
えば１０６の濃度を１Ｅ１８ｃｍ−３に設定した場合、
トランジスタ耐圧としては約７Ｖとなり、ゲート膜耐圧
１０Ｖよりも十分低くなるため、静電気などが入ってき
た場合でもトランジスタは十分に保護される。また、１
０６のＰ型拡散層の濃度はイオン注入の打ち込み量によ
り自由にコントロールできるため、耐圧値を自由にコン
トロールでき、素子が微細化されさらにゲート膜が薄く
なり、ゲート膜耐圧がさらに低化した場合でも本発明が
適用できる。
【００１０】図２は本発明を適用した回路例である。２
０３が外部からの接続を行なうボンディングパッドであ
り、２０１は負荷としてつかっているデプレーションＮ
チャンネルトランジスタであり、２０２が本発明を適用
した耐圧を低化させたＮチャンネルトランジスタであ
る。このようにして使用することにより外部からの静電
気に対して内部回路を保護できる。また、本発明のトラ
ンジスタを内部回路に使用するトランジスタとして適用
することにより、製造工程途中に静電気が発生しても素
子が保護できるという効果がある。また、ここではＮチ
ャンネルトランジスタに適用した場合について説明した
が、当然の如くＰチャンネルトランジスタに適用しても
よい。
０３が外部からの接続を行なうボンディングパッドであ
り、２０１は負荷としてつかっているデプレーションＮ
チャンネルトランジスタであり、２０２が本発明を適用
した耐圧を低化させたＮチャンネルトランジスタであ
る。このようにして使用することにより外部からの静電
気に対して内部回路を保護できる。また、本発明のトラ
ンジスタを内部回路に使用するトランジスタとして適用
することにより、製造工程途中に静電気が発生しても素
子が保護できるという効果がある。また、ここではＮチ
ャンネルトランジスタに適用した場合について説明した
が、当然の如くＰチャンネルトランジスタに適用しても
よい。
【００１１】図３は第２実施例を示す図であり、第１実
施例をＣＭＯＳ構造に適用し、さらに工程削減をおこな
った例である。図３（ａ）は第２実施例の平面図であ
り、図３（ｂ）はＣ−Ｃ’断面、図３（ｃ）はＤ−Ｄ’
断面である。
施例をＣＭＯＳ構造に適用し、さらに工程削減をおこな
った例である。図３（ａ）は第２実施例の平面図であ
り、図３（ｂ）はＣ−Ｃ’断面、図３（ｃ）はＤ−Ｄ’
断面である。
【００１２】３０１はＰ型基板であり、３０４は３０１
のＰ型基板内に形成したＮウェルである。３１１がＮウ
ェル内に形成したＰチャンネルトランジスタであり、３
１２はＰ基板内に形成したＮチャンネルトランジスタで
ある。３０２はゲート膜であり第１実施例と同様、１０
ｎｍの厚みのＳｉＯ２である。３０３は素子分離用の酸
化膜であり、３０５はゲート電極である。３０６がＮチ
ャンネルトランジスタのソース、ドレインになるＮ型拡
散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−３程
度の濃度に形成する。３１０はサイドウォールであり、
第１実施例と同様に例えば酸化膜で形成する。３０８は
Ｎ型低濃度拡散層であり、濃度としては１Ｅ１７ｃｍ−
３から５Ｅ１９ｃｍ−３程度になるように形成する。３
０７がＰチャンネルトランジスタのソース、ドレインに
なるＰ型拡散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１
ｃｍ−３程度の濃度に形成する。３０９はＰ型低濃度拡
散層であり、濃度としては１Ｅ１７ｃｍ−３から５Ｅ１
９ｃｍ−３程度になるように形成する。３０８のＮ型低
濃度拡散層はＮチャンネルトランジスタにおいてはＬＤ
Ｄ構造のオフセットとなるが、同一のＮ型低濃度拡散層
がＰチャンネルトランジスタのオフセット部分にも形成
されており、Ｐチャンネルトランジスタの耐圧を低下さ
せる。同様に３０９のＰ型低濃度拡散層はＰチャンネル
トランジスタにおいてはＬＤＤ構造のオフセットとな
り、同一のＰ型低濃度拡散層がＮチャンネルトランジス
タのオフセット部分にも形成されており、Ｎチャンネル
トランジスタの耐圧を低下させる。３０８と３０９の低
濃度拡散層はレジストで所定のパターンを形成した後、
それぞれリンとボロンのイオン注入により形成するた
め、耐圧を低下させるための低濃度拡散層の形成はレジ
ストのパターンをかえるだけで形成することができるた
め、なんら工程の増加がなく形成できる。また図３にお
いてはＮチャンネル、ＰチャンネルともＬＤＤ構造をも
つトランジスタを用いた場合についての例であるが、片
チャンネルのみＬＤＤ構造の場合、例えば、Ｎチャンネ
ルＬＤＤ、Ｐチャンネル単一ドレイン構造の場合にもＮ
型低濃度拡散層をＰチャンネルトランジスタに形成する
ことによりＰチャンネルトランジスタの低耐圧化が可能
である。
のＰ型基板内に形成したＮウェルである。３１１がＮウ
ェル内に形成したＰチャンネルトランジスタであり、３
１２はＰ基板内に形成したＮチャンネルトランジスタで
ある。３０２はゲート膜であり第１実施例と同様、１０
ｎｍの厚みのＳｉＯ２である。３０３は素子分離用の酸
化膜であり、３０５はゲート電極である。３０６がＮチ
ャンネルトランジスタのソース、ドレインになるＮ型拡
散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−３程
度の濃度に形成する。３１０はサイドウォールであり、
第１実施例と同様に例えば酸化膜で形成する。３０８は
Ｎ型低濃度拡散層であり、濃度としては１Ｅ１７ｃｍ−
３から５Ｅ１９ｃｍ−３程度になるように形成する。３
０７がＰチャンネルトランジスタのソース、ドレインに
なるＰ型拡散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１
ｃｍ−３程度の濃度に形成する。３０９はＰ型低濃度拡
散層であり、濃度としては１Ｅ１７ｃｍ−３から５Ｅ１
９ｃｍ−３程度になるように形成する。３０８のＮ型低
濃度拡散層はＮチャンネルトランジスタにおいてはＬＤ
Ｄ構造のオフセットとなるが、同一のＮ型低濃度拡散層
がＰチャンネルトランジスタのオフセット部分にも形成
されており、Ｐチャンネルトランジスタの耐圧を低下さ
せる。同様に３０９のＰ型低濃度拡散層はＰチャンネル
トランジスタにおいてはＬＤＤ構造のオフセットとな
り、同一のＰ型低濃度拡散層がＮチャンネルトランジス
タのオフセット部分にも形成されており、Ｎチャンネル
トランジスタの耐圧を低下させる。３０８と３０９の低
濃度拡散層はレジストで所定のパターンを形成した後、
それぞれリンとボロンのイオン注入により形成するた
め、耐圧を低下させるための低濃度拡散層の形成はレジ
ストのパターンをかえるだけで形成することができるた
め、なんら工程の増加がなく形成できる。また図３にお
いてはＮチャンネル、ＰチャンネルともＬＤＤ構造をも
つトランジスタを用いた場合についての例であるが、片
チャンネルのみＬＤＤ構造の場合、例えば、Ｎチャンネ
ルＬＤＤ、Ｐチャンネル単一ドレイン構造の場合にもＮ
型低濃度拡散層をＰチャンネルトランジスタに形成する
ことによりＰチャンネルトランジスタの低耐圧化が可能
である。
【００１３】図４は本発明の第２実施例を適用した回路
図である。４０１がボンディングパットであり、４０２
が本発明を適用したＰチャンネルトランジスタであり、
４０３が本発明を適用したＮチャンネルトランジスタで
ある。例えば３０８と３０９の濃度をそれぞれ１Ｅ１８
ｃｍ−３に設定した場合、トランジスタ耐圧としては約
７Ｖとなり、ゲート膜耐圧１０Ｖよりも十分低くなるた
め、静電気などが入ってきた場合でもトランジスタは十
分に保護される。またアース側と電源側の両側に低耐圧
素子が形成されるため正負の静電気に対しても有効とな
る。
図である。４０１がボンディングパットであり、４０２
が本発明を適用したＰチャンネルトランジスタであり、
４０３が本発明を適用したＮチャンネルトランジスタで
ある。例えば３０８と３０９の濃度をそれぞれ１Ｅ１８
ｃｍ−３に設定した場合、トランジスタ耐圧としては約
７Ｖとなり、ゲート膜耐圧１０Ｖよりも十分低くなるた
め、静電気などが入ってきた場合でもトランジスタは十
分に保護される。またアース側と電源側の両側に低耐圧
素子が形成されるため正負の静電気に対しても有効とな
る。
【００１４】図５は本発明の第３実施例を示す図であ
り、本発明の主旨をダイオードに適用した例である。図
５（ａ）は平面図であり、図５（ｂ）はＥ−Ｅ’断面図
である。ここではＮＰダイオードの場合につき説明す
る。５０１はＰ型のＳｉ基板であり１０Ωｃｍの基板を
用いる。基板表面には表面濃度を約１Ｅ１６ｃｍ−３程
度にあげるためにウェルを形成してもよい。５０７はゲ
ート膜であり、１０ｎｍのＳｉＯ２膜を形成する。５０
２は素子分離用の酸化膜であり、約５００ｎｍの酸化膜
を従来技術であるＬＯＣＯＳ法などで形成する。ちなみ
に５０７と５０２は同じＳｉＯ２膜であるため、端部で
つながっている。５０３はゲート電極であり、ポリＳｉ
や、ポリＳｉとＷＳｉなどの高融点金属シリサイドの積
層膜を約３００ｎｍの厚みで形成する。５０６が本発明
の主旨によるＰ型の拡散層であり、ボロンを５Ｅ１２ｃ
ｍ−２から５Ｅ１４ｃｍ−２程度、イオン注入すること
により５Ｅ１６ｃｍ−３から５Ｅ１８ｃｍ−３程度の濃
度のＰ型層を形成する。その後、５０４のサイドウォー
ルをＳｉＯ２膜の形成、全面エッチングにより形成し、
次に濃度としては１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−
３程度の高濃度拡散層５０５をリンを１Ｅ１５ｃｍ−２
から１Ｅ１６ｃｍ−２程度イオン注入することにより形
成する。最後にコンタクト、ＡＬ配線を形成することに
より（図示せず）本発明の半導体装置を得る。
り、本発明の主旨をダイオードに適用した例である。図
５（ａ）は平面図であり、図５（ｂ）はＥ−Ｅ’断面図
である。ここではＮＰダイオードの場合につき説明す
る。５０１はＰ型のＳｉ基板であり１０Ωｃｍの基板を
用いる。基板表面には表面濃度を約１Ｅ１６ｃｍ−３程
度にあげるためにウェルを形成してもよい。５０７はゲ
ート膜であり、１０ｎｍのＳｉＯ２膜を形成する。５０
２は素子分離用の酸化膜であり、約５００ｎｍの酸化膜
を従来技術であるＬＯＣＯＳ法などで形成する。ちなみ
に５０７と５０２は同じＳｉＯ２膜であるため、端部で
つながっている。５０３はゲート電極であり、ポリＳｉ
や、ポリＳｉとＷＳｉなどの高融点金属シリサイドの積
層膜を約３００ｎｍの厚みで形成する。５０６が本発明
の主旨によるＰ型の拡散層であり、ボロンを５Ｅ１２ｃ
ｍ−２から５Ｅ１４ｃｍ−２程度、イオン注入すること
により５Ｅ１６ｃｍ−３から５Ｅ１８ｃｍ−３程度の濃
度のＰ型層を形成する。その後、５０４のサイドウォー
ルをＳｉＯ２膜の形成、全面エッチングにより形成し、
次に濃度としては１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−
３程度の高濃度拡散層５０５をリンを１Ｅ１５ｃｍ−２
から１Ｅ１６ｃｍ−２程度イオン注入することにより形
成する。最後にコンタクト、ＡＬ配線を形成することに
より（図示せず）本発明の半導体装置を得る。
【００１５】さて、このダイオードの耐圧を考えてみる
と、耐圧はＰ型層５０６と高濃度Ｎ型層５０５が接触し
ている部分で決まる。例えば５０６の濃度を１Ｅ１８ｃ
ｍ−３に設定した場合、ダイオード耐圧としては約７Ｖ
となり、ゲート膜耐圧１０Ｖよりも十分低くなるため、
静電気などが入ってきた場合でもトランジスタは十分に
保護される。また、５０６のＰ型拡散層の濃度はイオン
注入の打ち込み量により自由にコントロールできるた
め、耐圧値を自由にコントロールでき、素子が微細化さ
れさらにゲート膜が薄くなり、ゲート膜耐圧がさらに低
化した場合でも本発明が適用できる。
と、耐圧はＰ型層５０６と高濃度Ｎ型層５０５が接触し
ている部分で決まる。例えば５０６の濃度を１Ｅ１８ｃ
ｍ−３に設定した場合、ダイオード耐圧としては約７Ｖ
となり、ゲート膜耐圧１０Ｖよりも十分低くなるため、
静電気などが入ってきた場合でもトランジスタは十分に
保護される。また、５０６のＰ型拡散層の濃度はイオン
注入の打ち込み量により自由にコントロールできるた
め、耐圧値を自由にコントロールでき、素子が微細化さ
れさらにゲート膜が薄くなり、ゲート膜耐圧がさらに低
化した場合でも本発明が適用できる。
【００１６】図６は、ヒ素で構成される高濃度Ｎ型拡散
層と、低濃度Ｐ型拡散層を接するように設けたダイオー
ドの耐圧と低濃度Ｐ型拡散層を形成するためのイオン注
入打ち込み量との関係図である。図からもわかる通り、
イオン注入量を１Ｅ１３ｃｍ−２とすることにより、８
Ｖの耐圧をもつダイオードを得ることができる。また、
耐圧自身イオン注入量により望むべき値に設定できるこ
とがわかる。
層と、低濃度Ｐ型拡散層を接するように設けたダイオー
ドの耐圧と低濃度Ｐ型拡散層を形成するためのイオン注
入打ち込み量との関係図である。図からもわかる通り、
イオン注入量を１Ｅ１３ｃｍ−２とすることにより、８
Ｖの耐圧をもつダイオードを得ることができる。また、
耐圧自身イオン注入量により望むべき値に設定できるこ
とがわかる。
【００１７】図７は、逆にＰ型高濃度拡散層と低濃度Ｎ
型拡散層を接するように設けた場合の耐圧である。この
場合でも、図６と同様に打ち込み量を調整することによ
り耐圧をコントロールすることができる。
型拡散層を接するように設けた場合の耐圧である。この
場合でも、図６と同様に打ち込み量を調整することによ
り耐圧をコントロールすることができる。
【００１８】図８は本発明を適用した回路例である。８
０１、８０８が外部からの接続を行なうボンディングパ
ッドであり、８０１は出力端子であり、８０８は入力端
子である。８０２、８０５が負荷としてつかっているデ
プレーションＮチャンネルトランジスタであり、それぞ
れ８０３、８０６とでインバータを構成している。８０
４、８０７が本発明を適用した耐圧を低化させたダイオ
ードである。このようにして使用することにより外部か
らの静電気に対して内部回路を保護できる。また、ここ
ではＮチャンネルトランジスタに適用した場合について
説明したが、当然の如くＰチャンネルトランジスタに適
用してもよい。
０１、８０８が外部からの接続を行なうボンディングパ
ッドであり、８０１は出力端子であり、８０８は入力端
子である。８０２、８０５が負荷としてつかっているデ
プレーションＮチャンネルトランジスタであり、それぞ
れ８０３、８０６とでインバータを構成している。８０
４、８０７が本発明を適用した耐圧を低化させたダイオ
ードである。このようにして使用することにより外部か
らの静電気に対して内部回路を保護できる。また、ここ
ではＮチャンネルトランジスタに適用した場合について
説明したが、当然の如くＰチャンネルトランジスタに適
用してもよい。
【００１９】図９は第４実施例を示す断面図であり、第
３実施例をＣＭＯＳ構造に適用し、さらに工程削減をお
こなった例である。
３実施例をＣＭＯＳ構造に適用し、さらに工程削減をお
こなった例である。
【００２０】９０１はＰ型基板であり、９０２は９０１
のＰ型基板内に形成したＮウェルである。９０３がＮウ
ェル内に形成したＰチャンネルトランジスタであり、９
０４はＰ基板内に形成したＮチャンネルトランジスタで
ある。９０５、９０６が本発明の主旨により形成したＮ
ＰおよびＰＮダイオードである。９０８はゲート膜であ
り第１実施例と同様、１０ｎｍの厚みのＳｉＯ２であ
る。９０９は素子分離用の酸化膜であり、９０７はゲー
ト電極である。９１０がＮチャンネルトランジスタのソ
ース、ドレインになるＮ型拡散層であり、１Ｅ２０ｃｍ
−３から１Ｅ２１ｃｍ−３程度の濃度に形成する。９１
１はサイドウォールであり、第１実施例と同様に例えば
酸化膜で形成する。９１２はＮ型低濃度拡散層であり、
ＮチャンネルトランジスタにおいてはＬＤＤ構造のオフ
セットとなり、濃度としては１Ｅ１７ｃｍ−３から５Ｅ
１９ｃｍ−３程度になるように形成する。９１４がＰチ
ャンネルトランジスタのソース、ドレインになるＰ型拡
散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−３程
度の濃度に形成する。９１３はＰ型低濃度拡散層であ
り、Ｐチャンネルトランジスタのオフセットとなり、濃
度としては１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度
になるように形成する。
のＰ型基板内に形成したＮウェルである。９０３がＮウ
ェル内に形成したＰチャンネルトランジスタであり、９
０４はＰ基板内に形成したＮチャンネルトランジスタで
ある。９０５、９０６が本発明の主旨により形成したＮ
ＰおよびＰＮダイオードである。９０８はゲート膜であ
り第１実施例と同様、１０ｎｍの厚みのＳｉＯ２であ
る。９０９は素子分離用の酸化膜であり、９０７はゲー
ト電極である。９１０がＮチャンネルトランジスタのソ
ース、ドレインになるＮ型拡散層であり、１Ｅ２０ｃｍ
−３から１Ｅ２１ｃｍ−３程度の濃度に形成する。９１
１はサイドウォールであり、第１実施例と同様に例えば
酸化膜で形成する。９１２はＮ型低濃度拡散層であり、
ＮチャンネルトランジスタにおいてはＬＤＤ構造のオフ
セットとなり、濃度としては１Ｅ１７ｃｍ−３から５Ｅ
１９ｃｍ−３程度になるように形成する。９１４がＰチ
ャンネルトランジスタのソース、ドレインになるＰ型拡
散層であり、１Ｅ２０ｃｍ−３から１Ｅ２１ｃｍ−３程
度の濃度に形成する。９１３はＰ型低濃度拡散層であ
り、Ｐチャンネルトランジスタのオフセットとなり、濃
度としては１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度
になるように形成する。
【００２１】９０５のダイオード部分においては９１１
のサイドウォール端で９１０のＮ型拡散層が形成され、
サイドウォール下のゲート端まで９１３のＰ型低濃度拡
散層が形成されている。反対に９０６のダイオード部分
においては９１１のサイドウォール端で９１４のＰ型拡
散層が形成され、サイドウォール下のゲート端まで９１
２のＮ型低濃度拡散層が形成されている。
のサイドウォール端で９１０のＮ型拡散層が形成され、
サイドウォール下のゲート端まで９１３のＰ型低濃度拡
散層が形成されている。反対に９０６のダイオード部分
においては９１１のサイドウォール端で９１４のＰ型拡
散層が形成され、サイドウォール下のゲート端まで９１
２のＮ型低濃度拡散層が形成されている。
【００２２】９０５、９０６のダイオード耐圧について
考えてみると９１０のＮ型拡散層は９１３のＰ型低濃度
拡散層と接しているため、ダイオード耐圧が低下でき、
同様に９０６のダイオード耐圧も低下できる。具体的に
耐圧値を考えてみると、９１３のＰ型低濃度領域と９１
２のＮ型低濃度領域を約１Ｅ１８ｃｍ−３程度の濃度と
することにより耐圧値としては約７Ｖ程度となる。
考えてみると９１０のＮ型拡散層は９１３のＰ型低濃度
拡散層と接しているため、ダイオード耐圧が低下でき、
同様に９０６のダイオード耐圧も低下できる。具体的に
耐圧値を考えてみると、９１３のＰ型低濃度領域と９１
２のＮ型低濃度領域を約１Ｅ１８ｃｍ−３程度の濃度と
することにより耐圧値としては約７Ｖ程度となる。
【００２３】９１２と９１３の低濃度拡散層はレジスト
で所定のパターンを形成した後、それぞれリンとボロン
のイオン注入により形成するため、耐圧を低下させるた
めの低濃度拡散層の形成はレジストのパターンをかえる
だけでトランジスタのオフセットと同時に形成すること
ができるため、なんら工程の増加がなく形成できる。ま
た図９においてはＮチャンネル、ＰチャンネルともＬＤ
Ｄ構造をもつトランジスタを用いた場合についての例で
あるが、片チャンネルのみＬＤＤ構造の場合、例えば、
ＮチャンネルＬＤＤ、Ｐチャンネル単一ドレイン構造の
場合にもＮ型低濃度拡散層をＰチャンネルトランジスタ
に形成することによりＰチャンネルトランジスタの低耐
圧化が可能である。
で所定のパターンを形成した後、それぞれリンとボロン
のイオン注入により形成するため、耐圧を低下させるた
めの低濃度拡散層の形成はレジストのパターンをかえる
だけでトランジスタのオフセットと同時に形成すること
ができるため、なんら工程の増加がなく形成できる。ま
た図９においてはＮチャンネル、ＰチャンネルともＬＤ
Ｄ構造をもつトランジスタを用いた場合についての例で
あるが、片チャンネルのみＬＤＤ構造の場合、例えば、
ＮチャンネルＬＤＤ、Ｐチャンネル単一ドレイン構造の
場合にもＮ型低濃度拡散層をＰチャンネルトランジスタ
に形成することによりＰチャンネルトランジスタの低耐
圧化が可能である。
【００２４】図１０は本発明の第４実施例を適用した回
路図である。１００１、１００２がボンディングパット
であり、１００１は出力端子、１００２は入力端子とな
っている。１００３、１００５はＰチャンネルトランジ
スタであり、それぞれ１００４、１００６のＮチャンネ
ルトランジスタと対になりインバータを構成している。
１００７、１０１０が本発明を適用したＰＮダイオード
であり、１００９、１００８が本発明を適用したＮＰダ
イオードである。例えば９１２と９１３の濃度をそれぞ
れ１Ｅ１８ｃｍ−３に設定した場合、トランジスタ耐圧
としては約７Ｖとなり、ゲート膜耐圧１０Ｖよりも十分
低くなるため、静電気などが入ってきた場合でもダイオ
ードがブレークし、トランジスタは十分に保護される。
またアース側と電源側の両側に低耐圧ダイオードが形成
されるため正負の静電気に対しても有効となる。
路図である。１００１、１００２がボンディングパット
であり、１００１は出力端子、１００２は入力端子とな
っている。１００３、１００５はＰチャンネルトランジ
スタであり、それぞれ１００４、１００６のＮチャンネ
ルトランジスタと対になりインバータを構成している。
１００７、１０１０が本発明を適用したＰＮダイオード
であり、１００９、１００８が本発明を適用したＮＰダ
イオードである。例えば９１２と９１３の濃度をそれぞ
れ１Ｅ１８ｃｍ−３に設定した場合、トランジスタ耐圧
としては約７Ｖとなり、ゲート膜耐圧１０Ｖよりも十分
低くなるため、静電気などが入ってきた場合でもダイオ
ードがブレークし、トランジスタは十分に保護される。
またアース側と電源側の両側に低耐圧ダイオードが形成
されるため正負の静電気に対しても有効となる。
【００２５】第４実施例と同様の発明は別の方法によっ
ても実現できる。低耐圧ダイオードをゲート端を用いな
いで形成する方法は公開特許公報、平１−１６６５６２
に開示されているが、本発明の第５実施例はゲート端を
用いないで構成した低耐圧ダイオードをＣＭＯＳに応用
し、かつ工程増がなく実現した例である。図１１に第５
実施例の断面図を示す。１１０１はＰ型基板であり、１
１０２は１１０１のＰ型基板内に形成したＮウェルであ
る。１１０３がＮウェル内に形成したＰチャンネルトラ
ンジスタであり、１１０４はＰ基板内に形成したＮチャ
ンネルトランジスタである。１１０５、１１０６が本発
明の主旨により形成したＮＰおよびＰＮダイオードであ
る。１１０８がＮチャンネルトランジスタのソース、ド
レインになるＮ型拡散層であり、１Ｅ２０ｃｍ−３から
１Ｅ２１ｃｍ−３程度の濃度に形成する。１１０９はＮ
型低濃度拡散層であり、Ｎチャンネルトランジスタにお
いてはＬＤＤ構造のオフセットとなり、濃度としては１
Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度になるように
形成されており、同時に１１０６のＰＮダイオード部分
にも１１０７のＰ型拡散層と接触するように形成されて
いる。１１０７がＰチャンネルトランジスタのソース、
ドレインになるＰ型拡散層であり、１Ｅ２０ｃｍ−３か
ら１Ｅ２１ｃｍ−３程度の濃度に形成する。１１１０は
Ｐ型低濃度拡散層であり、Ｐチャンネルトランジスタの
オフセットとなり、濃度としては１Ｅ１７ｃｍ−３から
５Ｅ１９ｃｍ−３程度になるように形成されており、同
時に１１０５のＮＰダイオード部分にも１１０８のＮ型
拡散層と接触するように形成されている。このような構
造をとることにより、低耐圧ダイオードをなんら工程の
増加がなく実現できる。
ても実現できる。低耐圧ダイオードをゲート端を用いな
いで形成する方法は公開特許公報、平１−１６６５６２
に開示されているが、本発明の第５実施例はゲート端を
用いないで構成した低耐圧ダイオードをＣＭＯＳに応用
し、かつ工程増がなく実現した例である。図１１に第５
実施例の断面図を示す。１１０１はＰ型基板であり、１
１０２は１１０１のＰ型基板内に形成したＮウェルであ
る。１１０３がＮウェル内に形成したＰチャンネルトラ
ンジスタであり、１１０４はＰ基板内に形成したＮチャ
ンネルトランジスタである。１１０５、１１０６が本発
明の主旨により形成したＮＰおよびＰＮダイオードであ
る。１１０８がＮチャンネルトランジスタのソース、ド
レインになるＮ型拡散層であり、１Ｅ２０ｃｍ−３から
１Ｅ２１ｃｍ−３程度の濃度に形成する。１１０９はＮ
型低濃度拡散層であり、Ｎチャンネルトランジスタにお
いてはＬＤＤ構造のオフセットとなり、濃度としては１
Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度になるように
形成されており、同時に１１０６のＰＮダイオード部分
にも１１０７のＰ型拡散層と接触するように形成されて
いる。１１０７がＰチャンネルトランジスタのソース、
ドレインになるＰ型拡散層であり、１Ｅ２０ｃｍ−３か
ら１Ｅ２１ｃｍ−３程度の濃度に形成する。１１１０は
Ｐ型低濃度拡散層であり、Ｐチャンネルトランジスタの
オフセットとなり、濃度としては１Ｅ１７ｃｍ−３から
５Ｅ１９ｃｍ−３程度になるように形成されており、同
時に１１０５のＮＰダイオード部分にも１１０８のＮ型
拡散層と接触するように形成されている。このような構
造をとることにより、低耐圧ダイオードをなんら工程の
増加がなく実現できる。
【００２６】第３及び第４実施例を第５実施例と比較す
ると、第３及び第４実施例においては低濃度拡散層の形
成がゲート電極により自己整合的に形成することがで
き、素子密度の向上と耐圧などの特性の安定化が図れる
という利点もある。
ると、第３及び第４実施例においては低濃度拡散層の形
成がゲート電極により自己整合的に形成することがで
き、素子密度の向上と耐圧などの特性の安定化が図れる
という利点もある。
【００２７】本発明の第６実施例は第３実施例を改良し
さらに低耐圧化を図ったものである。
さらに低耐圧化を図ったものである。
【００２８】説明のためにＮＰダイオードとして説明す
る。図１２に第６実施例の平面図を示すが、図５の第３
実施例においてはゲート電極５０３は素子分離領域をす
べて覆うように形成されており、５０６のＰ型低濃度拡
散層はダイオードの全周に形成されており、５０５のＮ
型拡散層と全周で接触していた。これに対し、図１２の
第６実施例ではゲート電極１２０１は素子分離領域１２
０２の一部分が露出するように形成されている。従って
Ｐ型低濃度拡散層１２０３はダイオードの２辺のみに形
成されている。１２０５はＮ型高濃度拡散層である。素
子分離領域とＰ型低濃度拡散層の交点１２０４において
は、素子分離下に形成されているＰ型反転防止用ストッ
パとＰ型低濃度拡散層が交わっているためＰ型の濃度が
さらに高くなり、ダイオードの耐圧がさらに低下出来
る。例えば、１２０３のＰ型低濃度拡散層の濃度として
１Ｅ１８ｃｍ−３とし、Ｐ型反転防止用ストッパを５Ｅ
１７ｃｍ−３で形成した場合にはダイオード耐圧は約
６．２Ｖとなり、第３実施例の約７Ｖよりさらに低耐圧
化が実現できた。
る。図１２に第６実施例の平面図を示すが、図５の第３
実施例においてはゲート電極５０３は素子分離領域をす
べて覆うように形成されており、５０６のＰ型低濃度拡
散層はダイオードの全周に形成されており、５０５のＮ
型拡散層と全周で接触していた。これに対し、図１２の
第６実施例ではゲート電極１２０１は素子分離領域１２
０２の一部分が露出するように形成されている。従って
Ｐ型低濃度拡散層１２０３はダイオードの２辺のみに形
成されている。１２０５はＮ型高濃度拡散層である。素
子分離領域とＰ型低濃度拡散層の交点１２０４において
は、素子分離下に形成されているＰ型反転防止用ストッ
パとＰ型低濃度拡散層が交わっているためＰ型の濃度が
さらに高くなり、ダイオードの耐圧がさらに低下出来
る。例えば、１２０３のＰ型低濃度拡散層の濃度として
１Ｅ１８ｃｍ−３とし、Ｐ型反転防止用ストッパを５Ｅ
１７ｃｍ−３で形成した場合にはダイオード耐圧は約
６．２Ｖとなり、第３実施例の約７Ｖよりさらに低耐圧
化が実現できた。
【００２９】本発明の第７実施例は第６実施例をＣＭＯ
Ｓに応用した例である。断面構造としては、図９と同様
となるが低耐圧ダイオードの平面部分は図１２と同様に
ゲート電極の一部分が素子分離が露出するように形成さ
れており、素子分離領域と低濃度拡散層の交点をもって
いる。また、第４実施例と同様にダイオード部分に形成
した低濃度拡散層はＬＤＤトランジスタのオフセットと
共用している。このような構造をとることにより、いっ
さいの工程増がなく、第４実施例よりもさらに低耐圧の
ダイオードが実現できる。
Ｓに応用した例である。断面構造としては、図９と同様
となるが低耐圧ダイオードの平面部分は図１２と同様に
ゲート電極の一部分が素子分離が露出するように形成さ
れており、素子分離領域と低濃度拡散層の交点をもって
いる。また、第４実施例と同様にダイオード部分に形成
した低濃度拡散層はＬＤＤトランジスタのオフセットと
共用している。このような構造をとることにより、いっ
さいの工程増がなく、第４実施例よりもさらに低耐圧の
ダイオードが実現できる。
【００３０】以上の第２、第４、第７実施例においては
ＮＰダイオードとＰＮダイオードの２種類のダイオード
を形成しているが、ＮチャンネルがＬＤＤ構造でＰチャ
ンネルが単一ドレイン構造のようなＣＭＯＳ構造におい
て、ＮチャンネルオフセットとなるＮ型低濃度拡散層を
Ｐチャンネルトランジスタのドレインを形成するＰ型拡
散層と接触するようにしたＰＮダイオードのみを形成し
てもよいことはいうまでもない。
ＮＰダイオードとＰＮダイオードの２種類のダイオード
を形成しているが、ＮチャンネルがＬＤＤ構造でＰチャ
ンネルが単一ドレイン構造のようなＣＭＯＳ構造におい
て、ＮチャンネルオフセットとなるＮ型低濃度拡散層を
Ｐチャンネルトランジスタのドレインを形成するＰ型拡
散層と接触するようにしたＰＮダイオードのみを形成し
てもよいことはいうまでもない。
【００３１】本発明の第８実施例は第５実施例を電源間
に形成するダイオードに形成した例である。図１３
（ａ）は第８実施例の平面図であり、図１３（ｂ）はＦ
−Ｆ’断面図である。ここではＰ基板を用いた例につき
説明するが、当然のごとく、Ｎ基板を用いてもよい。１
３０１はＰ型基板であり、例えば１０Ωｃｍの基板を用
いる。１３０２がＰ基板内に形成したＮウェル領域であ
る。Ｎウェル内には１３０４のＰチャンネルトランジス
タが形成され、Ｐ基板内にはＮチャンネルトランジスタ
（図示せず）が形成されている。Ｎウェルの周囲には、
Ｎウェルの電位、ＶＤＤをとるためのＮ型拡散層とし
て、１Ｅ２０ｃｍ−３以上のＮ型高濃度拡散層１３０３
が形成されている。通常はＮチャンネルトランジスタの
ソース、ドレインと同一の拡散層を用いるが、別々に形
成してもよい。このＮ型高濃度拡散層と対向するように
Ｐ基板の電位、ＶＳＳをとるＰ型拡散層として、１３０
５のＰ型高濃度拡散層が、やはり濃度としては１Ｅ２０
ｃｍ−３以上になるように形成されている。１３０５の
Ｐ型拡散層はＰチャンネルトランジスタ１３０４のソー
ス、ドレインとなる１３０６のＰ型拡散層と通常は同時
に形成される。１３０４のＰチャンネルトランジスタは
ＬＤＤ構造をしており、１３０７の低濃度拡散層が濃度
としては１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度に
なるように、形成されている。この実施例は第５実施例
で用いた低耐圧ダイオードをＶＤＤとＶＳＳの電源間に
設けた実施例であり、１３０８が１３０７と同一のＰ型
低濃度拡散層である。１３０８は１３０７と同時に形成
するため、新たな工程を追加することなく電源間に低耐
圧ダイオードを形成することができ、電源間に静電気が
入ってきた場合においてもこの低耐圧ダイオードを通じ
て静電気を逃がすことができ、内部に形成したトランジ
スタが保護され、電源間に形成することにより大面積で
静電気耐量の大きい半導体装置を実現できる。
に形成するダイオードに形成した例である。図１３
（ａ）は第８実施例の平面図であり、図１３（ｂ）はＦ
−Ｆ’断面図である。ここではＰ基板を用いた例につき
説明するが、当然のごとく、Ｎ基板を用いてもよい。１
３０１はＰ型基板であり、例えば１０Ωｃｍの基板を用
いる。１３０２がＰ基板内に形成したＮウェル領域であ
る。Ｎウェル内には１３０４のＰチャンネルトランジス
タが形成され、Ｐ基板内にはＮチャンネルトランジスタ
（図示せず）が形成されている。Ｎウェルの周囲には、
Ｎウェルの電位、ＶＤＤをとるためのＮ型拡散層とし
て、１Ｅ２０ｃｍ−３以上のＮ型高濃度拡散層１３０３
が形成されている。通常はＮチャンネルトランジスタの
ソース、ドレインと同一の拡散層を用いるが、別々に形
成してもよい。このＮ型高濃度拡散層と対向するように
Ｐ基板の電位、ＶＳＳをとるＰ型拡散層として、１３０
５のＰ型高濃度拡散層が、やはり濃度としては１Ｅ２０
ｃｍ−３以上になるように形成されている。１３０５の
Ｐ型拡散層はＰチャンネルトランジスタ１３０４のソー
ス、ドレインとなる１３０６のＰ型拡散層と通常は同時
に形成される。１３０４のＰチャンネルトランジスタは
ＬＤＤ構造をしており、１３０７の低濃度拡散層が濃度
としては１Ｅ１７ｃｍ−３から５Ｅ１９ｃｍ−３程度に
なるように、形成されている。この実施例は第５実施例
で用いた低耐圧ダイオードをＶＤＤとＶＳＳの電源間に
設けた実施例であり、１３０８が１３０７と同一のＰ型
低濃度拡散層である。１３０８は１３０７と同時に形成
するため、新たな工程を追加することなく電源間に低耐
圧ダイオードを形成することができ、電源間に静電気が
入ってきた場合においてもこの低耐圧ダイオードを通じ
て静電気を逃がすことができ、内部に形成したトランジ
スタが保護され、電源間に形成することにより大面積で
静電気耐量の大きい半導体装置を実現できる。
【００３２】本発明の第９実施例は第４実施例を電源間
に形成するダイオードに形成した例である。図１４は第
９実施例の断面図である。１４０１のＰ基板内に１４０
２のＮウェルが形成されており、１４０２のＮウェル内
に１４０３のＰチャンネルトランジスタが形成されてい
る。第８実施例と同じく１４０４がＮウェルの電位をと
るためのＮ型拡散層であり、１４０５がＰ基板の電位を
とるためのＰ型拡散層である。電源間ダイオードを低耐
圧化するために第８実施例と同じく、ＬＤＤ構造をもつ
ＰチャンネルトランジスタのＰ型低濃度拡散層１４０７
と同一の拡散層１４０６を１４０４と接触するように形
成している。この実施例においては、ゲート電極１４０
８の側壁に設けられたサイドウォール１４０９の下に自
己整合的に形成されている。第８実施例に対し第９実施
例はゲート電極により自己整合的に１４０６のＰ型低濃
度拡散層が形成できるため、１４０６の幅を小さくする
ことができ微細化と耐圧の安定化が可能となる。
に形成するダイオードに形成した例である。図１４は第
９実施例の断面図である。１４０１のＰ基板内に１４０
２のＮウェルが形成されており、１４０２のＮウェル内
に１４０３のＰチャンネルトランジスタが形成されてい
る。第８実施例と同じく１４０４がＮウェルの電位をと
るためのＮ型拡散層であり、１４０５がＰ基板の電位を
とるためのＰ型拡散層である。電源間ダイオードを低耐
圧化するために第８実施例と同じく、ＬＤＤ構造をもつ
ＰチャンネルトランジスタのＰ型低濃度拡散層１４０７
と同一の拡散層１４０６を１４０４と接触するように形
成している。この実施例においては、ゲート電極１４０
８の側壁に設けられたサイドウォール１４０９の下に自
己整合的に形成されている。第８実施例に対し第９実施
例はゲート電極により自己整合的に１４０６のＰ型低濃
度拡散層が形成できるため、１４０６の幅を小さくする
ことができ微細化と耐圧の安定化が可能となる。
【００３３】第８実施例と第９実施例においては、電源
間に形成したダイオードはウェルの周辺すべてに形成さ
れているが、必ずしも周辺すべてに形成する必要はな
く、ウェル周辺の一部分にのみ形成されていてもよく、
また、第８実施例と第９実施例においてはＮ型高濃度拡
散層とＰチャンネルオフセットに用いるＰ型低濃度拡散
層を接触させるように形成したが、図１５のようにＰ型
高濃度拡散層１５０１とＮチャンネルオフセットに用い
るＮ型低濃度拡散層１５０２を接触させてもよい。
間に形成したダイオードはウェルの周辺すべてに形成さ
れているが、必ずしも周辺すべてに形成する必要はな
く、ウェル周辺の一部分にのみ形成されていてもよく、
また、第８実施例と第９実施例においてはＮ型高濃度拡
散層とＰチャンネルオフセットに用いるＰ型低濃度拡散
層を接触させるように形成したが、図１５のようにＰ型
高濃度拡散層１５０１とＮチャンネルオフセットに用い
るＮ型低濃度拡散層１５０２を接触させてもよい。
【００３４】また、第９実施例においては電源間ダイオ
ードを図１６（ａ）のようにゲート電極１６０３が素子
分離領域１６０２を覆うように形成してもよいし、図１
６（ｂ）のようにゲート電極１６０４の一部分を素子分
離１６０２上に形成してもなんら、本発明の主旨を妨げ
ない。
ードを図１６（ａ）のようにゲート電極１６０３が素子
分離領域１６０２を覆うように形成してもよいし、図１
６（ｂ）のようにゲート電極１６０４の一部分を素子分
離１６０２上に形成してもなんら、本発明の主旨を妨げ
ない。
【００３５】
【発明の効果】以上、述べてきたように、保護回路や半
導体装置内に形成されるトランジスタやダイオード、ま
たは電源間に形成されるダイオードを高濃度拡散層と、
高濃度拡散層と接するように形成した高濃度拡散層と反
対導電型の低濃度拡散層とで構成することにより低耐圧
素子を半導体装置内に形成したにより、低耐圧素子を半
導体装置内形成することができ、静電気などの外部から
のサージ入力にたいし、保護できる半導体装置が実現で
きた。また、ＣＭＯＳ構造の半導体装置において、この
反対導電型の低濃度拡散層をＬＤＤ構造のトランジスタ
の低濃度拡散層と同一の拡散層を用いることにより、工
程の増加がなく低耐圧素子を半導体装置内に形成するこ
とも可能となった。
導体装置内に形成されるトランジスタやダイオード、ま
たは電源間に形成されるダイオードを高濃度拡散層と、
高濃度拡散層と接するように形成した高濃度拡散層と反
対導電型の低濃度拡散層とで構成することにより低耐圧
素子を半導体装置内に形成したにより、低耐圧素子を半
導体装置内形成することができ、静電気などの外部から
のサージ入力にたいし、保護できる半導体装置が実現で
きた。また、ＣＭＯＳ構造の半導体装置において、この
反対導電型の低濃度拡散層をＬＤＤ構造のトランジスタ
の低濃度拡散層と同一の拡散層を用いることにより、工
程の増加がなく低耐圧素子を半導体装置内に形成するこ
とも可能となった。
【図１】本発明の第１実施例を示す平面図と断面図であ
る。
る。
【図２】本発明の第１実施例を適用した回路図である。
【図３】本発明の第２実施例を示す平面図と断面図であ
る。
る。
【図４】本発明の第２実施例を適用した回路図である。
【図５】本発明の第３実施例を示す平面図と断面図であ
る。
る。
【図６】低濃度Ｐ型拡散層の濃度とダイオード耐圧との
関係図である。
関係図である。
【図７】低濃度Ｎ型拡散層の濃度とダイオード耐圧との
関係図である。
関係図である。
【図８】本発明の第３実施例を適用した回路図である。
【図９】本発明の第４実施例を示す断面図である。
【図１０】本発明の第４実施例を適用した回路図であ
る。
る。
【図１１】本発明の第５実施例を示す断面図である。
【図１２】本発明の第６実施例を示す平面図である。
【図１３】本発明の第８実施例を示す平面図と断面図で
ある。
ある。
【図１４】本発明の第９実施例を示す断面図である。
【図１５】本発明の第８、９実施例における変形例を示
す断面図である。
す断面図である。
【図１６】本発明の第９実施例における変形例を示す断
面図である。
面図である。
１０１，３０１，５０１，９０１，１１０１，１３０
１，１４０１ Ｐ型Ｓｉ基板 １０２，３０６，５０５，９１０，１１０８，１３０
５，１４０４ Ｎ型高濃度拡散層 １０３，３０８，９１２，１１０９，１５０２ Ｎ
型低濃度拡散層 １０４，３１０，１４０９ サイドウォール １０５，３０５，５０３，９０７，１２０１，１４０８
ゲート電極 １０６，３０９，５０６，９１３，１１１０，１２０
３，１３０８，１３０７，１４０７，１４０６ Ｐ
型低濃度拡散層 １０７，３０２，５０７，９０８ ゲート膜 １０８，３０３，５０２，９０９ 素子分離膜 ２０１，８０２，８０５ 負荷トランジスタ ２０２，４０３，８０３，８０６，１００４，１００
６，３１２，９０４，１１０４ Ｎチャンネルトラン
ジスタ ２０３，４０１，８０１，８０８，１００１，１００２
ボンディングパッド ３０４，９０２，１１０２，１３０２，１４０２
Ｎウェル領域 ３０７，９１４，１１０７，１３０６，１３０５，１４
０５，１５０１ Ｐ型高濃度拡散層 ３１１，４０２，８０２，８０５，９０３，１００３，
１００５，１１０３，１３０４，１４０３ Ｐチャ
ンネルトランジスタ ８０７，８０４，１００８，１００９，９０５，１１０
５ ＮＰダイオード ８０６，１００７，１０１０，１１０６ ＰＮダイ
オード
１，１４０１ Ｐ型Ｓｉ基板 １０２，３０６，５０５，９１０，１１０８，１３０
５，１４０４ Ｎ型高濃度拡散層 １０３，３０８，９１２，１１０９，１５０２ Ｎ
型低濃度拡散層 １０４，３１０，１４０９ サイドウォール １０５，３０５，５０３，９０７，１２０１，１４０８
ゲート電極 １０６，３０９，５０６，９１３，１１１０，１２０
３，１３０８，１３０７，１４０７，１４０６ Ｐ
型低濃度拡散層 １０７，３０２，５０７，９０８ ゲート膜 １０８，３０３，５０２，９０９ 素子分離膜 ２０１，８０２，８０５ 負荷トランジスタ ２０２，４０３，８０３，８０６，１００４，１００
６，３１２，９０４，１１０４ Ｎチャンネルトラン
ジスタ ２０３，４０１，８０１，８０８，１００１，１００２
ボンディングパッド ３０４，９０２，１１０２，１３０２，１４０２
Ｎウェル領域 ３０７，９１４，１１０７，１３０６，１３０５，１４
０５，１５０１ Ｐ型高濃度拡散層 ３１１，４０２，８０２，８０５，９０３，１００３，
１００５，１１０３，１３０４，１４０３ Ｐチャ
ンネルトランジスタ ８０７，８０４，１００８，１００９，９０５，１１０
５ ＮＰダイオード ８０６，１００７，１０１０，１１０６ ＰＮダイ
オード
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ｈ
27/092
29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
H01L 27/088
H01L 27/092
H01L 21/8238
H01L 21/8234
Claims (3)
- 【請求項１】 半導体基板と、前記半導体基板に形成さ
れたＭＯＳ形トランジスタと、を含み、 前記ＭＯＳ形トランジスタは、ドレイン領域と、ソース
領域と、前記ドレイン領域と前記ソース領域との間に位
置するチャネル領域と、を含み、 前記ドレイン領域は、第一導電型高濃度拡散層である第
１の不純物拡散層と、前記第１の不純物拡散層と前記チ
ャネル領域との間に位置する第２の不純物拡散層と、を
含み、 前記第２の不純物拡散層は、第一導電型低濃度拡散層で
ある第１の領域と、第二導電型拡散層である第２の領域
と第３の領域と、を含み、 前記第１の領域と前記第２の領域と前記第３の領域と
は、チャネル幅方向に配置されてなり、 前記第１の領域は、前記第２の領域と前記第３の領域と
の間に位置することを特徴とする半導体装置。 - 【請求項２】 半導体基板と、第一導電型ＭＯＳトラン
ジスタと、第二導電型ＭＯＳトランジスタと、を含み、 前記第一導電型ＭＯＳトランジスタと前記第二導電型Ｍ
ＯＳトランジスタとはそれぞれ、ドレイン領域と、ソー
ス領域と、前記ドレイン領域と前記ソース領域との間に
位置するチャネル領域と、を含み、 前記第一導電型ＭＯＳトランジスタのドレイン領域は、
第一導電型高濃度拡散層である第１の不純物拡散層と、
前記第１の不純物拡散層と前記第一導電型ＭＯＳトラン
ジスタのチャネル領域との間に位置する第２の不純物拡
散層と、を含み、 前記第２の不純物拡散層は、第一導電型低濃度拡散層で
ある第１の領域と、第二導電型拡散層である第２の領域
と第３の領域と、を含み、 前記第１の領域と前記第２の領域と前記第３の領域と
は、チャネル幅方向に配置されてなり、 前記第１の領域は、前記第２の領域と前記第３の領域と
の間に位置し、 前記第二導電型ＭＯＳトランジスタのドレイン領域は、
第二導電型高濃度拡散層である第３の不純物拡散層と、
前記第３の不純物拡散層と前記第二導電型ＭＯＳトラン
ジスタのチャネル領域との間に位置する第二導電型低濃
度拡散層である第４の不純物拡散層と、を含む半導体装
置の製造方法であって、 前記第２の領域と、前記第３の領域と、前記第４の不純
物拡散層と、が同一工程で形成されることを特徴とする
半導体装置の製造方法。 - 【請求項３】 第一導電型半導体基板と、第二導電型Ｍ
ＯＳトランジスタと、前記第一導電型半導体基板に形成
されたダイオードと、を含み、 前記第二導電型ＭＯＳトランジスタは、前記第一導電型
半導体基板に形成されたドレイン領域とソース領域とチ
ャネル領域と、前記チャネル領域の上方に形成されたゲ
ート電極と、前記ゲート電極に隣接するように形成され
たサイドウォール層と、を含み、 前記ドレイン領域は、第二導電型高濃度拡散層である第
１の不純物拡散層と、前記第１の不純物拡散層と前記チ
ャネル領域との間に位置する第二導電型低濃度拡散層で
ある第２の不純物拡散層と、を含み、 前記ダイオードは、前記第一導電型半導体基板よりも高
濃度の第一導電型拡散層である第３の不純物拡散層と、
第二導電型拡散層である第４の不純物拡散層と、を含
み、 前記ダイオードの上方には、電極と、前記電極に隣接す
るように形成されたサイドウォール層と、が形成されて
なる半導体装置の製造方法であって、 前記第３の不純物拡散層は、端部の少なくとも一部分を
前記電極で自己整合となるように形成し、 前記第４の不純物拡散層は、端部の少なくとも一部分を
前記電極に隣接するように形成されたサイドウォール層
で自己整合となるように形成することを特徴とする半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32272093A JP3456242B2 (ja) | 1993-01-07 | 1993-12-21 | 半導体装置及びその製造方法 |
| KR1019930030648A KR100317590B1 (ko) | 1993-01-07 | 1993-12-29 | 반도체장치 |
| US08/177,570 US5614752A (en) | 1993-01-07 | 1994-01-04 | Semiconductor device containing external surge protection component |
| GB9400235A GB2274203B (en) | 1993-01-07 | 1994-01-07 | Semiconductor device |
| SG1996002123A SG67298A1 (en) | 1993-01-07 | 1994-01-07 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP107293 | 1993-01-07 | ||
| JP5-1072 | 1993-01-07 | ||
| JP32272093A JP3456242B2 (ja) | 1993-01-07 | 1993-12-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260638A JPH06260638A (ja) | 1994-09-16 |
| JP3456242B2 true JP3456242B2 (ja) | 2003-10-14 |
Family
ID=26334232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32272093A Expired - Fee Related JP3456242B2 (ja) | 1993-01-07 | 1993-12-21 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5614752A (ja) |
| JP (1) | JP3456242B2 (ja) |
| KR (1) | KR100317590B1 (ja) |
| GB (1) | GB2274203B (ja) |
| SG (1) | SG67298A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3634086B2 (ja) | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6313509B1 (en) | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
| JP4104701B2 (ja) * | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6794719B2 (en) * | 2001-06-28 | 2004-09-21 | Koninklijke Philips Electronics N.V. | HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
| US6974998B1 (en) * | 2001-09-19 | 2005-12-13 | Altera Corporation | Field effect transistor with corner diffusions for reduced leakage |
| JP2003209186A (ja) * | 2002-01-15 | 2003-07-25 | Seiko Epson Corp | 半導体装置 |
| KR100764737B1 (ko) * | 2006-02-09 | 2007-10-08 | 삼성전자주식회사 | 에스램 셀 및 그 형성 방법 |
| JP5295529B2 (ja) * | 2007-08-13 | 2013-09-18 | 株式会社ジャパンディスプレイ | 半導体装置 |
| JP6656968B2 (ja) * | 2016-03-18 | 2020-03-04 | エイブリック株式会社 | Ｅｓｄ保護素子を有する半導体装置 |
Family Cites Families (19)
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|---|---|---|---|---|
| US3512058A (en) * | 1968-04-10 | 1970-05-12 | Rca Corp | High voltage transient protection for an insulated gate field effect transistor |
| US4051504A (en) * | 1975-10-14 | 1977-09-27 | General Motors Corporation | Ion implanted zener diode |
| GB2011178B (en) * | 1977-12-15 | 1982-03-17 | Philips Electronic Associated | Fieldeffect devices |
| JPH0646662B2 (ja) * | 1983-12-26 | 1994-06-15 | 株式会社日立製作所 | 半導体装置 |
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| DE3586268T2 (de) * | 1984-05-03 | 1993-02-25 | Digital Equipment Corp | Eingangs-schutzanordnung fuer vlsi-schaltungsanordnungen. |
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