JP3144330B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3144330B2 JP3144330B2 JP34782896A JP34782896A JP3144330B2 JP 3144330 B2 JP3144330 B2 JP 3144330B2 JP 34782896 A JP34782896 A JP 34782896A JP 34782896 A JP34782896 A JP 34782896A JP 3144330 B2 JP3144330 B2 JP 3144330B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type diffusion
- conductivity type
- voltage
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に入出力保護回路を内蔵するＭＯＳトランジスタを有
する半導体集積回路装置に関する。
特に入出力保護回路を内蔵するＭＯＳトランジスタを有
する半導体集積回路装置に関する。
【０００２】
【従来の技術】例えばＭＯＳＬＳＩ等の半導体集積回路
装置ではその入出力端子（入力端子又は出力端子の略
称）に加わる静電気などのサージにより内部の回路素子
が破壊されるのを防ぐため、入出力端子と内部回路の間
に入出力保護回路（入力保護回路又は出力保護回路の略
称）が設けられている。一般に入力保護回路及び出力保
護回路はそれぞれ図１５（ａ）、（ｂ）に示されている
ように電源電位ＶＤＤと接地電位ＧＮＤの間にＮチャネ
ルトランジスタＮ1 とＰチャネルトランジスタＰ1が直
列に接続されたＣＭＯＳにより構成される。
装置ではその入出力端子（入力端子又は出力端子の略
称）に加わる静電気などのサージにより内部の回路素子
が破壊されるのを防ぐため、入出力端子と内部回路の間
に入出力保護回路（入力保護回路又は出力保護回路の略
称）が設けられている。一般に入力保護回路及び出力保
護回路はそれぞれ図１５（ａ）、（ｂ）に示されている
ように電源電位ＶＤＤと接地電位ＧＮＤの間にＮチャネ
ルトランジスタＮ1 とＰチャネルトランジスタＰ1が直
列に接続されたＣＭＯＳにより構成される。
【０００３】また、近年の半導体集積回路装置を構成す
るＭＯＳトランジスタにおいては高集積化と高速化の実
現のためゲート電極はハーフミクロン以下に微細化さ
れ、ゲート絶縁膜は１０〜２０ｎｍまたはそれ以下に薄
膜化されている。
るＭＯＳトランジスタにおいては高集積化と高速化の実
現のためゲート電極はハーフミクロン以下に微細化さ
れ、ゲート絶縁膜は１０〜２０ｎｍまたはそれ以下に薄
膜化されている。
【０００４】さらに、ソース、ドレインの拡散層あるい
はゲート電極を低抵抗化するため金属シリサイド技術が
用いられている。金属シリサイド技術により拡散層の場
合その層抵抗は１００〜２００Ω／□から５〜１０Ω／
□へと約２０分の１になっている。
はゲート電極を低抵抗化するため金属シリサイド技術が
用いられている。金属シリサイド技術により拡散層の場
合その層抵抗は１００〜２００Ω／□から５〜１０Ω／
□へと約２０分の１になっている。
【０００５】この金属シリサイド技術を用いたＭＯＳト
ランジスタを用いて図１５に示した入出力保護回路を半
導体基板上に具体化したものの平面模式図を図１６に、
図１６のＡ−Ａ線断面相当図及びＢ−Ｂ線断面相当図を
それぞれ図１７（ａ），（ｂ）に示す。Ｐ型シリコン半
導体基板１の表面部にＰウェル２Ａが設けられ、Ｐウェ
ル２Ａ部にＮ+ 型拡散層３Ａ，３Ｂ、Ｎ- 型拡散層４、
ゲート絶縁膜５、側壁スペーサ６、多結晶シリコン層よ
りなるゲート電極７ＮでなるＮチャネルトランジスタが
形成されている。ＰチャネルトランジスタはＮウェル８
Ａ、Ｐ+ 型拡散層９Ａ、９Ｂ、Ｐ- 型拡散層１０、ゲー
ト絶縁膜５、側壁スペーサ６、ゲート電極７Ｐにより構
成されている。また、ＧＮＤ端子１７をＰウェル２Ａ
に、ＶＤＤ端子１９をＮウェル８Ａにそれぞれ接続する
ためＰ+ 拡散層９Ｃ、Ｎ+ 拡散層３Ｃが形成されてい
る。ここで、拡散層３Ａ、３Ｂ、３Ｃおよび９Ａ、９
Ｂ、９Ｃの表面には金属シリサイド化により例えばチタ
ンシリサイド層１１が形成されている。１２ＡはＮチャ
ネルトランジスタとＰチャネルトランジスタおよびウェ
ルの接地部を分離するためのフィールド酸化膜である。
１３は層間絶縁膜であり層間絶縁膜１３には拡散層３
Ａ、３Ｂ、３Ｃ、９Ａ、９Ｂ及び９Ｃ上にコンタクトホ
ール１４ＮＳ，１４ＮＤ，１４ＮＷ，１４ＰＳ，１４Ｐ
Ｄ，１４ＰＷが形成され、第１層目の金属電極１５Ｎ
Ｓ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，１５Ｐ
Ｗが形成されている。同様にゲート電極７Ｎ，７Ｐは図
示しない層間絶縁膜を選択的に被覆する第２層目の金属
配線３０Ｎ，３０Ｐに接続される。
ランジスタを用いて図１５に示した入出力保護回路を半
導体基板上に具体化したものの平面模式図を図１６に、
図１６のＡ−Ａ線断面相当図及びＢ−Ｂ線断面相当図を
それぞれ図１７（ａ），（ｂ）に示す。Ｐ型シリコン半
導体基板１の表面部にＰウェル２Ａが設けられ、Ｐウェ
ル２Ａ部にＮ+ 型拡散層３Ａ，３Ｂ、Ｎ- 型拡散層４、
ゲート絶縁膜５、側壁スペーサ６、多結晶シリコン層よ
りなるゲート電極７ＮでなるＮチャネルトランジスタが
形成されている。ＰチャネルトランジスタはＮウェル８
Ａ、Ｐ+ 型拡散層９Ａ、９Ｂ、Ｐ- 型拡散層１０、ゲー
ト絶縁膜５、側壁スペーサ６、ゲート電極７Ｐにより構
成されている。また、ＧＮＤ端子１７をＰウェル２Ａ
に、ＶＤＤ端子１９をＮウェル８Ａにそれぞれ接続する
ためＰ+ 拡散層９Ｃ、Ｎ+ 拡散層３Ｃが形成されてい
る。ここで、拡散層３Ａ、３Ｂ、３Ｃおよび９Ａ、９
Ｂ、９Ｃの表面には金属シリサイド化により例えばチタ
ンシリサイド層１１が形成されている。１２ＡはＮチャ
ネルトランジスタとＰチャネルトランジスタおよびウェ
ルの接地部を分離するためのフィールド酸化膜である。
１３は層間絶縁膜であり層間絶縁膜１３には拡散層３
Ａ、３Ｂ、３Ｃ、９Ａ、９Ｂ及び９Ｃ上にコンタクトホ
ール１４ＮＳ，１４ＮＤ，１４ＮＷ，１４ＰＳ，１４Ｐ
Ｄ，１４ＰＷが形成され、第１層目の金属電極１５Ｎ
Ｓ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，１５Ｐ
Ｗが形成されている。同様にゲート電極７Ｎ，７Ｐは図
示しない層間絶縁膜を選択的に被覆する第２層目の金属
配線３０Ｎ，３０Ｐに接続される。
【０００６】４個のＮチャネルトランジスタのソース領
域であるＮ+ 型拡散層３Ａはそれぞれ金属電極１５ＮＳ
に接続され、Ｐウェル２Ａのコンタクト領域であるＰ+
型拡散層９Ｃに接続される金属電極１５ＰＷに連結され
更にＧＮＤ端子１７へ接続される。Ｎチャネルトランジ
スタのドレイン領域であるＮ+ 型拡散層３Ｂは同様に金
属電極１５ＮＤにより共通接続されて入力端子ＩＮ（図
１５（ａ））又は出力端子ＯＵＴ（図１５（ｂ））のい
ずれか一方に接続される。Ｎチャネルトランジスタのゲ
ート電極７Ｎは金属電極３０Ｎにより共通接続されてＧ
ＮＤ端子１７（図１５（ａ））又は図示しない内部素子
（図１５（ｂ））のいずれか一方に接続される。
域であるＮ+ 型拡散層３Ａはそれぞれ金属電極１５ＮＳ
に接続され、Ｐウェル２Ａのコンタクト領域であるＰ+
型拡散層９Ｃに接続される金属電極１５ＰＷに連結され
更にＧＮＤ端子１７へ接続される。Ｎチャネルトランジ
スタのドレイン領域であるＮ+ 型拡散層３Ｂは同様に金
属電極１５ＮＤにより共通接続されて入力端子ＩＮ（図
１５（ａ））又は出力端子ＯＵＴ（図１５（ｂ））のい
ずれか一方に接続される。Ｎチャネルトランジスタのゲ
ート電極７Ｎは金属電極３０Ｎにより共通接続されてＧ
ＮＤ端子１７（図１５（ａ））又は図示しない内部素子
（図１５（ｂ））のいずれか一方に接続される。
【０００７】４個のＰチャネルトランジスタのソース領
域であるＰ+ 型拡散層９Ａはそれぞれ金属電極１５ＰＳ
に接続され、Ｎウェル８Ａのコンタクト領域であるＮ+
型拡散層３Ｃに接続される金属電極１５ＮＷに連結され
更にＶＤＤ端子１９へ接続される。Ｐチャネルトランジ
スタのドレイン領域であるＰ+ 型拡散層９Ｂは同様に金
属電極１５ＰＤにより共通接続されて入力端子ＩＮ（図
１５（ａ））又は出力端子ＯＵＴ（図１５（ｂ））のい
ずれか一方に接続される。Ｐチャネルトランジスタのゲ
ート電極７Ｐは金属電極３０Ｐにより共通接続されてＶ
ＤＤ端子１９（図１５（ａ））又は図示しない内部素子
（図１５（ｂ））のいずれか一方に接続される。
域であるＰ+ 型拡散層９Ａはそれぞれ金属電極１５ＰＳ
に接続され、Ｎウェル８Ａのコンタクト領域であるＮ+
型拡散層３Ｃに接続される金属電極１５ＮＷに連結され
更にＶＤＤ端子１９へ接続される。Ｐチャネルトランジ
スタのドレイン領域であるＰ+ 型拡散層９Ｂは同様に金
属電極１５ＰＤにより共通接続されて入力端子ＩＮ（図
１５（ａ））又は出力端子ＯＵＴ（図１５（ｂ））のい
ずれか一方に接続される。Ｐチャネルトランジスタのゲ
ート電極７Ｐは金属電極３０Ｐにより共通接続されてＶ
ＤＤ端子１９（図１５（ａ））又は図示しない内部素子
（図１５（ｂ））のいずれか一方に接続される。
【０００８】次に外部サージが入出力端子１８に加わっ
た場合の動作を説明する。外部サージによる静電破壊耐
圧の強度テストは試験装置を出力端子１８に接続し、Ｇ
ＮＤ端子１７およびＶＤＤ端子１９のそれぞれに対して
正または負のサージを印加して行われる。まずサージが
ＧＮＤ端子１７に対し負の電圧で印加された場合はＮ+
型拡散層３ＢとＰウェル２Ａ間のＰＮ接合に対し順方向
の電圧であるので順方向のＰＮ接合がオンした後、サー
ジはＧＮＤ端子１７からＰ+ 型拡散層９Ｃ、Ｐウェル２
Ａ、Ｎ+ 型拡散層３Ｂを通り入出力端子１８へ流れる。
次にサージがＧＮＤ端子１７に対し正の電圧で印加され
た場合はＮチャネルトランジスタのソースに対してドレ
インに正の電圧を印加した場合であるので、まずＮチャ
ネルトランジスタのドレイン領域（３Ｂ）とゲート電極
７Ｎ間の電位差によりドレイン側のゲート端部直下即ち
Ｎ- 型拡散層４の部分でブレイクダウンが生じる。ブレ
イクダウン後電流はドレイン領域（３Ｂ）からＰウェル
２Ａへ流れるが、その電流によりＰウェル２Ａが正の電
位に上がり、その結果Ｐウェル２Ａとソース領域（３
Ａ）のＰＮ接合が順方向電圧になりオンするので電流は
ドレイン領域（３Ｂ）からソース領域（３Ａ）へ流れ
る。即ち、ドレイン領域（３Ｂ）をコレクタ、Ｐウェル
２Ａをベース、ソース領域３ＡをエミッタとするＮＰＮ
寄生バイポーラトランジスタがオンすることによりサー
ジは入出力端子１８からＮ+ 型拡散層３Ｂ、Ｐウェル２
Ａ、Ｎ+ 型拡散層３Ａを通りＧＮＤ端子１７流れる。次
にＶＤＤ端子１９に対し正の電圧で印加された場合はＰ
+ 型拡散層９ＢとＮウェル８Ａ間のＰＮ接合が順方向電
圧によりオンするためサージは入出力端子１８からＰ+
型拡散層９Ｂ、Ｎウェル８Ａ、Ｎ+ 型拡散層３Ｃを通り
ＶＤＤ端子１９へ流れる。ＶＤＤ端子１９に対し負の電
圧で印加された場合は前述のＮチャネルトランジスタと
同様の現象がＰチャネルトランジスタで起こりドレイン
領域（９Ｂ）、Ｎウェル８Ａ、ソース領域（９Ａ）でな
るＰＮＰ寄生バイポーラトランジスタがオンすることに
よりサージはＶＤＤ端子１９からＰ+ 拡散層９Ａ、Ｎウ
ェル８Ａ、Ｐ+拡散層９Ｂを通り入出力端子１８へ流れ
る。
た場合の動作を説明する。外部サージによる静電破壊耐
圧の強度テストは試験装置を出力端子１８に接続し、Ｇ
ＮＤ端子１７およびＶＤＤ端子１９のそれぞれに対して
正または負のサージを印加して行われる。まずサージが
ＧＮＤ端子１７に対し負の電圧で印加された場合はＮ+
型拡散層３ＢとＰウェル２Ａ間のＰＮ接合に対し順方向
の電圧であるので順方向のＰＮ接合がオンした後、サー
ジはＧＮＤ端子１７からＰ+ 型拡散層９Ｃ、Ｐウェル２
Ａ、Ｎ+ 型拡散層３Ｂを通り入出力端子１８へ流れる。
次にサージがＧＮＤ端子１７に対し正の電圧で印加され
た場合はＮチャネルトランジスタのソースに対してドレ
インに正の電圧を印加した場合であるので、まずＮチャ
ネルトランジスタのドレイン領域（３Ｂ）とゲート電極
７Ｎ間の電位差によりドレイン側のゲート端部直下即ち
Ｎ- 型拡散層４の部分でブレイクダウンが生じる。ブレ
イクダウン後電流はドレイン領域（３Ｂ）からＰウェル
２Ａへ流れるが、その電流によりＰウェル２Ａが正の電
位に上がり、その結果Ｐウェル２Ａとソース領域（３
Ａ）のＰＮ接合が順方向電圧になりオンするので電流は
ドレイン領域（３Ｂ）からソース領域（３Ａ）へ流れ
る。即ち、ドレイン領域（３Ｂ）をコレクタ、Ｐウェル
２Ａをベース、ソース領域３ＡをエミッタとするＮＰＮ
寄生バイポーラトランジスタがオンすることによりサー
ジは入出力端子１８からＮ+ 型拡散層３Ｂ、Ｐウェル２
Ａ、Ｎ+ 型拡散層３Ａを通りＧＮＤ端子１７流れる。次
にＶＤＤ端子１９に対し正の電圧で印加された場合はＰ
+ 型拡散層９ＢとＮウェル８Ａ間のＰＮ接合が順方向電
圧によりオンするためサージは入出力端子１８からＰ+
型拡散層９Ｂ、Ｎウェル８Ａ、Ｎ+ 型拡散層３Ｃを通り
ＶＤＤ端子１９へ流れる。ＶＤＤ端子１９に対し負の電
圧で印加された場合は前述のＮチャネルトランジスタと
同様の現象がＰチャネルトランジスタで起こりドレイン
領域（９Ｂ）、Ｎウェル８Ａ、ソース領域（９Ａ）でな
るＰＮＰ寄生バイポーラトランジスタがオンすることに
よりサージはＶＤＤ端子１９からＰ+ 拡散層９Ａ、Ｎウ
ェル８Ａ、Ｐ+拡散層９Ｂを通り入出力端子１８へ流れ
る。
【０００９】以上説明したように入出力端子１８に外部
サージが印加された場合、入出力端子１８とＧＮＤ端子
１７またはＶＤＤ端子１９の間に電流が流れることによ
りサージが放電され内部の回路素子が保護されるのであ
る。
サージが印加された場合、入出力端子１８とＧＮＤ端子
１７またはＶＤＤ端子１９の間に電流が流れることによ
りサージが放電され内部の回路素子が保護されるのであ
る。
【００１０】また、外部サージがＧＮＤ端子１７に対し
正の電圧またはＶＤＤ端子１９に対し負の電圧で印加さ
れた場合は、ＮＰＮ又はＰＮＰ寄生バイポーラトランジ
スタがオンすることによりトランジスタのソース・ドレ
イン間に流れるのであるが、その際ソース・ドレイン間
の抵抗により発熱が起きる。この発熱による発熱部位の
溶融・破壊を防ぐため、即ちオン電流の許容量を大きく
するため、一般に入出力保護回路のトランジスタはゲー
ト幅を数１００μｍと大きくしている。また、このゲー
ト幅の大きなトランジスタは実際には、図１６に示すよ
うにその平面上のレイアウトはゲート幅２９を同一に設
計された複数のトランジスタを並列配置して構成され
る。
正の電圧またはＶＤＤ端子１９に対し負の電圧で印加さ
れた場合は、ＮＰＮ又はＰＮＰ寄生バイポーラトランジ
スタがオンすることによりトランジスタのソース・ドレ
イン間に流れるのであるが、その際ソース・ドレイン間
の抵抗により発熱が起きる。この発熱による発熱部位の
溶融・破壊を防ぐため、即ちオン電流の許容量を大きく
するため、一般に入出力保護回路のトランジスタはゲー
ト幅を数１００μｍと大きくしている。また、このゲー
ト幅の大きなトランジスタは実際には、図１６に示すよ
うにその平面上のレイアウトはゲート幅２９を同一に設
計された複数のトランジスタを並列配置して構成され
る。
【００１１】
【発明が解決しようとする課題】従来の技術において外
部サージがＧＮＤ端子１７に対し正の電圧またはＶＤＤ
端子１９に対し負の電圧で印加された場合は、寄生バイ
ポーラトランジスタがオンすることによりトランジスタ
のソース・ドレイン間に流れることを説明した。ここで
サージがＧＮＤ端子１７対し正の電圧で印加された場合
に着目するとＮチャネルトランジスタのソースに対する
ドレインの電流電圧特性は図１８に示されるようにな
る。また、図１８で示される電流の流れる経路を図１９
に示す。図１８においてサージによりドレイン電圧がト
ランジスタのブレイクダウン電圧ＶＢになるとドレイン
側のゲート端部直下でブレイクダウンが生じる。その後
図１９の電流経路Ａでドレイン領域からＰウェルに向か
って電流が流れ、Ｖ１，Ｉ１に達したところでＰウェル
−ソース領域間のＰＮ接合がオンし、電流は図１９の電
流経路Ｂでドレイン領域→Ｐウェル→ソース領域へ流れ
電圧はスナップバック電圧ＶＳへスナップバックする。
スナップバック後は入出力端子１８とドレイン領域（３
Ｂ）の間の金属配線抵抗、ドレイン領域（３Ｂ）の拡散
層抵抗、ドレイン領域（３Ｂ）とソース領域（３Ａ）の
間のＰウェル抵抗、ソース領域（３Ａ）の拡散層抵抗お
よびソース領域（３Ａ）とＧＮＤ端子１７の間の金属配
線抵抗の合計を傾きとして電圧、電流が増加する。Ｖ
２，Ｉ２はさらに電圧、電流が増加した場合に発熱によ
りトランジスタが破壊される時の電圧、電流である。
部サージがＧＮＤ端子１７に対し正の電圧またはＶＤＤ
端子１９に対し負の電圧で印加された場合は、寄生バイ
ポーラトランジスタがオンすることによりトランジスタ
のソース・ドレイン間に流れることを説明した。ここで
サージがＧＮＤ端子１７対し正の電圧で印加された場合
に着目するとＮチャネルトランジスタのソースに対する
ドレインの電流電圧特性は図１８に示されるようにな
る。また、図１８で示される電流の流れる経路を図１９
に示す。図１８においてサージによりドレイン電圧がト
ランジスタのブレイクダウン電圧ＶＢになるとドレイン
側のゲート端部直下でブレイクダウンが生じる。その後
図１９の電流経路Ａでドレイン領域からＰウェルに向か
って電流が流れ、Ｖ１，Ｉ１に達したところでＰウェル
−ソース領域間のＰＮ接合がオンし、電流は図１９の電
流経路Ｂでドレイン領域→Ｐウェル→ソース領域へ流れ
電圧はスナップバック電圧ＶＳへスナップバックする。
スナップバック後は入出力端子１８とドレイン領域（３
Ｂ）の間の金属配線抵抗、ドレイン領域（３Ｂ）の拡散
層抵抗、ドレイン領域（３Ｂ）とソース領域（３Ａ）の
間のＰウェル抵抗、ソース領域（３Ａ）の拡散層抵抗お
よびソース領域（３Ａ）とＧＮＤ端子１７の間の金属配
線抵抗の合計を傾きとして電圧、電流が増加する。Ｖ
２，Ｉ２はさらに電圧、電流が増加した場合に発熱によ
りトランジスタが破壊される時の電圧、電流である。
【００１２】前述のスナップバック後の電圧、電流の増
加に寄与する抵抗のうち金属配線抵抗は数Ωと低抵抗で
あり、またバイポーラトランジスタがオンした状態での
ドレイン領域（３Ｂ）とソース領域（３Ａ）の間のＰウ
ェル抵抗もゲート幅１００μｍ当たり数Ω程度である。
ドレイン領域（３Ｂ）、ソース領域（３Ａ）の拡散層抵
抗については表面チタンシリサイド層が無ければ数１０
０Ωと高抵抗であるがチタンシリサイド化によりやはり
数Ω程度になっている。従って、抵抗は全体でも数１０
Ω程度であるのでスナップバック後トランジスタが破壊
されるまでの電圧増加は小さく、結果としてＶＳ＜Ｖ２
＜ＶＢ＜Ｖ１の関係になる。実際に評価した例によると
ＶＢが１５Ｖ、Ｖ１が１５．５Ｖ、ＶＳが１０Ｖのトラ
ンジスタの場合Ｖ２は１２Ｖであった。
加に寄与する抵抗のうち金属配線抵抗は数Ωと低抵抗で
あり、またバイポーラトランジスタがオンした状態での
ドレイン領域（３Ｂ）とソース領域（３Ａ）の間のＰウ
ェル抵抗もゲート幅１００μｍ当たり数Ω程度である。
ドレイン領域（３Ｂ）、ソース領域（３Ａ）の拡散層抵
抗については表面チタンシリサイド層が無ければ数１０
０Ωと高抵抗であるがチタンシリサイド化によりやはり
数Ω程度になっている。従って、抵抗は全体でも数１０
Ω程度であるのでスナップバック後トランジスタが破壊
されるまでの電圧増加は小さく、結果としてＶＳ＜Ｖ２
＜ＶＢ＜Ｖ１の関係になる。実際に評価した例によると
ＶＢが１５Ｖ、Ｖ１が１５．５Ｖ、ＶＳが１０Ｖのトラ
ンジスタの場合Ｖ２は１２Ｖであった。
【００１３】ここで第１の問題がＶ２＜ＶＢであること
により生ずる。つまり、図１６に示すように複数に分割
されたトランジスタのうちサージの流れるタイミングの
ズレによる１個だけがまずブレイクダウンした場合、ド
レイン電圧はそのトランジスタのＶＳへスナップバック
した後最大Ｖ２までしか増加しないので残りのトランジ
スタのドレイン電圧はブレイクダウン電圧に達すること
なくブレイクダウンは起こらない。その結果、サージは
始めにブレイクダウンした１個のトランジスタのみを流
れるため、サージがその１個のトランジスタの静電破壊
耐圧を越えているとそこで著しい発熱による破壊が生
じ、入出力保護回路としての機能を失うのである。
により生ずる。つまり、図１６に示すように複数に分割
されたトランジスタのうちサージの流れるタイミングの
ズレによる１個だけがまずブレイクダウンした場合、ド
レイン電圧はそのトランジスタのＶＳへスナップバック
した後最大Ｖ２までしか増加しないので残りのトランジ
スタのドレイン電圧はブレイクダウン電圧に達すること
なくブレイクダウンは起こらない。その結果、サージは
始めにブレイクダウンした１個のトランジスタのみを流
れるため、サージがその１個のトランジスタの静電破壊
耐圧を越えているとそこで著しい発熱による破壊が生
じ、入出力保護回路としての機能を失うのである。
【００１４】さらに第２の問題は電流Ｉ１により発生す
るホットキャリアによりトランジスタの寿命が低下する
ことである。これはトランジスタのブレイクダウンがド
レイン領域（３Ｂ）側のゲート端部直下で発生し、その
後流れる電流がゲート絶縁膜近傍を通る際にホットキャ
リアを発生し、それがゲート絶縁膜中に捕獲されること
によりトランジスタをオン電流の低下さらにはゲート絶
縁膜の絶縁破壊を引き起こす現象である。この現象は図
１８において電圧がＶＢからＶ１へ増加する間に流れる
電流に起因しＶ１の時電流はＩ１となり最大となる。
るホットキャリアによりトランジスタの寿命が低下する
ことである。これはトランジスタのブレイクダウンがド
レイン領域（３Ｂ）側のゲート端部直下で発生し、その
後流れる電流がゲート絶縁膜近傍を通る際にホットキャ
リアを発生し、それがゲート絶縁膜中に捕獲されること
によりトランジスタをオン電流の低下さらにはゲート絶
縁膜の絶縁破壊を引き起こす現象である。この現象は図
１８において電圧がＶＢからＶ１へ増加する間に流れる
電流に起因しＶ１の時電流はＩ１となり最大となる。
【００１５】以上Ｎチャネルトランジスタに着目して説
明したがＰチャネルトランジスタの場合も同様の現象に
より第１、第２の問題と同様のことが起こる。
明したがＰチャネルトランジスタの場合も同様の現象に
より第１、第２の問題と同様のことが起こる。
【００１６】本発明の目的はＭＯＳトランジスタが微細
化され金属シリサイド化された拡散層を有する半導体装
置においても高度の保護機能を発揮する入出力保護回路
を提供することにある。
化され金属シリサイド化された拡散層を有する半導体装
置においても高度の保護機能を発揮する入出力保護回路
を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された複数の回路素子と、前記半導
体基板上に選択的に設けられ前記各回路素子を電気的に
分離するフィールド酸化膜と、一の前記回路素子に外部
信号を供給する入力端子と、他の前記回路素子から外部
へ信号を供給する出力端子と、一の前記回路素子と入力
端子及び他の前記回路素子と出力端子との間にそれぞれ
挿入されて外部サージから保護する保護素子とを備えた
半導体装置において、前記保護素子が、前記半導体基板
表面部の第１導電型領域の表面部に選択的に形成された
第１の第２導電型拡散層及び前記第１の第２導電型拡散
層の表面に形成された第１の金属シリサイド層でなるソ
ース領域と、前記第１の金属シリサイド層に接続される
ソース電極と、前記半導体基板の少なくとも表面部に、
前記第１の第２導電型拡散層と対向して設けられこれよ
り深い第２の第２導電型拡散層、前記第２の第２導電型
拡散層の表面部にこれより高濃度に不純物を含有して形
成された第３の第２導電型拡散層及び前記第３の第２導
電型拡散層の表面に設けられた第２の金属シリサイド層
でなるドレイン領域と、前記第２の金属シリサイド層に
接続するドレイン電極と、前記第１の第２導電型拡散層
と第３の第２導電型拡散層に挟まれて前記第２の第２導
電型拡散層の表面から所定の深さにまで設けられた絶縁
領域と、前記第１の第２導電型拡散層と絶縁領域の間の
半導体基板表面をゲート絶縁膜を介して被覆するゲート
電極とを有するＭＯＳトランジスタを複数個並列配置さ
れているというものである。
半導体基板上に形成された複数の回路素子と、前記半導
体基板上に選択的に設けられ前記各回路素子を電気的に
分離するフィールド酸化膜と、一の前記回路素子に外部
信号を供給する入力端子と、他の前記回路素子から外部
へ信号を供給する出力端子と、一の前記回路素子と入力
端子及び他の前記回路素子と出力端子との間にそれぞれ
挿入されて外部サージから保護する保護素子とを備えた
半導体装置において、前記保護素子が、前記半導体基板
表面部の第１導電型領域の表面部に選択的に形成された
第１の第２導電型拡散層及び前記第１の第２導電型拡散
層の表面に形成された第１の金属シリサイド層でなるソ
ース領域と、前記第１の金属シリサイド層に接続される
ソース電極と、前記半導体基板の少なくとも表面部に、
前記第１の第２導電型拡散層と対向して設けられこれよ
り深い第２の第２導電型拡散層、前記第２の第２導電型
拡散層の表面部にこれより高濃度に不純物を含有して形
成された第３の第２導電型拡散層及び前記第３の第２導
電型拡散層の表面に設けられた第２の金属シリサイド層
でなるドレイン領域と、前記第２の金属シリサイド層に
接続するドレイン電極と、前記第１の第２導電型拡散層
と第３の第２導電型拡散層に挟まれて前記第２の第２導
電型拡散層の表面から所定の深さにまで設けられた絶縁
領域と、前記第１の第２導電型拡散層と絶縁領域の間の
半導体基板表面をゲート絶縁膜を介して被覆するゲート
電極とを有するＭＯＳトランジスタを複数個並列配置さ
れているというものである。
【００１８】ここで、保護素子を構成する各ＭＯＳトラ
ンジスタは、ゲート電極とソース電極とが同一電源端子
に接続され、ドレイン電極に過大電圧が印加されて前記
ドレイン電極から第１の第２導電型拡散層への電流経路
に沿った寄生抵抗を第２の第２導電型拡散層を設けるこ
とによって大きくすることによって熱的な破壊電圧がド
レインの耐電圧より高く設定されているようにすること
ができる。
ンジスタは、ゲート電極とソース電極とが同一電源端子
に接続され、ドレイン電極に過大電圧が印加されて前記
ドレイン電極から第１の第２導電型拡散層への電流経路
に沿った寄生抵抗を第２の第２導電型拡散層を設けるこ
とによって大きくすることによって熱的な破壊電圧がド
レインの耐電圧より高く設定されているようにすること
ができる。
【００１９】又、保護素子を構成するＭＯＳトランジス
タのチャネル長が回路素子であるＭＯＳトランジスタの
うちの最小のチャネル長の３倍より小さく設定されてい
るようにすることができる。
タのチャネル長が回路素子であるＭＯＳトランジスタの
うちの最小のチャネル長の３倍より小さく設定されてい
るようにすることができる。
【００２０】更に、第１の第２導電型拡散層の少なくと
も底面に接してこれより低濃度の第４の第２導電型拡散
層が設けられているようにすることができる。あるい
は、第４の第２導電型拡散層が第１の第２導電型拡散層
を囲んでいるようにすることができる。
も底面に接してこれより低濃度の第４の第２導電型拡散
層が設けられているようにすることができる。あるい
は、第４の第２導電型拡散層が第１の第２導電型拡散層
を囲んでいるようにすることができる。
【００２１】更に又、第２の第２導電型拡散層が第２導
電型ウェルと同時に形成されたものとすることができ
る。同様に、第４の第２導電型拡散層が第２導電型ウェ
ルと同時に形成されたものとすることができる。
電型ウェルと同時に形成されたものとすることができ
る。同様に、第４の第２導電型拡散層が第２導電型ウェ
ルと同時に形成されたものとすることができる。
【００２２】以上において、保護素子を構成するＭＯＳ
トランジスタのドレイン電極に一端が接続された抵抗素
子と、前記抵抗素子の他端と前記ＭＯＳトランジスタの
ソース電極との間に挿入され前記ＭＯＳトランジスタの
破壊電圧より小さい耐電圧を有するクランプ用のダイオ
ード素子とを設けることができる。
トランジスタのドレイン電極に一端が接続された抵抗素
子と、前記抵抗素子の他端と前記ＭＯＳトランジスタの
ソース電極との間に挿入され前記ＭＯＳトランジスタの
破壊電圧より小さい耐電圧を有するクランプ用のダイオ
ード素子とを設けることができる。
【００２３】第２の金属シリサイド層で低抵抗化された
第３の第２導電型拡散層を第２の第２導電型拡散層の表
面部に設け更に第２の第２導電型拡散層の表面部に絶縁
領域を設けてあるので、保護素子がブレイクダウンした
ときの電流経路に沿った抵抗を大きくでき、熱破壊を起
り難くできる。
第３の第２導電型拡散層を第２の第２導電型拡散層の表
面部に設け更に第２の第２導電型拡散層の表面部に絶縁
領域を設けてあるので、保護素子がブレイクダウンした
ときの電流経路に沿った抵抗を大きくでき、熱破壊を起
り難くできる。
【００２４】
【発明の実施の形態】図１は本発明の第１の実施の形態
における入出力保護回路を示す平面図、図２（ａ），
（ｂ）はそれぞれ図１のＡ−Ａ線断面図及びＢ−Ｂ線断
面図である。図１では２個のトランジスタを並列配置し
てあるが、実際には図１６と同様に４個あるいはそれ以
上のトランジスタを並列配置する。
における入出力保護回路を示す平面図、図２（ａ），
（ｂ）はそれぞれ図１のＡ−Ａ線断面図及びＢ−Ｂ線断
面図である。図１では２個のトランジスタを並列配置し
てあるが、実際には図１６と同様に４個あるいはそれ以
上のトランジスタを並列配置する。
【００２５】詳述すると図１，２は、Ｐ型シリコン半導
体基板１上に形成された複数の図示しない回路素子と、
Ｐ型シリコン半導体基板１上に選択的に設けられ前記各
回路素子を電気的に分離するフィールド酸化膜１２Ａ
と、一の前記回路素子に外部信号を供給する入力端子
と、他の前記回路素子から外部へ信号を供給する出力端
子と、一の前記回路素子と入力端子及び他の前記回路素
子と出力端子との間にそれぞれ挿入されて外部サージか
ら保護する保護素子とを備えた半導体装置の保護素子を
示している。この保護素子で構成される入出力保護回路
は、従来例と同様に図１５（ａ）又は（ｂ）で示され
る。
体基板１上に形成された複数の図示しない回路素子と、
Ｐ型シリコン半導体基板１上に選択的に設けられ前記各
回路素子を電気的に分離するフィールド酸化膜１２Ａ
と、一の前記回路素子に外部信号を供給する入力端子
と、他の前記回路素子から外部へ信号を供給する出力端
子と、一の前記回路素子と入力端子及び他の前記回路素
子と出力端子との間にそれぞれ挿入されて外部サージか
ら保護する保護素子とを備えた半導体装置の保護素子を
示している。この保護素子で構成される入出力保護回路
は、従来例と同様に図１５（ａ）又は（ｂ）で示され
る。
【００２６】Ｐチャネルトランジスタ部はＰ型シリコン
半導体基板１表面部のＮ型領域（Ｎウェル８Ａ）の表面
部に選択的に形成された第１のＰ型拡散層（Ｐ+ 型拡散
層９Ａ及びＰ- 型拡散層１０）及びＰ+ 型拡散層９Ａの
表面にこれと自己整合して形成された第１の金属シリサ
イド層（チタンシリサイド層１１）でなるソース領域
と、この第１の金属シリサイド層に接続されるソース電
極（金属電極１５ＰＳ）と、Ｎウェル８Ａとほぼ同じ深
さで、第１のＰ型拡散層（９Ａ，１０）と対向して設け
られこれより深い第２のＰ型拡散層（Ｐウェル２Ｂ）、
Ｐウェル２Ｂの表面部にこれより高濃度に不純物を含有
して形成された第３のＰ型拡散層（Ｐ+ 型拡散層９Ｂ
ａ）及びＰ+ 型拡散層９Ｂａの表面にこれと自己整合し
て設けられた第２の金属シリサイド層（チタンシリサイ
ド層１１）でなるドレイン領域と、この第２の金属シリ
サイド層に接続するドレイン電極（金属電極１５Ｐ
Ｄ）、第１のＰ型拡散層（９Ａ，１０）とＰ+ 型拡散層
９Ｂａに挟まれてＰウェル２Ｂの表面から所定の深さに
まで設けられた絶縁領域１２Ｃと、第１のＰ型拡散層
（９Ａ，１０）、絶縁領域１２Ｃの間のシリコン半導体
基板１表面をゲート絶縁膜５ａ（厚さ１０ｎｍの酸化シ
リコン膜）を介して被覆するゲート電極７Ｐａとを有す
るＭＯＳトランジスタ（Ｐチャネルトランジスタ）を複
数個配列配置されてなるというものである。
半導体基板１表面部のＮ型領域（Ｎウェル８Ａ）の表面
部に選択的に形成された第１のＰ型拡散層（Ｐ+ 型拡散
層９Ａ及びＰ- 型拡散層１０）及びＰ+ 型拡散層９Ａの
表面にこれと自己整合して形成された第１の金属シリサ
イド層（チタンシリサイド層１１）でなるソース領域
と、この第１の金属シリサイド層に接続されるソース電
極（金属電極１５ＰＳ）と、Ｎウェル８Ａとほぼ同じ深
さで、第１のＰ型拡散層（９Ａ，１０）と対向して設け
られこれより深い第２のＰ型拡散層（Ｐウェル２Ｂ）、
Ｐウェル２Ｂの表面部にこれより高濃度に不純物を含有
して形成された第３のＰ型拡散層（Ｐ+ 型拡散層９Ｂ
ａ）及びＰ+ 型拡散層９Ｂａの表面にこれと自己整合し
て設けられた第２の金属シリサイド層（チタンシリサイ
ド層１１）でなるドレイン領域と、この第２の金属シリ
サイド層に接続するドレイン電極（金属電極１５Ｐ
Ｄ）、第１のＰ型拡散層（９Ａ，１０）とＰ+ 型拡散層
９Ｂａに挟まれてＰウェル２Ｂの表面から所定の深さに
まで設けられた絶縁領域１２Ｃと、第１のＰ型拡散層
（９Ａ，１０）、絶縁領域１２Ｃの間のシリコン半導体
基板１表面をゲート絶縁膜５ａ（厚さ１０ｎｍの酸化シ
リコン膜）を介して被覆するゲート電極７Ｐａとを有す
るＭＯＳトランジスタ（Ｐチャネルトランジスタ）を複
数個配列配置されてなるというものである。
【００２７】なお、図１には便宜上側壁スペーサ６ａは
図示せず、Ｎ- 型拡散層４及びＰ-型拡散層１０はそれ
ぞれＮ+ 型拡散層３Ａ及びＰ+ 型拡散層９Ａに合併した
Ｎ型拡散層及びＰ型拡散層として示してある。
図示せず、Ｎ- 型拡散層４及びＰ-型拡散層１０はそれ
ぞれＮ+ 型拡散層３Ａ及びＰ+ 型拡散層９Ａに合併した
Ｎ型拡散層及びＰ型拡散層として示してある。
【００２８】この保護素子は、Ｎチャネルトランジスタ
部とＰチャネルトランジスタ部とを有しているが、前者
についていうと、Ｐ型シリコン半導体基板１表面部のＰ
型領域（Ｐウェル２Ａ）の表面部に選択的に形成された
第１のＮ型拡散層（Ｎ+ 型拡散層３Ａ及びＮ- 型拡散層
４）及びＮ+ 型拡散層３Ａの表面に形成された第１の金
属シリサイド層（チタンシリサイド層１１）でなるソー
ス領域と、この第１の金属シリサイド層に接続されるソ
ース電極（金属電極１５ＮＳ）と、Ｐウェル２Ａとほぼ
同じ深さで、第１のＮ型拡散層（３Ａ，４）と対向して
設けられこれより深い第２のＮ型拡散層（Ｎウェル８
Ｂ）、Ｎウェル８Ｂの表面部にこれより高濃度に不純物
が含有して形成された第３のＮ型拡散層（Ｎ+ 型拡散層
３Ｂａ）及びＮ+ 型拡散層３Ｂａの表面に設けられた第
２の金属シリサイド層（チタンシリサイド層１１）でな
るドレイン領域と、この第２の金属シリサイド層に接続
するドレイン電極（金属電極１５ＮＤ）と、第１のＮ型
拡散層（３Ａ，４）とＮ+ 型拡散層３Ｂａに挟まれてＮ
ウェル８Ｂの表面から所定の深さにまで設けられた絶縁
領域１２Ｂと、第１のＮ型拡散層（３Ａ，４）と絶縁領
域１２Ｂの間のシリコン半導体基板１表面をゲート絶縁
膜５ａを介して被覆するゲート電極７Ｎａとを有するＭ
ＯＳトランジスタ（Ｎチャネルトランジスタ）を複数個
並列配置されてなるというものである。金属電極１５Ｎ
Ｓ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，１５Ｐ
Ｗは層間絶縁膜１３に設けられたコンタクトホール１４
ＮＳ，１４ＮＤ，１４ＮＷ，１４ＰＳ，１４ＰＤ，１４
ＰＷを介して拡散層３Ａ，３Ｂａ，３Ｃ，９Ａ，９Ｂａ
及び９Ｃに接続される。
部とＰチャネルトランジスタ部とを有しているが、前者
についていうと、Ｐ型シリコン半導体基板１表面部のＰ
型領域（Ｐウェル２Ａ）の表面部に選択的に形成された
第１のＮ型拡散層（Ｎ+ 型拡散層３Ａ及びＮ- 型拡散層
４）及びＮ+ 型拡散層３Ａの表面に形成された第１の金
属シリサイド層（チタンシリサイド層１１）でなるソー
ス領域と、この第１の金属シリサイド層に接続されるソ
ース電極（金属電極１５ＮＳ）と、Ｐウェル２Ａとほぼ
同じ深さで、第１のＮ型拡散層（３Ａ，４）と対向して
設けられこれより深い第２のＮ型拡散層（Ｎウェル８
Ｂ）、Ｎウェル８Ｂの表面部にこれより高濃度に不純物
が含有して形成された第３のＮ型拡散層（Ｎ+ 型拡散層
３Ｂａ）及びＮ+ 型拡散層３Ｂａの表面に設けられた第
２の金属シリサイド層（チタンシリサイド層１１）でな
るドレイン領域と、この第２の金属シリサイド層に接続
するドレイン電極（金属電極１５ＮＤ）と、第１のＮ型
拡散層（３Ａ，４）とＮ+ 型拡散層３Ｂａに挟まれてＮ
ウェル８Ｂの表面から所定の深さにまで設けられた絶縁
領域１２Ｂと、第１のＮ型拡散層（３Ａ，４）と絶縁領
域１２Ｂの間のシリコン半導体基板１表面をゲート絶縁
膜５ａを介して被覆するゲート電極７Ｎａとを有するＭ
ＯＳトランジスタ（Ｎチャネルトランジスタ）を複数個
並列配置されてなるというものである。金属電極１５Ｎ
Ｓ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，１５Ｐ
Ｗは層間絶縁膜１３に設けられたコンタクトホール１４
ＮＳ，１４ＮＤ，１４ＮＷ，１４ＰＳ，１４ＰＤ，１４
ＰＷを介して拡散層３Ａ，３Ｂａ，３Ｃ，９Ａ，９Ｂａ
及び９Ｃに接続される。
【００２９】同様にゲート電極７Ｎａ，７Ｐａは図示し
ない層間絶縁膜を選択的に被覆する第２層目の金属配線
３０Ｎ，３０Ｐにそれぞれコンタクトホール１４ＧＮ及
び１４ＧＰを介して接続される。複数個のＮチャネルト
ランジスタのソース領域のＮ+ 型拡散層３Ａはそれぞれ
金属電極１５ＮＳに接続され、Ｐウェル２Ａのコンタク
ト領域であるＰ+ 型拡散層９Ｃに接続される金属電極１
５ＰＷに連結され更にＧＮＤ端子１７へ接続される。Ｎ
チャネルトランジスタのドレイン領域のＮ+ 型拡散層３
Ｂａは同様に金属電極１５ＮＤに接続されて入力端子Ｉ
Ｎ（図１５（ａ））又は出力端子ＯＵＴ（図１５
（ｂ））のいずれか一方に接続される。Ｎチャネルトラ
ンジスタのゲート電極７Ｎａは金属電極３０Ｎにより共
通接続されてＧＮＤ端子１７（図１５（ａ））又は図示
しない内部素子（図１５（ｂ））のいずれか一方に接続
される。
ない層間絶縁膜を選択的に被覆する第２層目の金属配線
３０Ｎ，３０Ｐにそれぞれコンタクトホール１４ＧＮ及
び１４ＧＰを介して接続される。複数個のＮチャネルト
ランジスタのソース領域のＮ+ 型拡散層３Ａはそれぞれ
金属電極１５ＮＳに接続され、Ｐウェル２Ａのコンタク
ト領域であるＰ+ 型拡散層９Ｃに接続される金属電極１
５ＰＷに連結され更にＧＮＤ端子１７へ接続される。Ｎ
チャネルトランジスタのドレイン領域のＮ+ 型拡散層３
Ｂａは同様に金属電極１５ＮＤに接続されて入力端子Ｉ
Ｎ（図１５（ａ））又は出力端子ＯＵＴ（図１５
（ｂ））のいずれか一方に接続される。Ｎチャネルトラ
ンジスタのゲート電極７Ｎａは金属電極３０Ｎにより共
通接続されてＧＮＤ端子１７（図１５（ａ））又は図示
しない内部素子（図１５（ｂ））のいずれか一方に接続
される。
【００３０】複数個のＰチャネルトランジスタのソース
領域のＰ+ 型拡散層９Ａはそれぞれ金属電極１５ＰＳに
接続され、Ｎウェル８Ａのコンタクト領域であるＮ+ 型
拡散層３Ｃに接続される金属電極１５ＮＷに連結され更
にＶＤＤ端子１９へ接続される。Ｐチャネルトランジス
タのドレイン領域のＰ+ 型拡散層９Ｂは同様に金属電極
１５ＰＤに接続されて入力端子ＩＮ（図１５（ａ））又
は出力端子ＯＵＴ（図１５（ｂ））のいずれか一方に接
続される。Ｐチャネルトランジスタのゲート電極７Ｐは
金属電極３０Ｐにより共通接続されてＶＤＤ端子１９
（図１５（ａ））又は図示しない内部素子（図１５
（ｂ））のいずれか一方に接続される。
領域のＰ+ 型拡散層９Ａはそれぞれ金属電極１５ＰＳに
接続され、Ｎウェル８Ａのコンタクト領域であるＮ+ 型
拡散層３Ｃに接続される金属電極１５ＮＷに連結され更
にＶＤＤ端子１９へ接続される。Ｐチャネルトランジス
タのドレイン領域のＰ+ 型拡散層９Ｂは同様に金属電極
１５ＰＤに接続されて入力端子ＩＮ（図１５（ａ））又
は出力端子ＯＵＴ（図１５（ｂ））のいずれか一方に接
続される。Ｐチャネルトランジスタのゲート電極７Ｐは
金属電極３０Ｐにより共通接続されてＶＤＤ端子１９
（図１５（ａ））又は図示しない内部素子（図１５
（ｂ））のいずれか一方に接続される。
【００３１】本実施の形態の特色は、まずＮチャネルト
ランジスタのドレイン領域のＮ+ 型拡散層３Ｂａとゲー
ト電極７Ｎａの間およびＰチャネルトランジスタのドレ
イン領域のＰ+ 型拡散層９Ｂａとゲート電極７Ｐａの間
に厚さ５００ｎｍのフィールド酸化膜１２Ａと同時に形
成される絶縁領域１２Ｂ及び１２Ｃがそれぞれ設けられ
ており、かつゲート電極７Ｎａ，７Ｐａの一部がその絶
縁領域１２Ｂ，１２Ｃの上までそれぞれ延在しているこ
とである。ここで、トランジスタのチャネル領域は絶縁
領域１２Ｂ，１２Ｃ上にそれぞれ延在した部分を除くゲ
ート電極７Ｎａ，７Ｐａの下部にあるＰウェル２Ａ及び
Ｎウェル８Ａであり、その長さがチャネル長（図１には
Ｎチャネルトランジスタのチャネル長１６を示す）であ
る。ゲート電極７Ｎａ，７Ｐａの一部が絶縁領域１２
Ｂ，１２Ｃの上まで延在しているのは製造上の位置ズレ
により各ゲート電極と絶縁領域とが離れるのを避けるた
めである。さらにＮ+ 型拡散層３Ｂａおよび絶縁領域１
２Ｂの下部にＮウェル８Ｂを形成し、かつＮウェル８Ｂ
をチャネル領域側まで拡張して形成することによりＮチ
ャネルトランジスタがオフセットになるのを防いでい
る。同様にＰウェル２ＢをＰ+ 拡散層９Ｂａおよび絶縁
領域１２Ｃの下部とチャネル領域側まで拡張することに
よりＰチャネルトランジスタがオフセットになるのを防
いでいる。
ランジスタのドレイン領域のＮ+ 型拡散層３Ｂａとゲー
ト電極７Ｎａの間およびＰチャネルトランジスタのドレ
イン領域のＰ+ 型拡散層９Ｂａとゲート電極７Ｐａの間
に厚さ５００ｎｍのフィールド酸化膜１２Ａと同時に形
成される絶縁領域１２Ｂ及び１２Ｃがそれぞれ設けられ
ており、かつゲート電極７Ｎａ，７Ｐａの一部がその絶
縁領域１２Ｂ，１２Ｃの上までそれぞれ延在しているこ
とである。ここで、トランジスタのチャネル領域は絶縁
領域１２Ｂ，１２Ｃ上にそれぞれ延在した部分を除くゲ
ート電極７Ｎａ，７Ｐａの下部にあるＰウェル２Ａ及び
Ｎウェル８Ａであり、その長さがチャネル長（図１には
Ｎチャネルトランジスタのチャネル長１６を示す）であ
る。ゲート電極７Ｎａ，７Ｐａの一部が絶縁領域１２
Ｂ，１２Ｃの上まで延在しているのは製造上の位置ズレ
により各ゲート電極と絶縁領域とが離れるのを避けるた
めである。さらにＮ+ 型拡散層３Ｂａおよび絶縁領域１
２Ｂの下部にＮウェル８Ｂを形成し、かつＮウェル８Ｂ
をチャネル領域側まで拡張して形成することによりＮチ
ャネルトランジスタがオフセットになるのを防いでい
る。同様にＰウェル２ＢをＰ+ 拡散層９Ｂａおよび絶縁
領域１２Ｃの下部とチャネル領域側まで拡張することに
よりＰチャネルトランジスタがオフセットになるのを防
いでいる。
【００３２】次にこの実施の形態の入出力保護回路に外
部サージが印加された場合の動作について説明する。ま
ず入出力端子１８（金属配線１５Ｄに接続）にサージが
ＧＮＤ端子１７に対し負の電圧で印加された場合はＮ+
型拡散層３ＢａとＰウェル２Ａ間のＰＮ接合に対し順方
向の電圧であるので順方向のＰＮ接合がオンした後、サ
ージはＧＮＤ端子１７からＰ+ 拡散層９Ｃ、Ｐウェル２
Ａ、Ｎウェル８Ｂ、Ｎ+ 型拡散層３Ｂａを通り入出力端
子１８へ流れる。次にサージがＧＮＤ端子１７対し正の
電圧で印加された場合はＮチャネルトランジスタが動作
する。
部サージが印加された場合の動作について説明する。ま
ず入出力端子１８（金属配線１５Ｄに接続）にサージが
ＧＮＤ端子１７に対し負の電圧で印加された場合はＮ+
型拡散層３ＢａとＰウェル２Ａ間のＰＮ接合に対し順方
向の電圧であるので順方向のＰＮ接合がオンした後、サ
ージはＧＮＤ端子１７からＰ+ 拡散層９Ｃ、Ｐウェル２
Ａ、Ｎウェル８Ｂ、Ｎ+ 型拡散層３Ｂａを通り入出力端
子１８へ流れる。次にサージがＧＮＤ端子１７対し正の
電圧で印加された場合はＮチャネルトランジスタが動作
する。
【００３３】このＮチャネルトランジスタの動作をソー
スに対するドレインの電流電圧特性を示す図３および電
流の経路を示す図４を参照して説明する。サージにより
ドレイン電圧が増加するとＮ+ 型拡散層３ＢａおよびＮ
ウェル８Ｂの電圧が増加し、ドレイン電圧がＶＢａにな
るとＮウェル８Ｂとゲート電極７Ｎａの電位差によりゲ
ート電極７Ｎａ直下のＰウェル２ＡとＮウェル８ＢのＰ
Ｎ接合部でブレイクダウンが生じ、図４の電流経路Ａ１
でドレイン領域（３Ｂａ）からＰウェル２Ａへ電流が流
れる。その後図３のＶ１ａ，Ｉ１ａに達するとＰウェル
２Ａとソース領域（３Ａ）の間のＰＮ接合がオンし電流
は図４の電流経路Ｂ１でドレイン領域（３Ｂａ）→Ｎウ
ェル８Ｂ→Ｐウェル２Ａ→ソース領域（３Ａ）へ流れ電
圧はスナップバック電圧ＶＳａへスナップバックする。
スナップバック後は入出力端子１８からＧＮＤ端子１７
までの電流経路の抵抗を傾きとして電圧、電流が増加す
るが、その電流経路において絶縁領域１２Ｂの下部のＮ
ウェル抵抗２０は数１００Ωと高抵抗であるので電流増
加に伴う電圧の増加も大きく、結果として図３に示され
るようにトランジスタが破壊される電圧Ｖ２ａはＶ２ａ
＞ＶＢａとなる。実際に評価した例によるとＶＢａが１
８Ｖ、Ｖ１ａが１９Ｖ、ＶＳａが１４Ｖのトランジスタ
の場合Ｖ２ａは２３Ｖであった。ただし、チャネル長１
６は０．８μｍ（図１６，１８の従来例でも同じとす
る）、ゲート電極長Ｌｇ（ゲート電極７Ｎａの幅）は
１．６μｍ，絶縁領域１２Ｂの幅は０．６μｍ、Ｐウェ
ル２Ａと絶縁領域１２Ｂの距離は０．６μｍとする。
スに対するドレインの電流電圧特性を示す図３および電
流の経路を示す図４を参照して説明する。サージにより
ドレイン電圧が増加するとＮ+ 型拡散層３ＢａおよびＮ
ウェル８Ｂの電圧が増加し、ドレイン電圧がＶＢａにな
るとＮウェル８Ｂとゲート電極７Ｎａの電位差によりゲ
ート電極７Ｎａ直下のＰウェル２ＡとＮウェル８ＢのＰ
Ｎ接合部でブレイクダウンが生じ、図４の電流経路Ａ１
でドレイン領域（３Ｂａ）からＰウェル２Ａへ電流が流
れる。その後図３のＶ１ａ，Ｉ１ａに達するとＰウェル
２Ａとソース領域（３Ａ）の間のＰＮ接合がオンし電流
は図４の電流経路Ｂ１でドレイン領域（３Ｂａ）→Ｎウ
ェル８Ｂ→Ｐウェル２Ａ→ソース領域（３Ａ）へ流れ電
圧はスナップバック電圧ＶＳａへスナップバックする。
スナップバック後は入出力端子１８からＧＮＤ端子１７
までの電流経路の抵抗を傾きとして電圧、電流が増加す
るが、その電流経路において絶縁領域１２Ｂの下部のＮ
ウェル抵抗２０は数１００Ωと高抵抗であるので電流増
加に伴う電圧の増加も大きく、結果として図３に示され
るようにトランジスタが破壊される電圧Ｖ２ａはＶ２ａ
＞ＶＢａとなる。実際に評価した例によるとＶＢａが１
８Ｖ、Ｖ１ａが１９Ｖ、ＶＳａが１４Ｖのトランジスタ
の場合Ｖ２ａは２３Ｖであった。ただし、チャネル長１
６は０．８μｍ（図１６，１８の従来例でも同じとす
る）、ゲート電極長Ｌｇ（ゲート電極７Ｎａの幅）は
１．６μｍ，絶縁領域１２Ｂの幅は０．６μｍ、Ｐウェ
ル２Ａと絶縁領域１２Ｂの距離は０．６μｍとする。
【００３４】従って、複数に分割されたトランジスタの
うちサージの流れるタイミングのズレにより１個だけが
まずブレイクダウンした場合でも、ドレイン電圧はその
トランジスタのＶＳａへスナップバックした後Ｖ２ａに
達するより前にＶＢａまで増加する。設計上同一の残り
のトランジスタも順次ブレイクダウンを起こす。その結
果、サージは全てのトランジスタのオン電流として流れ
るためトランジスタの静電破壊耐圧を越えることなく入
出力保護回路としての機能を維持することができるので
ある。
うちサージの流れるタイミングのズレにより１個だけが
まずブレイクダウンした場合でも、ドレイン電圧はその
トランジスタのＶＳａへスナップバックした後Ｖ２ａに
達するより前にＶＢａまで増加する。設計上同一の残り
のトランジスタも順次ブレイクダウンを起こす。その結
果、サージは全てのトランジスタのオン電流として流れ
るためトランジスタの静電破壊耐圧を越えることなく入
出力保護回路としての機能を維持することができるので
ある。
【００３５】複数のトランジスタを並列接続して入出力
保護回路を構成する場合、全てのトランジスタが保護機
能を発揮しうるためには、各トランジスタのブレークダ
ウン電圧のうちの最大値が、各トランジスタの熱破壊電
圧のうちの最小値より少なければよい。サージによるジ
ュール熱Ｑは電流経路に沿った抵抗Ｒと電流Ｉの２乗の
積ＲＩ2 であるが、ＲＩが同一の条件ではＱはＲに反比
例する。大雑把にいえば、Ｒが大きいほど熱破壊電圧は
高くできる。従来例に比較すると、電流経路Ｂ１はＢよ
り長くかつ迂回しているのでジュール熱も空間的に分散
されて発生し、抵抗Ｒが大きいことと相俟って熱破壊電
圧は高くなる。従って前述した条件の実現は容易であ
る。
保護回路を構成する場合、全てのトランジスタが保護機
能を発揮しうるためには、各トランジスタのブレークダ
ウン電圧のうちの最大値が、各トランジスタの熱破壊電
圧のうちの最小値より少なければよい。サージによるジ
ュール熱Ｑは電流経路に沿った抵抗Ｒと電流Ｉの２乗の
積ＲＩ2 であるが、ＲＩが同一の条件ではＱはＲに反比
例する。大雑把にいえば、Ｒが大きいほど熱破壊電圧は
高くできる。従来例に比較すると、電流経路Ｂ１はＢよ
り長くかつ迂回しているのでジュール熱も空間的に分散
されて発生し、抵抗Ｒが大きいことと相俟って熱破壊電
圧は高くなる。従って前述した条件の実現は容易であ
る。
【００３６】なお、保護トランジスタのチャネル長１６
は内部回路素子（ＭＯＳトランジスタ）の最小のチャネ
ル長の３倍未満に設定するのがよい。３倍のものは高耐
圧素子として内部回路に使用されている場合もあるが、
保護素子として高耐圧素子を使用するのは好ましとはい
えないからである。更にいえば、第１にチャネル長が短
いほど素子サイズが小さくなり、保護素子全体の面積を
小さくできる。第２のチャネル長が短いほどスナップバ
ック電圧ＶＳが小さくなるので、サージを放電している
間に内部素子にかかる電圧も小さくなり、内部素子のゲ
ート絶縁膜が高電圧により破壊されるのを抑制できる。
第３にチャネル長が短いほど入出力保護回路が入出力バ
ッファを兼ねる場合（図１５（ｂ）は出力バッファでも
ある）のその駆動能力、即ちドレインおよびゲートに電
源電圧を印加したときのオン電流を大きくすることがで
きる。
は内部回路素子（ＭＯＳトランジスタ）の最小のチャネ
ル長の３倍未満に設定するのがよい。３倍のものは高耐
圧素子として内部回路に使用されている場合もあるが、
保護素子として高耐圧素子を使用するのは好ましとはい
えないからである。更にいえば、第１にチャネル長が短
いほど素子サイズが小さくなり、保護素子全体の面積を
小さくできる。第２のチャネル長が短いほどスナップバ
ック電圧ＶＳが小さくなるので、サージを放電している
間に内部素子にかかる電圧も小さくなり、内部素子のゲ
ート絶縁膜が高電圧により破壊されるのを抑制できる。
第３にチャネル長が短いほど入出力保護回路が入出力バ
ッファを兼ねる場合（図１５（ｂ）は出力バッファでも
ある）のその駆動能力、即ちドレインおよびゲートに電
源電圧を印加したときのオン電流を大きくすることがで
きる。
【００３７】入出力端子１８にサージがＶＤＤ端子１９
に対し正の電圧で印加された場合はＰ+ 型拡散層９Ｂａ
とＮウェル８Ａ間のＰＮ整合に対し方向の電圧であるの
で順方向のＰＮ接合がオンした後、サージは入出力端子
１８からＰ+ 型拡散層９Ｂａ、Ｐウェル２Ｂ、Ｎウェル
８Ａ、Ｎ+ 型拡散層３Ｃを通りＶＤＤ端子１９へ流れ
る。次にサージがＶＤＤ端子１９対し負の電圧で印加さ
れた場合はＰチャネルトランジスタが動作する。Ｐチャ
ネルトランジスタについてはＮチャネルトランジスタの
電流、電圧を正負逆にすることで同様な効果を得ること
ができるので説明は省略する。
に対し正の電圧で印加された場合はＰ+ 型拡散層９Ｂａ
とＮウェル８Ａ間のＰＮ整合に対し方向の電圧であるの
で順方向のＰＮ接合がオンした後、サージは入出力端子
１８からＰ+ 型拡散層９Ｂａ、Ｐウェル２Ｂ、Ｎウェル
８Ａ、Ｎ+ 型拡散層３Ｃを通りＶＤＤ端子１９へ流れ
る。次にサージがＶＤＤ端子１９対し負の電圧で印加さ
れた場合はＰチャネルトランジスタが動作する。Ｐチャ
ネルトランジスタについてはＮチャネルトランジスタの
電流、電圧を正負逆にすることで同様な効果を得ること
ができるので説明は省略する。
【００３８】図５は、本発明の第２の実施の形態におけ
る入出力保護回路の平面図、図６（ａ），（ｂ）は図５
のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。
る入出力保護回路の平面図、図６（ａ），（ｂ）は図５
のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。
【００３９】本実施の形態は第１の実施の形態において
Ｎチャネルトランジスタのソース領域であるＮ+ 型拡散
層３Ａの下部にこれを接触してＮ- 型拡散層２１を形成
し、またＰチャネルトランジスタのソース領域であるＰ
+ 型拡散層９Ａの下部にこれと接触してＰ- 型拡散層２
２を形成したものである。本実施の形態に外部サージが
ＧＮＤ端子１７に対し負の電圧で印加された場合は前述
の第１の実施の形態の場合と同じである。サージがＧＮ
Ｄ端子１７対し正の電圧で印加された場合はＮチャネル
トランジスタが動作する。このＮチャネルトランジスタ
の動作をソースに対するドレインの電流電圧特性を示す
図７および電流の経路を示す図８を参照して説明する。
サージによりドレイン電圧ＶＢｂに増加するとゲート電
極７Ｎａ直下のＰウェル２ＡとＮウェル８ＢのＰＮ接合
部でブレイクダウンが生じ、電流がドレイン領域（３Ｂ
ａ）からＰウェル２Ａへ電流が流れるが、その電流経路
は図８の電流経路Ａ２に示されるようにＮ- 型拡散層２
１を避けて通るためＮ- 型拡散層２１が無い場合の電流
経路Ａ１に比べ深い領域へ分散する。Ｐウェル２Ａ内の
深い領域でＰ型の不純物濃度が小さくなる分布であれば
電流経路Ａ２を通る際の電圧降下は電流経路Ａ１の場合
より大きくなり、Ｐウェル２ＡとＮ+ 型拡散層３Ｂａの
間またはＰウェル２ＡとＮ- 型拡散層２１の間にかかる
順方向電圧が大きくなる。また、Ｎ+ 型拡散層３Ｂａに
比べＮ- 型拡散層２１の方が不純物濃度が小さいのでＰ
Ｎ接合がオンするための順方向電圧はＰウェル２ＡとＮ
+ 型拡散層３Ｂａ間よりＰウェル２ＡとＮ- 型拡散層２
１間の方が小さい。従って、図７で示されるようにブレ
イクダウン後スナップバックするまでに増加する電圧Ｖ
１ｂはＮ- 型拡散層２１がない場合のＶ１ａに比べ小さ
くなる。つまり、ブレイクダウン後に流れる電流の最大
値をＩ１ａからＩ１ｂへ低減することによりホットキャ
リアの発生を抑制しトランジスタの信頼性をさらに向上
させることができるのである。
Ｎチャネルトランジスタのソース領域であるＮ+ 型拡散
層３Ａの下部にこれを接触してＮ- 型拡散層２１を形成
し、またＰチャネルトランジスタのソース領域であるＰ
+ 型拡散層９Ａの下部にこれと接触してＰ- 型拡散層２
２を形成したものである。本実施の形態に外部サージが
ＧＮＤ端子１７に対し負の電圧で印加された場合は前述
の第１の実施の形態の場合と同じである。サージがＧＮ
Ｄ端子１７対し正の電圧で印加された場合はＮチャネル
トランジスタが動作する。このＮチャネルトランジスタ
の動作をソースに対するドレインの電流電圧特性を示す
図７および電流の経路を示す図８を参照して説明する。
サージによりドレイン電圧ＶＢｂに増加するとゲート電
極７Ｎａ直下のＰウェル２ＡとＮウェル８ＢのＰＮ接合
部でブレイクダウンが生じ、電流がドレイン領域（３Ｂ
ａ）からＰウェル２Ａへ電流が流れるが、その電流経路
は図８の電流経路Ａ２に示されるようにＮ- 型拡散層２
１を避けて通るためＮ- 型拡散層２１が無い場合の電流
経路Ａ１に比べ深い領域へ分散する。Ｐウェル２Ａ内の
深い領域でＰ型の不純物濃度が小さくなる分布であれば
電流経路Ａ２を通る際の電圧降下は電流経路Ａ１の場合
より大きくなり、Ｐウェル２ＡとＮ+ 型拡散層３Ｂａの
間またはＰウェル２ＡとＮ- 型拡散層２１の間にかかる
順方向電圧が大きくなる。また、Ｎ+ 型拡散層３Ｂａに
比べＮ- 型拡散層２１の方が不純物濃度が小さいのでＰ
Ｎ接合がオンするための順方向電圧はＰウェル２ＡとＮ
+ 型拡散層３Ｂａ間よりＰウェル２ＡとＮ- 型拡散層２
１間の方が小さい。従って、図７で示されるようにブレ
イクダウン後スナップバックするまでに増加する電圧Ｖ
１ｂはＮ- 型拡散層２１がない場合のＶ１ａに比べ小さ
くなる。つまり、ブレイクダウン後に流れる電流の最大
値をＩ１ａからＩ１ｂへ低減することによりホットキャ
リアの発生を抑制しトランジスタの信頼性をさらに向上
させることができるのである。
【００４０】入出力端子１８にサージがＶＤＤ端子１９
に対し正または負の電圧で印加された場合についても同
様の効果を得ることができる。
に対し正または負の電圧で印加された場合についても同
様の効果を得ることができる。
【００４１】図９は、本発明の第３の実施の形態におけ
る入出力保護回路の平面図、図１０（ａ），（ｂ）は図
９のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。本実施の
形態は第２の実施の形態においてＮチャネルトランジス
タのソース領域であるＮ+ 型拡散層３Ａの底面及び側面
に接してＮ- 型拡散層２１ａを設けてゲート電極７Ｎａ
下部まで拡張して形成し、またＰチャネルトランジスタ
のソース領域であるＰ+ 型拡散層９Ａの底面及び側面に
接してＰ- 型拡散層２２ａを設けてゲート電極７Ｐａ下
部まで拡張して形成したものである。外部サージが印加
された場合の動作については第２の実施の形態の場合と
同様であるがＮ- 型拡散層２１ａまたはＰ- 型拡散層２
２ａが各トランジスタのゲート電極下部まで拡張された
ことにより各トランジスタのブレイクダウン後に順方向
ＰＮ接合がオンし易くなるのでスナップバックするまで
の電圧増加がさらに小さくなる。従って、Ｎウェル８Ｂ
とＮ- 型拡散層２１ａ間の間隔およびＰウェル２ＢとＰ
- 型拡散層２２ａ間の間隔を順方向ＰＮ接合がオンする
前にパンチスルーしない程度にまで小さくすることでブ
レイクダウン後スナップバックするまでに流れる電流お
よびホットキャリアの発生を最小限に抑制してトランジ
スタの信頼性をより向上させることができる。
る入出力保護回路の平面図、図１０（ａ），（ｂ）は図
９のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。本実施の
形態は第２の実施の形態においてＮチャネルトランジス
タのソース領域であるＮ+ 型拡散層３Ａの底面及び側面
に接してＮ- 型拡散層２１ａを設けてゲート電極７Ｎａ
下部まで拡張して形成し、またＰチャネルトランジスタ
のソース領域であるＰ+ 型拡散層９Ａの底面及び側面に
接してＰ- 型拡散層２２ａを設けてゲート電極７Ｐａ下
部まで拡張して形成したものである。外部サージが印加
された場合の動作については第２の実施の形態の場合と
同様であるがＮ- 型拡散層２１ａまたはＰ- 型拡散層２
２ａが各トランジスタのゲート電極下部まで拡張された
ことにより各トランジスタのブレイクダウン後に順方向
ＰＮ接合がオンし易くなるのでスナップバックするまで
の電圧増加がさらに小さくなる。従って、Ｎウェル８Ｂ
とＮ- 型拡散層２１ａ間の間隔およびＰウェル２ＢとＰ
- 型拡散層２２ａ間の間隔を順方向ＰＮ接合がオンする
前にパンチスルーしない程度にまで小さくすることでブ
レイクダウン後スナップバックするまでに流れる電流お
よびホットキャリアの発生を最小限に抑制してトランジ
スタの信頼性をより向上させることができる。
【００４２】以上、ＮチャネルトランジスタとＰチャネ
ルトランジスタの双方を設けた場合について説明した
が、必要に応じていずれか一方のみを設けるようにする
ことも可能である。
ルトランジスタの双方を設けた場合について説明した
が、必要に応じていずれか一方のみを設けるようにする
ことも可能である。
【００４３】次に、本発明の実施例の製造方法について
図面を参照して説明する。本発明の第１の実施の形態で
はＮウェル８Ａと８Ｂは同時に形成され、またＰウェル
２Ａと２Ｂも同時に形成される。また、第２および第３
の実施の形態においてはＮ-型拡散層２１，２１ａおよ
びＰ- 型拡散層２２，２２ａは、所定のホトレジストマ
スクの形成とイオン注入の工程を追加して形成してもよ
いが、Ｎ- 型拡散層２１，２１ａをＮウェル８Ａ，８Ｂ
と同時に形成し、またＰ- 型拡散層２２，２２ａをＰウ
ェル２Ａ、２Ｂと同時に形成すれば製造工程を増やす必
要がない。その場合、第１、第２および第３の実施の形
態の製造方法はＮ- 型拡散層２１，２１ａ、Ｐ- 型拡散
層２２，２２ａの形成に関する事項以外同じであるので
ここでは第３の実施の形態の製造方法について詳述す
る。
図面を参照して説明する。本発明の第１の実施の形態で
はＮウェル８Ａと８Ｂは同時に形成され、またＰウェル
２Ａと２Ｂも同時に形成される。また、第２および第３
の実施の形態においてはＮ-型拡散層２１，２１ａおよ
びＰ- 型拡散層２２，２２ａは、所定のホトレジストマ
スクの形成とイオン注入の工程を追加して形成してもよ
いが、Ｎ- 型拡散層２１，２１ａをＮウェル８Ａ，８Ｂ
と同時に形成し、またＰ- 型拡散層２２，２２ａをＰウ
ェル２Ａ、２Ｂと同時に形成すれば製造工程を増やす必
要がない。その場合、第１、第２および第３の実施の形
態の製造方法はＮ- 型拡散層２１，２１ａ、Ｐ- 型拡散
層２２，２２ａの形成に関する事項以外同じであるので
ここでは第３の実施の形態の製造方法について詳述す
る。
【００４４】まず、図１１（ａ），（ｂ）に示すよう
に、Ｐ型シリコン半導体基板１の表面を選択的に酸化し
て膜厚５００ｎｍの酸化シリコン膜をフィールド酸化膜
１２Ａ及び絶縁領域１２Ｂ，１２Ｃとして形成した後、
所定の場所をホトレジスト膜２３でマスクした状態でＮ
型不純物２４としてリンをイオン注入し深さ約２μｍの
Ｎウェル８Ａ、８ＢおよびＮ- 型拡散層２１ａを形成す
る。次に図１２（ａ），（ｂ）に示すように所定の場所
をホトレジスト膜２５でマスクした状態でＰ型不純物２
６としてボロンをイオン注入し深さ約２ミクロンのＰウ
ェル（２Ａ、２Ｂ）およびＰ- 型拡散層２２ａを形成す
る。次に、図１３（ａ），（ｂ）に示すように、シリコ
ン半導体基板１の表面を酸化して１０ｎｍのゲート絶縁
膜５ａを形成した後不純物としてリンを含む多結晶シリ
コン膜をＣＶＤ法によりゲート絶縁膜５ａ表面に成長し
所定の場所にパタンニングすることによりゲート電極７
Ｎａ，７Ｐａを形成する。次にＮ- 型拡散層４，Ｐ型拡
散層１０を形成し、ゲート電極７Ｎａ，７Ｐａに側壁ス
ペーサ６ａを形成したのち選択的にイオン注入すること
によりＮ+ 型拡散層３Ａ、３Ｂ、３Ｃと、Ｐ+ 型拡散層
９Ａ、９Ｂ、９Ｃを形成する。次に図９、１０（ａ），
（ｂ）に示すようにＮ+ 型拡散層３Ａ、３Ｂ、３ＣとＰ
+ 型拡散層９Ａ、９Ｂ、９Ｃの表面にＴｉ膜を自己整合
的に反応させたチタンシリサイド層１１を形成した後、
層間絶縁膜１３として約１μｍの膜厚の酸化シリコン膜
を形成する。層間絶縁膜１３の所定の場合にコンタクト
ホール１４ＮＤ等を開孔した後、金属電極１５ＮＳ等を
形成し、更に図示しない層間絶縁膜およびコンタクトホ
ール１４ＧＮ，１４ＧＰを形成し、第２層目の金属電極
３０Ｎ等を形成し入出力保護回路および内部回路を含む
半導体装置が形成される。
に、Ｐ型シリコン半導体基板１の表面を選択的に酸化し
て膜厚５００ｎｍの酸化シリコン膜をフィールド酸化膜
１２Ａ及び絶縁領域１２Ｂ，１２Ｃとして形成した後、
所定の場所をホトレジスト膜２３でマスクした状態でＮ
型不純物２４としてリンをイオン注入し深さ約２μｍの
Ｎウェル８Ａ、８ＢおよびＮ- 型拡散層２１ａを形成す
る。次に図１２（ａ），（ｂ）に示すように所定の場所
をホトレジスト膜２５でマスクした状態でＰ型不純物２
６としてボロンをイオン注入し深さ約２ミクロンのＰウ
ェル（２Ａ、２Ｂ）およびＰ- 型拡散層２２ａを形成す
る。次に、図１３（ａ），（ｂ）に示すように、シリコ
ン半導体基板１の表面を酸化して１０ｎｍのゲート絶縁
膜５ａを形成した後不純物としてリンを含む多結晶シリ
コン膜をＣＶＤ法によりゲート絶縁膜５ａ表面に成長し
所定の場所にパタンニングすることによりゲート電極７
Ｎａ，７Ｐａを形成する。次にＮ- 型拡散層４，Ｐ型拡
散層１０を形成し、ゲート電極７Ｎａ，７Ｐａに側壁ス
ペーサ６ａを形成したのち選択的にイオン注入すること
によりＮ+ 型拡散層３Ａ、３Ｂ、３Ｃと、Ｐ+ 型拡散層
９Ａ、９Ｂ、９Ｃを形成する。次に図９、１０（ａ），
（ｂ）に示すようにＮ+ 型拡散層３Ａ、３Ｂ、３ＣとＰ
+ 型拡散層９Ａ、９Ｂ、９Ｃの表面にＴｉ膜を自己整合
的に反応させたチタンシリサイド層１１を形成した後、
層間絶縁膜１３として約１μｍの膜厚の酸化シリコン膜
を形成する。層間絶縁膜１３の所定の場合にコンタクト
ホール１４ＮＤ等を開孔した後、金属電極１５ＮＳ等を
形成し、更に図示しない層間絶縁膜およびコンタクトホ
ール１４ＧＮ，１４ＧＰを形成し、第２層目の金属電極
３０Ｎ等を形成し入出力保護回路および内部回路を含む
半導体装置が形成される。
【００４５】以上の説明において、第２の第２導電型拡
散層がウェルの場合について説明したが、これは第１，
第３の第２導電型拡散層より不純物濃度が小さく適当な
深さをもっていればよいのでそのための特別の工程を追
加してもよい。
散層がウェルの場合について説明したが、これは第１，
第３の第２導電型拡散層より不純物濃度が小さく適当な
深さをもっていればよいのでそのための特別の工程を追
加してもよい。
【００４６】以上、本発明の第１、第２、第３の実施の
形態とその製造方法について説明したがさらに本発明の
第４の実施の形態について説明する。図１４が第４の実
施の形態を示す入出力保護回路の回路図である。Ｐ2 、
Ｎ2 の両方または一方が本発明の第１または第２または
第３の実施の形態で示された構造のＭＯＳトランジスタ
であり、抵抗２７は例えば多結晶シリコン膜よりなる抵
抗素子であり、ダイオード２８は例えば拡散層とウェル
間で形成されるＰＮ接合よりなる電圧クランプ素子であ
る。次にこの入出力保護回路の動作について説明する。
第１、第２、第３の実施の形態で示されるトランジスタ
構造では例えば図４に示されるようにドレインにＮウェ
ルの寄生抵抗２０があるので図３に示される特性でＶ２
ａ＞ＶＢａとなるが、入力端子の様に入力保護素子のド
レインが内部素子のゲート電極に接続されている場合に
最大Ｖ２ａの電圧が内部素子のゲート電極にかかる可能
性があり、Ｖ２ａが特に高くなると内部素子のゲート絶
縁破壊が生ずる可能性がある。そこでＶ２ａより低い電
圧でブレイクダウンするダイオード２８を入力保護素子
と内部素子の間に形成し、かつ入力保護素子とダイオー
ド２８の間に抵抗２７を設けることにより、内部素子に
かかる電圧をＶ２ａの値に関係なくダイオード２８のブ
レークダウン電圧でクランプすることができる。この
時、入力保護素子のドレイン電圧とダイオード２８の耐
圧の差により電流が抵抗２７を流れる。
形態とその製造方法について説明したがさらに本発明の
第４の実施の形態について説明する。図１４が第４の実
施の形態を示す入出力保護回路の回路図である。Ｐ2 、
Ｎ2 の両方または一方が本発明の第１または第２または
第３の実施の形態で示された構造のＭＯＳトランジスタ
であり、抵抗２７は例えば多結晶シリコン膜よりなる抵
抗素子であり、ダイオード２８は例えば拡散層とウェル
間で形成されるＰＮ接合よりなる電圧クランプ素子であ
る。次にこの入出力保護回路の動作について説明する。
第１、第２、第３の実施の形態で示されるトランジスタ
構造では例えば図４に示されるようにドレインにＮウェ
ルの寄生抵抗２０があるので図３に示される特性でＶ２
ａ＞ＶＢａとなるが、入力端子の様に入力保護素子のド
レインが内部素子のゲート電極に接続されている場合に
最大Ｖ２ａの電圧が内部素子のゲート電極にかかる可能
性があり、Ｖ２ａが特に高くなると内部素子のゲート絶
縁破壊が生ずる可能性がある。そこでＶ２ａより低い電
圧でブレイクダウンするダイオード２８を入力保護素子
と内部素子の間に形成し、かつ入力保護素子とダイオー
ド２８の間に抵抗２７を設けることにより、内部素子に
かかる電圧をＶ２ａの値に関係なくダイオード２８のブ
レークダウン電圧でクランプすることができる。この
時、入力保護素子のドレイン電圧とダイオード２８の耐
圧の差により電流が抵抗２７を流れる。
【００４７】
【発明の効果】本発明の効果は、金属シリサイド化によ
り低抵抗化された拡散層をソース・ドレイン領域に有す
るＭＯＳトランジスタと複数個並列接続して入出力保護
装置を構成しても、入出力端子に印加された外部サージ
により一部のＭＯＳトランジスタが熱破壊をおこして残
りのものが有効に機能しなくなるのを防ぐことができ、
微細化，高速化された半導体装置の信頼性を確保できる
ことである。その理由は、ＭＯＳトランジスタのドレイ
ン領域として低濃度の第２の第２導電型拡散層を追加し
更にドレイン電極とゲート電極の間に絶縁領域を設ける
ことにより、ドレイン電極からソース領域へ流れる電流
経路に沿った寄生抵抗を大きくすることによりＭＯＳト
ランジスタの静電破壊電圧をブレイクダウン電圧より高
くできるからである。
り低抵抗化された拡散層をソース・ドレイン領域に有す
るＭＯＳトランジスタと複数個並列接続して入出力保護
装置を構成しても、入出力端子に印加された外部サージ
により一部のＭＯＳトランジスタが熱破壊をおこして残
りのものが有効に機能しなくなるのを防ぐことができ、
微細化，高速化された半導体装置の信頼性を確保できる
ことである。その理由は、ＭＯＳトランジスタのドレイ
ン領域として低濃度の第２の第２導電型拡散層を追加し
更にドレイン電極とゲート電極の間に絶縁領域を設ける
ことにより、ドレイン電極からソース領域へ流れる電流
経路に沿った寄生抵抗を大きくすることによりＭＯＳト
ランジスタの静電破壊電圧をブレイクダウン電圧より高
くできるからである。
【００４８】そうして、この入出力保護回路は従来の半
導体装置の製造工程を増加させることなく形成できる。
導体装置の製造工程を増加させることなく形成できる。
【図１】本発明に係る半導体装置の入出力保護回路の第
１の実施の形態を示す平面図である。
１の実施の形態を示す平面図である。
【図２】図１のＡ−Ａ線断面図（図２（ａ））及びＢ−
Ｂ線断面図（図２（ｂ））である。
Ｂ線断面図（図２（ｂ））である。
【図３】図１，２に示されるトランジスタの電流電圧特
性を示す図である。
性を示す図である。
【図４】図１，２に示されるトランジスタのブレークダ
ウン時の電流経路を示す図である。
ウン時の電流経路を示す図である。
【図５】本発明に係る半導体装置の入出力保護回路の第
２の実施の形態を示す平面図である。
２の実施の形態を示す平面図である。
【図６】図５のＡ−Ａ線断面図（図６（ａ））及びＢ−
Ｂ線断面図（図６（ｂ））である。
Ｂ線断面図（図６（ｂ））である。
【図７】図５，６に示されるトランジスタの電流電圧特
性を示す図である。
性を示す図である。
【図８】図５，６に示されるトランジスタのブレークダ
ウン時の電流経路を示す図である。
ウン時の電流経路を示す図である。
【図９】本発明に係る半導体装置の入出力保護回路の第
３の実施の形態を示す平面図である。
３の実施の形態を示す平面図である。
【図１０】図９のＡ−Ａ線断面図（図１０（ａ））及び
Ｂ−Ｂ線断面図（図１０（ｂ））である。
Ｂ−Ｂ線断面図（図１０（ｂ））である。
【図１１】第３の実施の形態の製造方法について説明す
るための断面図で、図１１（ａ），（ｂ）はそれぞれＮ
チャネルトランジスタ部、Ｐチャネルトランジスタ部を
示す。
るための断面図で、図１１（ａ），（ｂ）はそれぞれＮ
チャネルトランジスタ部、Ｐチャネルトランジスタ部を
示す。
【図１２】図１１に続いて示す断面図で、図１２
（ａ），（ｂ）はそれぞれＮチャネルトランジスタ部、
Ｐチャネルトランジスタ部を示す。
（ａ），（ｂ）はそれぞれＮチャネルトランジスタ部、
Ｐチャネルトランジスタ部を示す。
【図１３】図１３に続いて示す断面図で図１３（ａ），
（ｂ）はそれぞれＮチャネルトランジスタ部、Ｐチャネ
ルトランジスタ部を示す。
（ｂ）はそれぞれＮチャネルトランジスタ部、Ｐチャネ
ルトランジスタ部を示す。
【図１４】本発明に係る半導体装置の入出力保護回路の
第４の実施の形態を示す回路図である。
第４の実施の形態を示す回路図である。
【図１５】入出力保護回路を示す回路図で、図１５
（ａ）は入力保護回路、図１５（ｂ）は出力保護回路を
示す図である。
（ａ）は入力保護回路、図１５（ｂ）は出力保護回路を
示す図である。
【図１６】入出力保護回路のレイアウトを示す平面模式
図である。
図である。
【図１７】従来の半導体装置の入出力保護回路を示す図
１６のＡ−Ａ線断面相当図（図１７（ａ））及びＢ−Ｂ
線断面相当図（図１７（ｂ））である。
１６のＡ−Ａ線断面相当図（図１７（ａ））及びＢ−Ｂ
線断面相当図（図１７（ｂ））である。
【図１８】図１６，１７に示されるトランジスタの電流
電圧特性を示す図である。
電圧特性を示す図である。
【図１９】図１６，１７に示されるトランジスタのブレ
イクダウン時の電流経路を示す図である。
イクダウン時の電流経路を示す図である。
１ Ｐ型シリコン半導体基板 ２Ａ，２Ｂ Ｐウェル ３Ａ，３Ｂ，３Ｃ Ｎ+ 型拡散層 ４ Ｎ- 型拡散層 ５ ゲート絶縁膜 ６，６ａ 側壁スペーサ ７Ｎ，７Ｎａ，７Ｐ，７Ｐａ ゲート電極 ８Ａ，８Ｂ Ｎウェル ９Ａ，９Ｂ，９Ｃ Ｐ+ 型拡散層 １０ Ｐ- 型拡散層 １１ チタンシリサイド層 １２Ａ フィールド酸化膜 １２Ｂ，１２Ｃ 絶縁領域 １３ 層間絶縁膜 １４ＮＳ，１４ＮＤ，１４ＮＷ，１４ＰＳ，１４ＰＤ，
１４ＰＷ，１４ＧＮ，１４ＧＰ コンタクトホール １５ＮＳ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，
１５ＰＷ 金属電極（第１層目） １６ チャネル長 １７ ＧＮＤ端子 １８ 出力端子 １９ ＶＤＤ端子 ２０ Ｎウェルの寄生抵抗 ２１ Ｎ- 型拡散層 ２２ Ｐ- 型拡散層 ２３ ホトレジスト膜 ２４ Ｎ型不純物 ２５ ホトレジスト膜 ２６ Ｐ型不純物 ２７ 抵抗素子 ２８ ダイオード素子 ２９ ゲート幅 ３０ 金属電極（第２層目）
１４ＰＷ，１４ＧＮ，１４ＧＰ コンタクトホール １５ＮＳ，１５ＮＤ，１５ＮＷ，１５ＰＳ，１５ＰＤ，
１５ＰＷ 金属電極（第１層目） １６ チャネル長 １７ ＧＮＤ端子 １８ 出力端子 １９ ＶＤＤ端子 ２０ Ｎウェルの寄生抵抗 ２１ Ｎ- 型拡散層 ２２ Ｐ- 型拡散層 ２３ ホトレジスト膜 ２４ Ｎ型不純物 ２５ ホトレジスト膜 ２６ Ｐ型不純物 ２７ 抵抗素子 ２８ ダイオード素子 ２９ ゲート幅 ３０ 金属電極（第２層目）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092
Claims (8)
- 【請求項１】 半導体基板上に形成された複数の回路素
子と、前記半導体基板上に選択的に設けられ前記各回路
素子を電気的に分離するフィールド酸化膜と、一の前記
回路素子に外部信号を供給する入力端子と、他の前記回
路素子から外部へ信号を供給する出力端子と、一の前記
回路素子と入力端子及び他の前記回路素子と出力端子と
の間にそれぞれ挿入されて外部サージから保護する保護
素子とを備えた半導体装置において、前記保護素子が、
前記半導体基板表面部の第１導電型領域の表面部に選択
的に形成された第１の第２導電型拡散層及び前記第１の
第２導電型拡散層の表面に形成された第１の金属シリサ
イド層でなるソース領域と、前記第１の金属シリサイド
層に接続されるソース電極と、前記半導体基板の少なく
とも表面部に、前記第１の第２導電型拡散層と対向して
設けられこれより深い第２の第２導電型拡散層、前記第
２の第２導電型拡散層の表面部にこれより高濃度に不純
物を含有して形成された第３の第２導電型拡散層及び前
記第３の第２導電型拡散層の表面に設けられた第２の金
属シリサイド層でなるドレイン領域と、前記第２の金属
シリサイド層に接続するドレイン電極と、前記第１の第
２導電型拡散層と第３の第２導電型拡散層に挟まれて前
記第２の第２導電型拡散層の表面から所定の深さにまで
設けられた絶縁領域と、前記第１の第２導電型拡散層と
絶縁領域の間の半導体基板表面をゲート絶縁膜を介して
被覆するゲート電極とを有するＭＯＳトランジスタを複
数個並列配置されていることを特徴とする半導体装置。 - 【請求項２】 前記保護素子を構成する各ＭＯＳトラン
ジスタは、ゲート電極とソース電極とが同一電源端子に
接続され、ドレイン電極に過大電圧が印加されて前記ド
レイン電極から第１の第２導電型拡散層への電流経路に
沿った寄生抵抗を第２の第２導電型拡散層を設けること
によって大きくすることによって熱的な破壊電圧がドレ
インの耐電圧より高く設定されている請求項１記載の半
導体装置。 - 【請求項３】 前記保護素子を構成するＭＯＳトランジ
スタのチャネル長が回路素子であるＭＯＳトランジスタ
のうちの最小のチャネル長の３倍より小さく設定されて
いる請求項１又は２記載の半導体装置。 - 【請求項４】 前記第１の第２導電型拡散層の少なくと
も底面に接してこれより低濃度の第４の第２導電型拡散
層が設けられている請求項１、２又は３記載の半導体装
置。 - 【請求項５】 前記第４の第２導電型拡散層が前記第１
の第２導電型拡散層を囲んでいる請求項４記載の半導体
装置。 - 【請求項６】 前記第２の第２導電型拡散層が第２導電
型ウェルと同時に形成されたものである請求項１乃至５
記載の半導体装置。 - 【請求項７】 前記第４の第２導電型拡散層が第２導電
型ウェルと同時に形成されたものである請求項４又は５
記載の半導体装置。 - 【請求項８】 前記保護素子を構成するＭＯＳトランジ
スタのドレイン電極に一端が接続された抵抗素子と、前
記抵抗素子の他端と前記ＭＯＳトランジスタのソース電
極との間に挿入され前記ＭＯＳトランジスタの破壊電圧
より小さい耐電圧を有するクランプ用のダイオード素子
とを有している請求項２記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34782896A JP3144330B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
| TW086119527A TW368686B (en) | 1996-12-26 | 1997-12-22 | Semiconductor device |
| US08/997,719 US5898206A (en) | 1996-12-26 | 1997-12-23 | Semiconductor device |
| KR1019970074433A KR100311578B1 (ko) | 1996-12-26 | 1997-12-26 | 반도체장치 |
| CN97125880A CN1096710C (zh) | 1996-12-26 | 1997-12-26 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34782896A JP3144330B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189756A JPH10189756A (ja) | 1998-07-21 |
| JP3144330B2 true JP3144330B2 (ja) | 2001-03-12 |
Family
ID=18392884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34782896A Expired - Fee Related JP3144330B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5898206A (ja) |
| JP (1) | JP3144330B2 (ja) |
| KR (1) | KR100311578B1 (ja) |
| CN (1) | CN1096710C (ja) |
| TW (1) | TW368686B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3851738B2 (ja) | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| JP3317345B2 (ja) * | 1999-07-23 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| KR100328836B1 (ko) * | 1999-10-01 | 2002-03-15 | 박종섭 | 정전방전 보호부의 구조 |
| JP3485087B2 (ja) * | 1999-12-27 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置 |
| US6310380B1 (en) * | 2000-03-06 | 2001-10-30 | Chartered Semiconductor Manufacturing, Inc. | Electrostatic discharge protection transistor structure with a trench extending through the source or drain silicide layers |
| DE10022366A1 (de) * | 2000-05-08 | 2001-11-29 | Micronas Gmbh | ESD-Schutzstruktur |
| KR100712485B1 (ko) * | 2000-06-14 | 2007-04-27 | 삼성전자주식회사 | 입력특성 향상을 위해 노이즈를 방지하기 위한 반도체집적회로 |
| DE10041139A1 (de) * | 2000-08-21 | 2002-03-14 | Philips Corp Intellectual Pty | Anordnung zur Verbesserung des ESD-Schutzes bei einem CMOS Buffer |
| JP2002261292A (ja) | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6815775B2 (en) | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
| KR100393220B1 (ko) * | 2001-03-23 | 2003-07-31 | 삼성전자주식회사 | Ｅｓｄ 보호용 반도체 장치 |
| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
| KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
| US7244992B2 (en) * | 2003-07-17 | 2007-07-17 | Ming-Dou Ker | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
| KR100629436B1 (ko) * | 2004-09-08 | 2006-09-27 | 매그나칩 반도체 유한회사 | 고전압 소자의 정전기 보호장치 |
| JP4711061B2 (ja) * | 2005-09-13 | 2011-06-29 | セイコーエプソン株式会社 | 半導体装置 |
| JP4950463B2 (ja) * | 2005-09-14 | 2012-06-13 | キヤノン株式会社 | 半導体装置 |
| JP2009116206A (ja) * | 2007-11-09 | 2009-05-28 | Sony Corp | Ｅｌ表示パネル及び電子機器 |
| US7932577B2 (en) * | 2007-12-31 | 2011-04-26 | Silicon Laboratories, Inc. | Circuit device and method of forming a circuit device having a reduced peak current density |
| JP6126489B2 (ja) * | 2013-07-29 | 2017-05-10 | キヤノン株式会社 | 記録素子基板、記録ヘッド及び記録装置 |
| DE102016203906A1 (de) * | 2016-03-10 | 2017-09-28 | Robert Bosch Gmbh | Halbleiterbauelement, insbesondere Leistungstransistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8900593A (nl) * | 1989-03-13 | 1990-10-01 | Philips Nv | Halfgeleiderinrichting met een beveiligingsschakeling. |
| JPH0379080A (ja) * | 1989-08-23 | 1991-04-04 | New Japan Radio Co Ltd | 高耐圧ｍｏｓトランジスタ |
| JP2600621B2 (ja) * | 1994-09-14 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5604369A (en) * | 1995-03-01 | 1997-02-18 | Texas Instruments Incorporated | ESD protection device for high voltage CMOS applications |
-
1996
- 1996-12-26 JP JP34782896A patent/JP3144330B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 TW TW086119527A patent/TW368686B/zh active
- 1997-12-23 US US08/997,719 patent/US5898206A/en not_active Expired - Lifetime
- 1997-12-26 KR KR1019970074433A patent/KR100311578B1/ko not_active IP Right Cessation
- 1997-12-26 CN CN97125880A patent/CN1096710C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100311578B1 (ko) | 2001-11-30 |
| CN1096710C (zh) | 2002-12-18 |
| KR19980064705A (ko) | 1998-10-07 |
| JPH10189756A (ja) | 1998-07-21 |
| TW368686B (en) | 1999-09-01 |
| CN1186341A (zh) | 1998-07-01 |
| US5898206A (en) | 1999-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3144330B2 (ja) | 半導体装置 | |
| US6909149B2 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| KR100325553B1 (ko) | 반도체 집적회로의 정전기 보호장치, 그의 제조방법 및 그를사용한 정전기 보호회로 | |
| US7354813B2 (en) | Method for electrostatic discharge protection in integrated circuits | |
| KR101195720B1 (ko) | 반도체 집적 회로 디바이스 및 그 제조 방법 | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| US5985722A (en) | Method of fabricating electrostatic discharge device | |
| US6670678B2 (en) | Semiconductor device having ESD protective transistor | |
| WO1998020564A1 (en) | Semiconductor integrated circuit device and its manufacture | |
| JP3169844B2 (ja) | 半導体装置 | |
| JP2000208779A (ja) | 静電放電保護のためのシリコン・オン・インシュレ―タ電界効果トランジスタおよびその製造方法 | |
| US6455895B1 (en) | Overvoltage protector having same gate thickness as the protected integrated circuit | |
| US6894320B2 (en) | Input protection circuit | |
| US6288884B1 (en) | MOS buffer immun to ESD damage | |
| JPH09139468A (ja) | 半導体集積回路装置 | |
| US6583476B1 (en) | Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates | |
| JP3123489B2 (ja) | 半導体集積回路における静電保護回路及びその製造方法 | |
| JP3574359B2 (ja) | 半導体装置 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JP3221677B2 (ja) | 半導体装置 | |
| JP3237269B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07147384A (ja) | 半導体装置 | |
| KR20010050164A (ko) | 동작이 안정화된 반도체 장치의 보호회로 | |
| JP4006023B2 (ja) | 集積回路 | |
| JPH10261764A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001128 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140105 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |