JP3851738B2 - 半導体装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に低雑音用途のトランジスタ、例えばMOSFETおよびその集積回路に好適なものである。
【0002】
【従来の技術】
半導体装置に含まれる各種回路のうち、例えば増幅回路においては低雑音特性が特に要求される。
【0003】
このような低雑音特性を実現したトランジスタとして、従来から櫛形構造のトランジスタが用いられている。
【0004】
この櫛形構造トランジスタは、その平面図である図9に示されるようにソース領域3およびドレイン領域4がゲート電極7を隔てて交互に形成され、全体として横長矩形状に形成されている。すなわち、複数のゲート電極7はこの矩形形状の長辺間を交互に横断するように設けられており、ソース/ドレイン領域の長辺の両側に隣接するゲート電極どうしを接続するように、コンタクト孔9および電極10が設けられている。
【0005】
このような櫛形構造トランジスタの場合、ゲート電極7の低抵抗化を図るため、ポリシリコン層の上にシリサイド膜を積層させて低抵抗化を図り、ノイズの低減化が行われている。
【0006】
ところで、このような低雑音が要求される櫛形構造トランジスタを含む増幅回路内においては、その入力段に接続されている配線からパッドの下に存在する層間膜容量を経由して基板コンタクトまでの基板抵抗よりなる直列回路が入力段に接続された等価回路が存在する。その様子を図10を参照して説明する。
【0007】
図10によれば、半導体基板1の表面部に形成された素子分離用のフィールド酸化膜2が素子領域3、4を取り囲むように形成されるとともに、フィールド酸化膜2の一部には基板取り出しのための開口部5が形成され、この開口部5の基板表面には基板あるいはウェルの電位を決定するための、ウェルと同一導電型の高濃度層6が形成されている。
【0008】
素子領域3、4およびその周囲のフィールド酸化膜2上にはゲートポリシリコン層7が形成され、全体は層間絶縁膜8で覆われている。
【0009】
層間絶縁膜8にはフィールド酸化膜2上のゲートポリシリコン層7に対応してコンタクト孔9が形成され、メタル配線10と接続されている。また、ウェル電位取り出し用高濃度層6に対応してコンタクト孔11が形成され、このコンタクト孔11によりウェル電位取出配線12に接続されている。
【0010】
また、これらの上に第2層の層間絶縁膜13が形成され、ゲート配線10に対応したコンタクト孔14が設けられ、第2層の層間絶縁膜上にゲート取り出し配線15が形成されている。
【0011】
【発明が解決しようとする課題】
しかしながら、このような構成では、図10に示されるように、ウェル電位取出配線12とゲート取り出し配線15との間には基板抵抗R1と層間膜容量C1が直列接続されたような等価回路が形成される。
【0012】
そしてこの基板抵抗R1で発生する熱雑音が、層間膜容量C1を介してトランジスタの入力段に注入され、ノイズ特性を劣化させる。特に、ゲート入力インピーダンスが大きいMOSFETでは基板抵抗によるノイズ特性劣化は顕著である。
【0013】
そこで、本発明は、ノイズ特性の良好な半導体装置を提供することを目的とする。
【0014】
【課題を解決する手段】
本発明によれば、信号入力パッドと、この信号入力パッドに入力された信号を増幅する増幅段とを半導体基板またはウェル上に備えた半導体装置において、前記入力パッドの下方、および入力パッドから前記増幅段の素子までの配線の下方に、前記半導体基板またはウェルと同電位を与えられた低抵抗層、特にシリサイド層を備えたことを特徴とする。
【0015】
低雑音特性が要求されるトランジスタの入力パッドおよび入力パッドに接続されている配線層の下に低抵抗のシリサイド層を備え、かつその電位をグランドに落しているので、基板抵抗が減少し、基板の熱雑音が低減し、層間膜容量を介して増幅段に入る雑音を減少でき、半導体装置全体としての低雑音化を達成できる。
【0016】
このシリサイド層は前記入力パッドあるいは前記配線の下方に位置するシリコン基板表面上あるいはウェル上に形成されたものであるか、素子分離膜上に形成されたポリシリコン層上にサリサイドプロセスにより形成されたものであると良い。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。
【0018】
図1は本発明にかかる半導体装置の第1の実施の形態のレイアウトを示す平面図、図2はその素子断面図であり、これらは低雑音増幅器の入力段のMOSFETのゲート部を示している。これらの図面において、図9および図10で説明した従来技術にかかる部分に対応する部分には100番台の対応する参照番号を付することとする。
【0019】
シリコン基板101の表面はフィールド酸化膜102で分離されて、素子領域と基板電位取り出し領域が形成されている。基板電位取り出し領域の基板表面部にはウェル電位を決定するためのウェルと同一導電型の不純物高濃度拡散領域106が形成され、その表面には金属シリサイド膜によるシールド膜121が形成されている。
【0020】
また、素子領域の半導体基板上にはゲート酸化膜(図示せず)を介してポリシリコン膜によるゲート107が形成され、このゲート107の表面も金属シリサイド膜122に覆われている。
【0021】
全体は層間絶縁膜108で覆われ、ゲート107と接続するためのコンタクト孔109が層間絶縁膜108に形成され、アルミニウム等で充填されて第1層配線110が形成され、さらに絶縁膜113が堆積され、そこに設けられたコンタクト孔114に充填されたアルミニウム等により絶縁膜113上にゲート入力部取り出し配線115およびゲート入力用パッド116が形成されている。
【0022】
また、図2には示されていないが、図1に示すようにシールド膜121にはコンタクト118により基板コンタクト取り出しパッド117が接続されており、さらに電源電圧パッド119も設けられている。このように、シリサイド層は基板コンタクト部を兼ねている。
【0023】
この実施の形態では図1および図2にハッチングで図示されるように、入力段のMOSFETのゲート部の配線上およびその取り出し用パッドの下部のシリコン基板表面にシリサイド層が形成されており、基板抵抗を下げ、熱雑音を低減させている。
【0024】
図3および図4はこのシリサイド層の形成を示す工程別断面図である。まず、半導体基板101の表面部にウエル形成後、LOCOS法等の選択酸化法により素子分離のためのフィールド酸化膜102を形成し(図3)、素子部Aと、ゲート部の配線およびゲート入力用パッドの下方位置に相当する部分に当たる基板電位取り出し領域Bを分離する。
【0025】
次に、熱酸化により素子領域にはゲート酸化膜123を形成し、その上にポリシリコンを堆積させてパターニングすることによりゲート電極107を得る(図4)。図4の例ではゲート電極およびその周囲の不純物拡散領域は良く知られたLDD構造となっている。すなわち、ゲート電極107形成後、このゲート電極をイオン注入マスクとして比較的弱いエネルギーで素子領域にイオン注入を行って浅く低濃度の拡散層131を形成し、続いて全体にシリコン窒化膜、シリコン酸化膜などの絶縁膜を堆積してこれを異方性エッチングによりエッチバックすることによりゲート電極の側面に側壁132を形成し、これをマスクにして比較的高いエネルギーでイオン注入を行うことにより深く高濃度の拡散層133を形成する。この際、基板電位取り出し領域には、基板と同一導電型のイオン注入を行なって不純物拡散層106を形成する。例えばnチャネルMOSの場合、素子部にリン等のn型不純物のイオン注入を行い、基板電位取り出し領域ではホウ素等のp型不純物のイオン注入を行なう。
【0026】
その後サリサイドプロセスにより、素子部と基板コンタクト部にシリサイド層122及び121を形成する(図4)。ここで形成されるシリサイド膜としては、例えばTiSi2、CoSi2、NiSi、PtSi2などが好適である。
【0027】
その後層間絶縁膜をCVD法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、図2のような構造を得る。
【0028】
以上のように、この第1の実施の形態によれば、入力パッドおよびこの入力パッドから増幅段への配線の下方に基板電位取り出し部が形成され、その表面にシリサイド膜を形成して抵抗値を下げて熱雑音の発生を防止している。
【0029】
また、MOSFETの場合、ゲート幅の小さいMOSFETほど、入力インピーダンスが大きくなって基板の効果を大きく受け、ノイズ特性が劣化するため、低雑音回路には用いにくいが、このシールドを用いることにより小サイズのトランジスタでも低雑音が実現できるようになるため、電流を絞った回路構成にすることができ、消費電力低減が実現できる。
【0030】
また、シリサイドのシールド層は、素子部と同じ工程で形成されるため、工程数の増加を招くことはない。
【0031】
図5は本発明にかかる半導体装置の第2の実施の形態のレイアウトを示す平面図、図6はその素子断面図であり、図1および図2と同じ部分には同じ参照番号を付してある。
【0032】
この実施の形態と第1の実施の形態との相違は、第1の実施の形態においては、低雑音増幅器の入力段のMOSFETのゲート部の配線およびその取り出し用パッドの下部に基板電位取り出し領域のシリサイド膜121が位置していたのに対し、この実施の形態では素子分離用酸化膜(フィールド酸化膜)上に形成されたポリシリコン膜141上のシリサイド層142が位置している点である。このポリシリコン膜141はゲート電極と同じ層でなるポリシリコン膜で実現可能であり、この場合、パターニングにより同時に形成される。
【0033】
また、基板電位取り出し領域121は図1に示される第1の実施の形態の場合のようにゲート取り出しパッド116やその配線115の直下ではなく、図5に示されるようにシリサイド膜142の形成領域外の場所121に設けられる。そしてゲートポリシリコン膜141上のシリサイド膜142は基板電位取り出し領域121に接続されているため、基板電位と同電位となっており、これらは金属配線により基板電位取り出しパッド117に接続されて外部への電位の取り出しが可能となっている。
【0034】
図7および図8はこの実施の形態におけるシリサイド層の形成を示す工程別断面図である。
【0035】
まず、半導体基板101の表面部にウエル形成後、LOCOS法等の選択酸化法により素子分離のためのフィールド酸化膜102を形成し、素子部Aを分離する(図7)。なお、基板電位取り出し領域Bも形成されるが、図7には図示されていない。
【0036】
次に、熱酸化によりゲート酸化膜123を形成し、その上にポリシリコンを堆積させてパターニングすることにより素子領域ではゲート電極107、フィールド酸化膜102上では予定のゲート部の配線およびその取り出し用パッド下部に対応してゲートポリシリコン膜141を形成する(図7)。
【0037】
次に素子領域Aに素子を形成する。この実施の形態でも形成されるトランジスタはLDD構造となっており、その製造工程は第1の実施の形態と同じであり、素子部のトランジスタの拡散層形成用のイオン注入を行なうとともに基板電位取り出し領域121に基板と同タイプのイオン注入を行なう。例えば、トランジスタがnチャネルMOSトランジスタであれば、素子部にはnタイプのイオン注入を行い、基板コンタクト部にpタイプのイオン注入を行なう。
【0038】
その後、サリサイドプロセスにより、素子部の基板表面とゲート電極上にシリサイド膜を形成するとともに、同一工程でゲートポリシリコン膜141上にシリサイド膜142を形成する(図8)。
【0039】
その後層間絶縁膜をCVD法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、素子が完成される。
【0040】
この第2の実施の形態でも入力パッドおよびこの入力パッドから増幅段への配線の下方にゲートポリシリコン膜上に形成されたシリサイド膜が形成され、その電位は基板電位とされているので、第1の実施の形態と同様に基板抵抗が下がり、熱雑音が減少して低雑音化を達成できる。
【0041】
また、ゲートポリシリコン上のシリサイド膜は素子部と同一工程で形成されるため、工程数の増加を招かない。
【0042】
以上の実施の形態では入力パッドおよび入力パッドから増幅段への配線の下に設けられる基板と同電位の膜は特定のものであったが、半導体装置の特性上必要な種々の領域、配線とすることができる。
【0043】
【発明の効果】
以上のように、請求項1にかかる本発明の半導体装置によれば、信号入力パッドおよびこれから増幅段までの配線の下に低抵抗層を具備しているので、その低抵抗層により基板抵抗が減少し、基板抵抗で発生する熱雑音を低減させることができ、半導体装置としての雑音特性を改善することができる。
【0044】
低抵抗層として基板またはウェルの電位を与えられたシリサイド層を用いた場合には、理想的な低抵抗シールドが容易に得られ、層間容量の低減による高利得と配線の単純化が実現できる。
【0045】
またシールド層形成による配線層数増大もなく、工程数の増大もない。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図2】図1に対応する素子断面図。
【図3】図1および2の構成を得るための1工程の断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】本発明の第2の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図6】図5に対応する素子断面図。
【図7】図5および6の構成を得るための1工程の断面図。
【図8】図7の工程に続く工程を示す断面図。
【図9】従来用いられている低雑音トランジスタとしての櫛形構造トランジスタを示す平面図。
【図10】従来の入力トランジスタの問題を示す素子断面図。
【符号の説明】
1、101 半導体基板
2、102 フィールド酸化膜
3、4 ソース・ドレイン領域
5 基板電位取り出し用開口部
6、106 基板電位取り出し領域
7、107 ゲート電極
8、108 層間絶縁膜
9、11、14、109、114、118 コンタクト孔
10 パッド
13、113 絶縁膜
15、115 入力パッドからの配線
16、116 入力パッド
110 第1層配線
117 電位取り出しパッド
119 電源電圧パッド
121 基板電位取り出し領域
122、142 シリサイド
123 ゲート絶縁膜
131 浅い拡散層
132 側壁
133 深い拡散層
141 ゲートポリシリコン
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に低雑音用途のトランジスタ、例えばMOSFETおよびその集積回路に好適なものである。
【0002】
【従来の技術】
半導体装置に含まれる各種回路のうち、例えば増幅回路においては低雑音特性が特に要求される。
【0003】
このような低雑音特性を実現したトランジスタとして、従来から櫛形構造のトランジスタが用いられている。
【0004】
この櫛形構造トランジスタは、その平面図である図9に示されるようにソース領域3およびドレイン領域4がゲート電極7を隔てて交互に形成され、全体として横長矩形状に形成されている。すなわち、複数のゲート電極7はこの矩形形状の長辺間を交互に横断するように設けられており、ソース/ドレイン領域の長辺の両側に隣接するゲート電極どうしを接続するように、コンタクト孔9および電極10が設けられている。
【0005】
このような櫛形構造トランジスタの場合、ゲート電極7の低抵抗化を図るため、ポリシリコン層の上にシリサイド膜を積層させて低抵抗化を図り、ノイズの低減化が行われている。
【0006】
ところで、このような低雑音が要求される櫛形構造トランジスタを含む増幅回路内においては、その入力段に接続されている配線からパッドの下に存在する層間膜容量を経由して基板コンタクトまでの基板抵抗よりなる直列回路が入力段に接続された等価回路が存在する。その様子を図10を参照して説明する。
【0007】
図10によれば、半導体基板1の表面部に形成された素子分離用のフィールド酸化膜2が素子領域3、4を取り囲むように形成されるとともに、フィールド酸化膜2の一部には基板取り出しのための開口部5が形成され、この開口部5の基板表面には基板あるいはウェルの電位を決定するための、ウェルと同一導電型の高濃度層6が形成されている。
【0008】
素子領域3、4およびその周囲のフィールド酸化膜2上にはゲートポリシリコン層7が形成され、全体は層間絶縁膜8で覆われている。
【0009】
層間絶縁膜8にはフィールド酸化膜2上のゲートポリシリコン層7に対応してコンタクト孔9が形成され、メタル配線10と接続されている。また、ウェル電位取り出し用高濃度層6に対応してコンタクト孔11が形成され、このコンタクト孔11によりウェル電位取出配線12に接続されている。
【0010】
また、これらの上に第2層の層間絶縁膜13が形成され、ゲート配線10に対応したコンタクト孔14が設けられ、第2層の層間絶縁膜上にゲート取り出し配線15が形成されている。
【0011】
【発明が解決しようとする課題】
しかしながら、このような構成では、図10に示されるように、ウェル電位取出配線12とゲート取り出し配線15との間には基板抵抗R1と層間膜容量C1が直列接続されたような等価回路が形成される。
【0012】
そしてこの基板抵抗R1で発生する熱雑音が、層間膜容量C1を介してトランジスタの入力段に注入され、ノイズ特性を劣化させる。特に、ゲート入力インピーダンスが大きいMOSFETでは基板抵抗によるノイズ特性劣化は顕著である。
【0013】
そこで、本発明は、ノイズ特性の良好な半導体装置を提供することを目的とする。
【0014】
【課題を解決する手段】
本発明によれば、信号入力パッドと、この信号入力パッドに入力された信号を増幅する増幅段とを半導体基板またはウェル上に備えた半導体装置において、前記入力パッドの下方、および入力パッドから前記増幅段の素子までの配線の下方に、前記半導体基板またはウェルと同電位を与えられた低抵抗層、特にシリサイド層を備えたことを特徴とする。
【0015】
低雑音特性が要求されるトランジスタの入力パッドおよび入力パッドに接続されている配線層の下に低抵抗のシリサイド層を備え、かつその電位をグランドに落しているので、基板抵抗が減少し、基板の熱雑音が低減し、層間膜容量を介して増幅段に入る雑音を減少でき、半導体装置全体としての低雑音化を達成できる。
【0016】
このシリサイド層は前記入力パッドあるいは前記配線の下方に位置するシリコン基板表面上あるいはウェル上に形成されたものであるか、素子分離膜上に形成されたポリシリコン層上にサリサイドプロセスにより形成されたものであると良い。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。
【0018】
図1は本発明にかかる半導体装置の第1の実施の形態のレイアウトを示す平面図、図2はその素子断面図であり、これらは低雑音増幅器の入力段のMOSFETのゲート部を示している。これらの図面において、図9および図10で説明した従来技術にかかる部分に対応する部分には100番台の対応する参照番号を付することとする。
【0019】
シリコン基板101の表面はフィールド酸化膜102で分離されて、素子領域と基板電位取り出し領域が形成されている。基板電位取り出し領域の基板表面部にはウェル電位を決定するためのウェルと同一導電型の不純物高濃度拡散領域106が形成され、その表面には金属シリサイド膜によるシールド膜121が形成されている。
【0020】
また、素子領域の半導体基板上にはゲート酸化膜(図示せず)を介してポリシリコン膜によるゲート107が形成され、このゲート107の表面も金属シリサイド膜122に覆われている。
【0021】
全体は層間絶縁膜108で覆われ、ゲート107と接続するためのコンタクト孔109が層間絶縁膜108に形成され、アルミニウム等で充填されて第1層配線110が形成され、さらに絶縁膜113が堆積され、そこに設けられたコンタクト孔114に充填されたアルミニウム等により絶縁膜113上にゲート入力部取り出し配線115およびゲート入力用パッド116が形成されている。
【0022】
また、図2には示されていないが、図1に示すようにシールド膜121にはコンタクト118により基板コンタクト取り出しパッド117が接続されており、さらに電源電圧パッド119も設けられている。このように、シリサイド層は基板コンタクト部を兼ねている。
【0023】
この実施の形態では図1および図2にハッチングで図示されるように、入力段のMOSFETのゲート部の配線上およびその取り出し用パッドの下部のシリコン基板表面にシリサイド層が形成されており、基板抵抗を下げ、熱雑音を低減させている。
【0024】
図3および図4はこのシリサイド層の形成を示す工程別断面図である。まず、半導体基板101の表面部にウエル形成後、LOCOS法等の選択酸化法により素子分離のためのフィールド酸化膜102を形成し(図3)、素子部Aと、ゲート部の配線およびゲート入力用パッドの下方位置に相当する部分に当たる基板電位取り出し領域Bを分離する。
【0025】
次に、熱酸化により素子領域にはゲート酸化膜123を形成し、その上にポリシリコンを堆積させてパターニングすることによりゲート電極107を得る(図4)。図4の例ではゲート電極およびその周囲の不純物拡散領域は良く知られたLDD構造となっている。すなわち、ゲート電極107形成後、このゲート電極をイオン注入マスクとして比較的弱いエネルギーで素子領域にイオン注入を行って浅く低濃度の拡散層131を形成し、続いて全体にシリコン窒化膜、シリコン酸化膜などの絶縁膜を堆積してこれを異方性エッチングによりエッチバックすることによりゲート電極の側面に側壁132を形成し、これをマスクにして比較的高いエネルギーでイオン注入を行うことにより深く高濃度の拡散層133を形成する。この際、基板電位取り出し領域には、基板と同一導電型のイオン注入を行なって不純物拡散層106を形成する。例えばnチャネルMOSの場合、素子部にリン等のn型不純物のイオン注入を行い、基板電位取り出し領域ではホウ素等のp型不純物のイオン注入を行なう。
【0026】
その後サリサイドプロセスにより、素子部と基板コンタクト部にシリサイド層122及び121を形成する(図4)。ここで形成されるシリサイド膜としては、例えばTiSi2、CoSi2、NiSi、PtSi2などが好適である。
【0027】
その後層間絶縁膜をCVD法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、図2のような構造を得る。
【0028】
以上のように、この第1の実施の形態によれば、入力パッドおよびこの入力パッドから増幅段への配線の下方に基板電位取り出し部が形成され、その表面にシリサイド膜を形成して抵抗値を下げて熱雑音の発生を防止している。
【0029】
また、MOSFETの場合、ゲート幅の小さいMOSFETほど、入力インピーダンスが大きくなって基板の効果を大きく受け、ノイズ特性が劣化するため、低雑音回路には用いにくいが、このシールドを用いることにより小サイズのトランジスタでも低雑音が実現できるようになるため、電流を絞った回路構成にすることができ、消費電力低減が実現できる。
【0030】
また、シリサイドのシールド層は、素子部と同じ工程で形成されるため、工程数の増加を招くことはない。
【0031】
図5は本発明にかかる半導体装置の第2の実施の形態のレイアウトを示す平面図、図6はその素子断面図であり、図1および図2と同じ部分には同じ参照番号を付してある。
【0032】
この実施の形態と第1の実施の形態との相違は、第1の実施の形態においては、低雑音増幅器の入力段のMOSFETのゲート部の配線およびその取り出し用パッドの下部に基板電位取り出し領域のシリサイド膜121が位置していたのに対し、この実施の形態では素子分離用酸化膜(フィールド酸化膜)上に形成されたポリシリコン膜141上のシリサイド層142が位置している点である。このポリシリコン膜141はゲート電極と同じ層でなるポリシリコン膜で実現可能であり、この場合、パターニングにより同時に形成される。
【0033】
また、基板電位取り出し領域121は図1に示される第1の実施の形態の場合のようにゲート取り出しパッド116やその配線115の直下ではなく、図5に示されるようにシリサイド膜142の形成領域外の場所121に設けられる。そしてゲートポリシリコン膜141上のシリサイド膜142は基板電位取り出し領域121に接続されているため、基板電位と同電位となっており、これらは金属配線により基板電位取り出しパッド117に接続されて外部への電位の取り出しが可能となっている。
【0034】
図7および図8はこの実施の形態におけるシリサイド層の形成を示す工程別断面図である。
【0035】
まず、半導体基板101の表面部にウエル形成後、LOCOS法等の選択酸化法により素子分離のためのフィールド酸化膜102を形成し、素子部Aを分離する(図7)。なお、基板電位取り出し領域Bも形成されるが、図7には図示されていない。
【0036】
次に、熱酸化によりゲート酸化膜123を形成し、その上にポリシリコンを堆積させてパターニングすることにより素子領域ではゲート電極107、フィールド酸化膜102上では予定のゲート部の配線およびその取り出し用パッド下部に対応してゲートポリシリコン膜141を形成する(図7)。
【0037】
次に素子領域Aに素子を形成する。この実施の形態でも形成されるトランジスタはLDD構造となっており、その製造工程は第1の実施の形態と同じであり、素子部のトランジスタの拡散層形成用のイオン注入を行なうとともに基板電位取り出し領域121に基板と同タイプのイオン注入を行なう。例えば、トランジスタがnチャネルMOSトランジスタであれば、素子部にはnタイプのイオン注入を行い、基板コンタクト部にpタイプのイオン注入を行なう。
【0038】
その後、サリサイドプロセスにより、素子部の基板表面とゲート電極上にシリサイド膜を形成するとともに、同一工程でゲートポリシリコン膜141上にシリサイド膜142を形成する(図8)。
【0039】
その後層間絶縁膜をCVD法等により成膜し、必要箇所にコンタクト孔を形成し、アルミニウム等の金属の蒸着、パターニングにより金属配線を形成し、素子が完成される。
【0040】
この第2の実施の形態でも入力パッドおよびこの入力パッドから増幅段への配線の下方にゲートポリシリコン膜上に形成されたシリサイド膜が形成され、その電位は基板電位とされているので、第1の実施の形態と同様に基板抵抗が下がり、熱雑音が減少して低雑音化を達成できる。
【0041】
また、ゲートポリシリコン上のシリサイド膜は素子部と同一工程で形成されるため、工程数の増加を招かない。
【0042】
以上の実施の形態では入力パッドおよび入力パッドから増幅段への配線の下に設けられる基板と同電位の膜は特定のものであったが、半導体装置の特性上必要な種々の領域、配線とすることができる。
【0043】
【発明の効果】
以上のように、請求項1にかかる本発明の半導体装置によれば、信号入力パッドおよびこれから増幅段までの配線の下に低抵抗層を具備しているので、その低抵抗層により基板抵抗が減少し、基板抵抗で発生する熱雑音を低減させることができ、半導体装置としての雑音特性を改善することができる。
【0044】
低抵抗層として基板またはウェルの電位を与えられたシリサイド層を用いた場合には、理想的な低抵抗シールドが容易に得られ、層間容量の低減による高利得と配線の単純化が実現できる。
【0045】
またシールド層形成による配線層数増大もなく、工程数の増大もない。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図2】図1に対応する素子断面図。
【図3】図1および2の構成を得るための1工程の断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】本発明の第2の実施の形態にかかる半導体装置の入力部の配置を示す平面図。
【図6】図5に対応する素子断面図。
【図7】図5および6の構成を得るための1工程の断面図。
【図8】図7の工程に続く工程を示す断面図。
【図9】従来用いられている低雑音トランジスタとしての櫛形構造トランジスタを示す平面図。
【図10】従来の入力トランジスタの問題を示す素子断面図。
【符号の説明】
1、101 半導体基板
2、102 フィールド酸化膜
3、4 ソース・ドレイン領域
5 基板電位取り出し用開口部
6、106 基板電位取り出し領域
7、107 ゲート電極
8、108 層間絶縁膜
9、11、14、109、114、118 コンタクト孔
10 パッド
13、113 絶縁膜
15、115 入力パッドからの配線
16、116 入力パッド
110 第1層配線
117 電位取り出しパッド
119 電源電圧パッド
121 基板電位取り出し領域
122、142 シリサイド
123 ゲート絶縁膜
131 浅い拡散層
132 側壁
133 深い拡散層
141 ゲートポリシリコン
Claims (5)
- 信号入力パッドと、この信号入力パッドに入力された信号を増幅する増幅段とを半導体基板またはウェル上に備えた半導体装置において、
前記入力パッドの下方、および入力パッドから前記増幅段の素子までの配線の下方に、前記半導体基板またはウェルと同電位を与えられた低抵抗層を備えたことを特徴とする半導体装置。 - 前記低抵抗層が低抵抗化されたシリサイド層であることを特徴とする請求項1に記載の半導体装置。
- 前記シリサイド層は前記入力パッドあるいは前記配線の下方に位置するシリコン基板表面上あるいはウェル上に形成されたものであることを特徴とする請求項2に記載の半導体装置。
- 前記シリサイド層は素子分離膜上に形成されたポリシリコン層上にサリサイドプロセスにより形成されたものであることを特徴とする請求項2に記載の半導体装置。
- 前記増幅段は、櫛形MOSトランジスタで構成されることを特徴とする請求項1に記載の半導体装置。
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