JP3516558B2 - 半導体装置の製造方法 - Google Patents
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Description
方法に関し、より詳細には読み出し専用メモリ(RO
M)機能を有する半導体装置の製造方法に関する。
産されているマスクROM装置は、図7に示す構造を有
している。つまり、このマスクROMは、周辺回路領域
とメモリセル領域とからなる。メモリセル領域において
は、シリコン基板1に形成されたP型ウェル3上に、n
+ ポリシリコン膜8及びWSi膜7からなるゲート電極
9が形成されている。このゲート電極9に対して平行
に、チャネルストップ拡散層(P型)20が配設されて
おり、ゲート電極9が分離されて、複数のセルトランジ
スタA、B、Cを形成している。なお、これらセルトラ
ンジスタのうち、セルトランジスタB及びCはLo状態
を記憶しており、ゲート電極9下のチャネル領域にはP
型ウエル3を形成する不純物以外、特別な不純物拡散層
は形成されていない。一方、セルトランジスタAはHi
状態を記憶しており、ゲート電極9下のチャネル領域に
ROM書込み拡散層(P型)21が形成されている。こ
れらセルトランジスタA、B、C上には層間絶縁膜とし
てBPSG膜10が積層されており、その上にはTiN
又はTiN/Ti膜54を介してAlCu膜53及びT
iN又はTiN/Ti膜55の積層膜からなるメタル配
線が形成され、さらにその上にはパッシベーション膜1
5が積層されている。
上に素子分離領域2、P型ウエル3及びN型ウエル4が
形成されている。P型ウエル3及びN型ウエル4上に
は、それぞれゲート酸化膜17を介して、n+ ポリシリ
コン膜8及びWSi膜7からなるゲート電極9が形成さ
れている。また、ゲート電極の左右にはソース/ドレイ
ン領域であるN型拡散領域5(NMOSトランジスタ1
3用)及びP型拡散領域6(PMOSトランジスタ14
用)がそれぞれ形成されている。さらに、ゲート電極9
上にはBPSG膜10が堆積され、N型拡散領域5及び
P型拡散領域6上方であってBPSG膜10に、N型拡
散領域5及びP型拡散領域6に至るコンタクトホール1
1が形成されている。コンタクトホール11内には、T
iN/Ti膜50を介してW膜51が埋設されてコンタ
クトプラグが形成されている。また、メモリセル領域の
メタル配線と同様に、TiN又はTiN/Ti膜54を
介してAlCu膜53及びTiN又はTiN/Ti膜5
5の積層膜からなる1層目メタル配線が形成され、さら
にその上にはパッシベーション膜15が積層されてい
る。
OM書き込み拡散は通常ゲート電極形成後のイオン注入
により実施され、さらにBPSG膜を堆積し、その後の
熱処理工程で活性化される。従って、ROM書込み後、
少なくともBPSG膜堆積及び熱処理、コンタクトホー
ル開口及び埋め込み、メタル配線及びその加工と多数の
工程を経なければならず、ユーザーからのROM受注か
ら、納品までかなりの時間を要した(アフターゲート
法)。また、アルミ系配線形成後にイオン注入法により
ROM書込みを行う場合、イオン注入後の熱温度が50
0℃以下に限定されるため、高温でアニールできず活性
率が低減する。
後、ROM書込み拡散用のイオン注入を行う方法が、例
えば、特開平5−121697号公報に提案されてい
る。この方法は、シリコン基板61上にゲート電極62
を形成し(図8(a))、ソース/ドレイン領域63を
形成する(図8(b))。次いで、層間絶縁膜64を積
層し、この層間絶縁膜64にコンタクトホールを形成
し、コンタクトホールを含む層間絶縁膜64上にメタル
配線65を高融点金属、具体的には融点900℃以上の
導電性材料としてシリサイド、ポリサイド、高融点金属
単独等により形成し、さらにその上に保護膜66を形成
する(図8(c))。続いて、ROM書き込みのための
レジストマスク67を形成し、レジストマスク67を用
いてイオン注入を行う(図8(d))。
は、シリコン基板上にゲート電極及びソース/ドレイン
領域を形成し、層間絶縁膜を積層下後、コンタクトホー
ルを開口し、このコンタクトホールにTiW膜、TiN
膜、TiN/Ti積層膜、W膜又はWSi膜等を埋設し
た後、ROM書き込み注入と活性化アニールを行ない、
Al系のメタル配線を形成することが提案されている。
又は形成途中に、ROM書込みのためのイオン注入及び
活性化のための熱処理を行っている。しかし、現実に
は、活性化アニールに耐え、かつ良好なコンタクト特性
を維持し、低抵抗な高融点金属配線を実現することがで
きず、実用化には至っていない。ここで、コンタクト特
性とは、ソース/ドレイン領域を構成するN型拡散層又
はP型拡散層やゲート電極に対するコンタクト抵抗及び
N型拡散層、P型拡散層の接合リーク特性等である。
ているシリサイドやポリサイドは、従来のアルミ系配線
に比べ抵抗が1桁から2桁高く、単独ではソース/ドレ
イン領域を構成するN型拡散層及びP型拡散層と同時に
低抵抗なコンタクトを形成することが困難である。ま
た、メタル配線を、高融点金属単独で形成すると、熱処
理時に金属とSiが反応するため、良好なコンタクト特
性を維持することが困難である。
は、一旦TiW膜を形成して、ROM書込みのイオン注
入と熱処理を行なった後、配線の低抵抗化のため、アル
ミ系薄膜を形成して微細加工を行っており、配線加工完
了後にROM書込みは行っていない。
り、アルミ系配線と同等の抵抗を有し、かつ、メタル配
線形成完了後、ROM書込みのためのイオン注入と活性
化のための熱処理を実施でき、ROM受注より出荷まで
の期間を最短にできる半導体装置及びその製造方法を提
供することを目的としている。
リコン基板上に複数のトランジスタを形成し、 (ii)該トランジスタを含むシリコン基板上に絶縁膜を形
成し、該絶縁膜の所望の領域にコンタクトホール及び配
線用溝を形成し、 (iii)該コンタクトホール及び配線用溝内にタンタル化
合物からなるバリア層を形成し、該バリア層上に銅又は
銅合金を埋設して、前記絶縁膜と接触しないように金属
配線を形成し、 (iv)前記複数のトランジスタの内の所望のトランジスタ
に閾値電圧制御のための不純物注入を行い、 (v)該不純物を活性化するために700〜900℃でア
ニールすることを特徴とするマスクROM部を備える 半
導体装置の製造方法が提供される。
リコン基板上に形成された複数のトランジスタとこのト
ランジスタの少なくとも1つに接続される金属配線から
なり、金属配線形成後にイオン注入により所望のトラン
ジスタの閾値電圧が制御される半導体装置である。この
ような半導体装置としては、主としてマスクROM、こ
のようなROM部を備えるマイクロコンピュータや種々
のロジックデバイス等が挙げられる。ここで、トランジ
スタに接続されるとは、トランジスタのゲート電極、ソ
ース/ドレイン領域等に直接接続されること、また、他
の導電材、例えば金属配線、ポリシリコン、種々の素子
等を介して間接的に接続されることのいずれをも包含す
る意味である。
れたゲート電極、ソース/ドレイン領域等からなるもの
である。このトランジスタは、例えばマスクROMを構
成する場合には、周辺回路領域又はメモリセル領域のい
ずれに形成されるものであってもよいが、一般に、金属
配線形成後にイオン注入によりトランジスタの閾値電圧
が制御されるトランジスタとしては、メモリセル領域に
形成されるトランジスタである。ゲート電極は、例えば
ポリシリコン単層膜、高融点金属とのシリサイド又はポ
リサイド等の積層膜で公知の方法で形成することができ
る。また、ソース/ドレイン領域は、公知の方法で形成
することができ、その表面に高融点金属によるシリサイ
ド層が形成されていてもよい。このように予めシリサイ
ドが形成されている場合には、後述する金属配線とのコ
ンタクト抵抗を低減することができる。
なくとも一部が銅又は銅合金からなる。金属配線は、一
般に層間絶縁膜等の絶縁膜を介し、この層間絶縁膜等に
形成されたコンタクトホールを経由してトランジスタに
接続されるものであり、例えば、コンタクトホール内に
プラグとして埋め込まれるコンタクト部と絶縁膜上で所
望のパターンを有する配線部とからなる。ここで、金属
配線の少なくとも一部とあるのは、コンタクト部と配線
部のいずれか、例えば配線部のみが銅又は銅合金で構成
されている場合、コンタクト部及び配線部に、バリア層
等の他の導電膜とともに銅又は銅合金が積層構造で構成
されている場合のいずれをも含む意味である。配線部に
のみ銅又は銅合金を使用する場合には、コンタクト部に
は通常コンタクトプラグとして使用される材料、例え
ば、タングステン等を使用してもよい。銅合金として
は、アルミニウム、錫(Sn)、ジルコニウム(Zr)
等との合金が挙げられる。この金属配線は、銅又は銅の
合金の単層膜又は積層膜で形成されていてもよく、その
膜厚は、通常配線層として用いることができる膜厚であ
れば特に限定されるものではない。例えば、1000〜
5000Å程度が挙げられる。銅合金は比抵抗が 1.7〜
2.3 μΩcmと、アルミ系合金の 2.7〜3.3 μΩcmに比べ
て低く、融点も高い。従って、アルミ系合金に比べ6〜
7割の膜厚で同等の配線抵抗を実現できる。なお、本発
明においては、金属配線は、1層で構成されていてもよ
く、2層以上の多層金属配線構造でもよい。また、本発
明の半導体装置がマスクROMを構成する場合、メモリ
セル領域と周辺回路領域とにおける金属配線は、同一工
程で形成することが好ましいが、上述した金属配線を形
成することができる限り、異なる工程で形成してもよい
し、異なる材料で形成してもよい。
属配線とトランジスタとが、その一部においてバリア層
を介在して接続されている。金属配線とトランジスタと
は、トランジスタのソース/ドレイン領域表面及び/又
はゲート電極等において接続される場合が多いため、こ
れら接続部位のいずれか又は全部にバリア層が介在して
いることが好ましい。バリア層としては、通常バリアメ
タルとして使用される金属膜であれば、特に限定される
ものではなく、例えば、TiN、TiNOC、TaCx
N1-x (x=0〜1)、WNx 等の窒化物を含むTi化
合物;Ta化合物;W化合物の単層膜又は積層膜が挙げ
られる。また、バリア層は、アモリファス的結晶構造を
有する材料、例えば、TaC、TaN、TaNC等で形
成されていてもよい。このようなアモルファス的結晶状
態を有するバリア層を形成した場合には、700〜80
0℃の熱処理でも、金属配線である銅又は銅合金とシリ
コンとの反応を抑制することができる。このバリア層の
膜厚は、通常バリアメタルとして用いることができ、金
属配線の配線抵抗を適当な値に保持できる膜厚であれ
ば、特に限定されるものではなく、例えば、50〜10
00Å程度が挙げられる。さらに、TiN/Ti、Ti
NOC/Ti、TaCx N1-x (x=0〜1)/Ti、
WNx/Ti、TiN/Co、TiNOC/Co、Ta
Cx N1-x (x=0〜1)/Co、WNx/Co、Ti
N/Ni、TiNOC/Ni、TaCxN1-x (x=0
〜1)/Ni、WNx/Ni等のように、バリア層の下
層にシリコンと反応してシリサイドを形成する材料を有
する2層構造としてもよい。ただし、この場合には、コ
ンタクト特性に悪影響を及ぼさない膜厚を設定すること
が必要である。このように、シリコンと反応してシリサ
イドを形成する材料をバリア層の下層に形成する場合に
は、トランジスタのソース/ドレイン領域表面及び/又
はゲート電極とバリア層との間、あるいは他の配線であ
るポリシリコンとの間にシリサイドを配置させることが
でき、金属配線とソース/ドレイン領域及びゲート電極
との間のコンタクト抵抗を低減することができる。な
お、コンタクト抵抗が大きな影響を持たないデバイスで
は、シリサイドを形成する材料を特に形成する必要はな
い。
れば、まず、工程(i) において、シリコン基板上に複数
のトランジスタを形成する。トランジスタは、上述した
ように公知の方法で、公知の材料を用いて形成すること
ができる。また、トランジスタのゲート電極上及び/又
はソース/ドレイン領域上に、Ta、Ti、Co等のシ
リコンと反応してシリサイドを形成する材料を用いて、
公知の方法により、シリサイド層を形成してもよい。
を含むシリコン基板上に絶縁膜を形成し、この絶縁膜の
所望の領域にコンタクトホール及び配線用溝を形成す
る。絶縁膜としては、例えば、BPSG、PSG、NS
G、P−SiO2 、SiO2 、SiN等を単層膜又は積
層膜として形成することができる。コンタクトホールの
径は、デバイスのサイズ等を考慮して適宜調整すること
ができ、フォトリソグラフィ及びエッチング工程等の公
知の方法で、シリコン基板(トランジスタのソース/ド
レイン領域)表面、又はゲート電極表面に至るように形
成することが好ましい。配線用溝は、コンタクトホール
の一部又は全部を含むように加工する必要があり、たと
えば、異なる材料からなる絶縁膜を2層積層し、上層の
絶縁膜にまず配線用溝を形成し、この配線用溝内の所望
の領域に、コンタクトホールを形成する方法等を用いる
ことができる。配線用溝の大きさは、後に金属配線の幅
及び厚さを決定することとなるため、金属配線が所望の
抵抗等を有するように調整することが必要である。な
お、本発明においては、工程(ii)及び後述する工程(ii
i) とを一工程として、まず絶縁膜にコンタクトホール
を形成し、コンタクトホールを形成した絶縁膜に、コン
タクトホールを埋め込むようにバリア層及び金属配線の
コンタクト部を形成し、さらにこの上に別の絶縁膜を形
成し、この絶縁膜に配線用溝を形成し、配線用溝内にバ
リア層及び金属配線の配線部を形成して先に形成された
コンタクト部と一体化して金属配線を形成する方法をも
包含する。
び配線用溝内にバリア層を形成し、該バリア層上に銅又
は銅合金を埋設して金属配線を形成する。この際のバリ
ア層は、上述した材料を、所望の膜厚で形成することが
好ましい。上記材料は、例えばMOCVD法、スパッタ
リング法、蒸着法等の公知の方法で形成することができ
る。なお、バリア層を形成する前に、つまりバリア層の
下層に、シリコンと反応してシリサイドを形成する材料
を予め形成してもよく、この場合には、コンタクトホー
ル底部にのみシリサイド層を形成することができ、金属
配線とトランジスタとの接続部に、さらにシリサイド層
を介在させることができる。金属配線は、まず、コンタ
クトホール及び配線用溝を含む絶縁膜上全面に銅又は銅
合金による膜を形成することによりコンタクトホール及
び配線用溝を埋設し、配線用溝外に存在する銅又は銅合
金をCMP法等によりエッチング除去する方法等、公知
の方法により形成することができる。なお、バリア層及
び金属配線は、必ずしもコンタクト部と配線部とを同一
の材料で形成する必要はなく、適宜異なる材料を選択し
て形成してもよい。この場合、バリア層のみコンタクト
部と配線部で異なる材料で形成してもよいし、金属配線
のみコンタクト部と配線部で異なる材料で形成してもよ
いし、バリア層及び金属配線のいずれをもコンタクト部
と配線部で異なる材料で形成してもよい。
うちの所望のトランジスタに閾値電圧制御のための不純
物注入を行う。この際の不純物注入は、先の工程で金属
配線が形成されているため、金属配線上方から行うもの
である。例えば、フォトリソグラフィ工程により閾値電
圧制御を意図する所望のトランジスタ部分のみに開口部
を有するマスクを形成し、このマスクを用いて、金属配
線及び/又はゲート電極を貫通させて、所望のトランジ
スタのチャネル領域に、ソース/ドレイン領域の導電型
と逆の導電型を有するイオンを用いて行うことが好まし
い。不純物のドーズは、閾値電圧に応じて設定すること
ができ、注入エネルギーは、金属配線、ゲート電極、絶
縁膜又はマスクの膜厚等に応じて適宜設定することがで
きる。
めにアニールする。この際のアニールは、不純物を活性
化するために十分な温度及び時間で行うことが好まし
い。本発明においては、不純物活性化のためのアニール
は、金属配線が完了した後に行うものであるが、金属配
線として銅又は銅合金を用いているために、アルミ系配
線を用いたもののように比較的低い温度に限定されるこ
とはない。例えば、700℃〜900℃程度の温度範囲
で1秒〜45分間程度行うことができる。具体的には、
750℃で30分間、850℃で10秒間の熱処理を行
うことができる。
を図面に基づいて説明する。
ル領域とからなる。メモリセル領域においては、シリコ
ン基板1に形成されたP型ウェル3上に、n+ ポリシリ
コン膜8及びWSi膜7からなるゲート電極9が形成さ
れている。このゲート電極9に対して平行に、チャネル
ストップ拡散層(P型)20が配設されており、ゲート
電極9が分離されて、複数のセルトランジスタA、B、
Cを形成している。なお、これらセルトランジスタのう
ち、セルトランジスタB及びCはLo状態を記憶してお
り、ゲート電極9下のチャネル領域にはP型ウエル3を
形成する不純物以外、特別な不純物拡散層は形成されて
いない。一方、セルトランジスタAはHi状態を記憶し
ており、ゲート電極9下のチャネル領域にROM書込み
拡散層(P型)21が形成されている。これらセルトラ
ンジスタA、B、C上には層間絶縁膜としてBPSG膜
10が積層されており、その上にはTi薄31、バリア
層であるTaCx N1-x 膜30及び銅薄膜32が積層さ
れ、さらにその上にはパッシベーション膜15が積層さ
れている。なお、図示していないが、Ti薄31、Ta
Cx N1-x 膜30及び銅薄膜32からなる1層目金属配
線12は、メモリセル領域に形成されたトランジスタと
直接的に接続されている。
上に素子分離領域2、P型ウエル3及びN型ウエル4が
形成されている。P型ウエル3及びN型ウエル4上に
は、それぞれゲート酸化膜17を介して、n+ ポリシリ
コン膜8及びWSi膜7からなるゲート電極9が形成さ
れている。また、ゲート電極の左右にはソース/ドレイ
ン領域であるN型拡散領域5(NMOSトランジスタ1
3用)及びP型拡散領域6(PMOSトランジスタ14
用)がそれぞれ形成されている。さらに、ゲート電極9
上にはBPSG膜10が堆積され、N型拡散領域5及び
P型拡散領域6上方であってBPSG膜10に、N型拡
散領域5及びP型拡散領域6に至るコンタクトホール1
1が形成されている。また、BPSG膜10の上にはP
−SiO膜16が堆積され、P−SiO膜16に配線用
の溝が形成されている。この溝は、コンタクトホール1
1上に形成されており、コンタクトホール11及び溝内
には、Ti膜31を介してTaCx N1-x 膜30が積層
されており、さらに、銅薄膜32が埋設されてコンタク
ト部及び配線部が一体形成された1層目金属配線12を
構成している。
ては、周辺回路領域及びメモリセル領域に、公知の方法
でP型ウェル3及び/又はN型ウェル4を形成し、ゲー
ト電極9及びソース/ドレイン領域、チャネルストップ
拡散層20等、層間絶縁膜であるBPSG10を形成
し、さらにP−SiO膜16、コンタクトホール11及
び配線用の溝を形成した。次いで、コンタクトホール1
1の埋め込みと配線との形成を同時に行った。つまり、
P−SiO膜16に深さ0.5μmの溝を形成し、さら
にその下のBPSG膜10を貫いて、シリコン基板1に
至るコンタクトホール11を開口した。続いて、コンタ
クトホール11及び配線用の溝内、メモリセル領域にお
けるBPSG10上に、膜厚60nmのTi膜31及び
膜厚150nmのTaCx N1- x 膜30を堆積した後、
650℃で15秒間熱処理を施し、膜厚0.6μmの銅
薄膜32を堆積した。さらに、溝外であってP−SiO
膜16上の銅薄膜32、TaCx N1-x 膜30及びTi
薄膜31をCMP法でエッチング除去し、コンタクトホ
ール11と溝内にのみ1層目金属配線12を形成した。
ない膜厚0.3μmの銅薄膜32により配線を形成し
た。そのシート抵抗は約70mΩであり、アルミ系配線
と同等の抵抗が得られた。
リア性を有し、膜厚250Åで700℃、30分の熱処
理に耐える。また、急速熱処理では、850℃、10秒
の熱処理に耐える。これらの熱処理は、金属配線形成後
にROM書込みのために注入された不純物(例えばボロ
ン)を活性化するのに十分である。また、バリア層の下
部に配置したTi膜31は、シリコン基板1との界面部
においてシリコンと反応してシリサイド化され、これに
より、N型拡散層5、P型拡散層6、ゲート電極9に対
して、それぞれ100Ω、200Ω、30Ωの抵抗を実
現した(コンタクト径0.4μm、深さ1.0μm)。
目金属配線12を形成し、メモリセル領域におけるセル
トランジスタAのチャネル領域に、例えば、ボロンイオ
ンを500keV程度のエネルギー、2×1013cm-2
程度のドーズで注入し、その後、850℃程度の温度で
10秒間熱処理を施した。このように形成したマスクR
OM装置を用いて、16MbMROM−LSIを作製し
た。同一の設計による従来構造品と同等の電気特性が得
られた。また、このような構造及び製造工程により、従
来の納期をさらに短縮化することが可能となった。
び配線部からなる金属配線以外は実施例1と同様の構造
である。図2に示したように、コンタクトホール11及
び溝内には、バリア層としてTaCx N1-x 膜30が形
成されており、さらに、その上に銅薄膜32が埋設され
てコンタクト部及び配線部からなる1層目金属配線を構
成している。
び配線部からなる金属配線以外は実施例1と同様の構造
である。図3に示したように、コンタクトホール11及
び溝内には、TiSi2 膜41を介してバリア層として
TaCx N1-x 膜30が積層されており、さらに、その
上に銅薄膜32が埋設されてコンタクト部及び配線部か
らなる1層目金属配線を構成している。
び配線部からなる金属配線以外は実施例1と同様の構造
である。図4に示したように、コンタクトホール11内
には、Ti膜又はTiSi2 膜42を介してバリア層と
してTaCx N1-x 膜30が積層されており、さらに、
その上に銅薄膜32が埋設されてコンタクト部を構成し
ている。また、このコンタクト部上の溝内には、バリア
層としてTaCx N1-x 膜30が積層され、さらに、銅
薄膜32が埋設されて配線部を構成している。
び配線部からなる金属配線以外は実施例1と同様の構造
である。図5に示したように、コンタクトホール11内
には、TiN/Ti積層膜43を介してW膜44が埋設
されてコンタクト部を構成している。なお、TiNはタ
ングステンのバリア層として用いられている。また、こ
のコンタクト部上の溝内には、バリア層としてTaCx
N1-x 膜30が積層され、さらに、銅薄膜32が埋設さ
れて配線部を構成している。
金属配線として合金化していない銅薄膜31を用い、バ
リア膜としてTaCx N1-x 膜30を用いた。この構造
は、コンタクト部埋め込みにおいて実績のある既存技術
であり、銅による配線がイオン注入後の熱処理に耐える
ことを考慮すれば、安定したコンタクト特性が得られ
る。特に、コンタクト部にプラグとしてW膜を用いるた
め、深いコンタクトホール底部にバリア性を十分確保で
きる程厚くバリア膜を堆積する必要がなく、バリア膜の
膜厚を実施例1より薄くできる。これは、タングステン
が銅に比べてSiと反応しにくいので、その分バリア膜
厚を薄くできるからである。上記のマスクROM装置を
用いて、16MbMROM−LSIを作製したところ、
実施例1と同様、良好なコンタクト特性が得られ、電気
特性、歩留まりとも良好な結果が得られた。また、この
ような構造及び製造工程により、従来の納期をさらに短
縮化することが可能となった。
び配線部からなる金属配線及び基板側の電極構造以外は
実施例1と同様の構造である。つまり、図6に示したよ
うに、コンタクトホール11及び溝内には、バリア層と
してTaCx N1-x 膜30が形成されており、さらに、
その上に銅薄膜32が埋設されてコンタクト部及び配線
部からなる1層目金属配線12を構成している。
型拡散層6の上面が公知の技術によりTiサリサイド化
されている(自己整合的にTiSi2 膜を表面に形成す
る)。本実施例では、TiSi2 薄膜上にコンタクト部
が形成されることとなるので、Ti膜を形成しないで十
分低いコンタクト抵抗を実現することができる。
ン注入によりトランジスタの閾値電圧が制御される半導
体装置において、高温熱処理に耐え得る金属配線とバリ
ア層との組み合わせにより、従来で実現されていなかっ
た金属配線形成後における高温熱処理が可能となる。そ
の結果、金属配線のコンタクト特性及び配線抵抗も従来
と同等の特性を得ることができ、事実上、使用に耐え得
るデバイスを提供することが可能となった。また、金属
配線形成後にROMの書き込みが実施できるため、従来
に比較してROM受けから出荷までの期間を2週間から
1週間に短縮できた。
施例を示す概略断面図である。
配線部分を示す要部の概略断面図である。
金属配線部分を示す要部の概略断面図である。
に別の金属配線部分を示す要部の概略断面図である。
に別の金属配線部分を示す要部の概略断面図である。
実施例を示す概略断面図である。
る。
る。
Claims (3)
- 【請求項1】 (i)シリコン基板上に複数のトランジス
タを形成し、 (ii)該トランジスタを含むシリコン基板上に絶縁膜を形
成し、該絶縁膜の所望の領域にコンタクトホール及び配
線用溝を形成し、 (iii)該コンタクトホール及び配線用溝内にタンタル化
合物からなるバリア層を形成し、該バリア層上に銅又は
銅合金を埋設して、前記絶縁膜と接触しないように金属
配線を形成し、 (iv)前記複数のトランジスタの内の所望のトランジスタ
に閾値電圧制御のための不純物注入を行い、 (v)該不純物を活性化するために700〜900℃でア
ニールすることを特徴とするマスクROM部を備える半
導体装置の製造方法。 - 【請求項2】 バリア層下に予めシリサイド層を形成す
る請求項1記載のマスクROM部を備える半導体装置の
製造方法。 - 【請求項3】 バリア層を、TaCxN1-x(x=0〜
1)で形成する請求項1に記載のマスクROM部を備え
る半導体装置の製造方法。
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