JPH07273224A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07273224A JPH07273224A JP6058406A JP5840694A JPH07273224A JP H07273224 A JPH07273224 A JP H07273224A JP 6058406 A JP6058406 A JP 6058406A JP 5840694 A JP5840694 A JP 5840694A JP H07273224 A JPH07273224 A JP H07273224A
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- semiconductor device
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Abstract
(57)【要約】
【構成】 半導体基板１上にトランジスタのゲート電極
４を形成し、層間絶縁膜６を形成し、上記ゲート電極４
又は上記半導体基板１に形成された不純物拡散領域５上
にコンタクト孔７を形成した後、イオン注入により、上
記データの書き込みを行う。その後、温度を７００〜８
００℃とし、不活性ガス雰囲気中で注入イオンの活性化
アニールを行い、配線形成を行う 【効果】 所望の閾値電圧を得るためにはイオン打ち込
み量を増す必要がなく、ソース・ドレインの接合リーク
が回復でき、オートドープによる拡散抵抗も極端には大
きくならない。
４を形成し、層間絶縁膜６を形成し、上記ゲート電極４
又は上記半導体基板１に形成された不純物拡散領域５上
にコンタクト孔７を形成した後、イオン注入により、上
記データの書き込みを行う。その後、温度を７００〜８
００℃とし、不活性ガス雰囲気中で注入イオンの活性化
アニールを行い、配線形成を行う 【効果】 所望の閾値電圧を得るためにはイオン打ち込
み量を増す必要がなく、ソース・ドレインの接合リーク
が回復でき、オートドープによる拡散抵抗も極端には大
きくならない。
Description
【０００１】
【産業上の利用分野】本発明は、マスクプログラマブル
ＲＯＭ（以下、「マスクＲＯＭ」とする。）部を有する
半導体装置の製造方法に関し、更に詳しくは、ＲＯＭ部
におけるデータ書き込み工程を、製造工程の後期に設定
することによって納期の短縮化を可能とした半導体装置
の製造方法に関するものである。
ＲＯＭ（以下、「マスクＲＯＭ」とする。）部を有する
半導体装置の製造方法に関し、更に詳しくは、ＲＯＭ部
におけるデータ書き込み工程を、製造工程の後期に設定
することによって納期の短縮化を可能とした半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】マスクＲＯＭのデータ記憶用のＭＯＳト
ランジスタの閾値はデータ書き込み前は有る一定の値に
設定されたおり、すべて同一である。その後、データに
応じて選択的に所定のイオンをゲート電極下のチャネル
領域に注入し、閾値を変化させることによって、データ
を記憶させることができる。
ランジスタの閾値はデータ書き込み前は有る一定の値に
設定されたおり、すべて同一である。その後、データに
応じて選択的に所定のイオンをゲート電極下のチャネル
領域に注入し、閾値を変化させることによって、データ
を記憶させることができる。
【０００３】マスクＲＯＭのデータ書き込みのイオンと
しては、ボロン（Ｂ）やリン（Ｐ）などが用いられ、例
えば、閾値を上げることによってオン状態のトランジス
タをオフ状態に変化させたり、エンハンスメントタイプ
のトランジスタの閾値を下げて、デプレッションタイプ
のトランジスタに変化させることによって書き込みが行
われる。
しては、ボロン（Ｂ）やリン（Ｐ）などが用いられ、例
えば、閾値を上げることによってオン状態のトランジス
タをオフ状態に変化させたり、エンハンスメントタイプ
のトランジスタの閾値を下げて、デプレッションタイプ
のトランジスタに変化させることによって書き込みが行
われる。
【０００４】このデータ書き込みを半導体製造工程の後
ろに設定するほど納期の短縮を図ることができ、配線形
成後にＲＯＭデータ書き込み用のイオン注入を行う技術
が、特開昭５５−３４４４３号公報、特開昭５９−６８
９６４号公報、特開昭６０−２８２６３号公報に記載さ
れている。
ろに設定するほど納期の短縮を図ることができ、配線形
成後にＲＯＭデータ書き込み用のイオン注入を行う技術
が、特開昭５５−３４４４３号公報、特開昭５９−６８
９６４号公報、特開昭６０−２８２６３号公報に記載さ
れている。
【０００５】以下に、上記従来技術による、マスクＲＯ
Ｍを有する半導体装置の製造方法について説明する。
Ｍを有する半導体装置の製造方法について説明する。
【０００６】まず、半導体基板１上に素子分離のための
ロコス酸化膜２を形成し、続いて、膜厚５０〜３００Å
程度のゲート酸化膜３を形成し、該ゲート酸化膜３上に
ゲート電極４を配置する。該ゲート電極４としては、例
えば約１５００Å厚の下層Ｎ+Ｐｏｌｙ−Ｓｉ膜と約２
０００Å厚の上層タングステンシリサイド膜とからなる
２層構造のものが用いられている。
ロコス酸化膜２を形成し、続いて、膜厚５０〜３００Å
程度のゲート酸化膜３を形成し、該ゲート酸化膜３上に
ゲート電極４を配置する。該ゲート電極４としては、例
えば約１５００Å厚の下層Ｎ+Ｐｏｌｙ−Ｓｉ膜と約２
０００Å厚の上層タングステンシリサイド膜とからなる
２層構造のものが用いられている。
【０００７】次に、半導体基板１にゲート電極４側から
半導体基板１と逆導電型の不純物のイオン注入を行い、
半導体基板１にソース・ドレイン領域５を形成し、メモ
リ−トランジスタを形成する。ソース・ドレインのイオ
ン注入には、例えば、ＮＭＯＳであれば、ひ素イオン
（Ａｓ+）を１０15ｃｍ-2台の注入量で行う。
半導体基板１と逆導電型の不純物のイオン注入を行い、
半導体基板１にソース・ドレイン領域５を形成し、メモ
リ−トランジスタを形成する。ソース・ドレインのイオ
ン注入には、例えば、ＮＭＯＳであれば、ひ素イオン
（Ａｓ+）を１０15ｃｍ-2台の注入量で行う。
【０００８】次に、下層にＮＧＳ膜及び上層にＢＰＳＧ
膜からなる４０００〜８０００Å厚程度の層間絶縁膜６
を形成する。
膜からなる４０００〜８０００Å厚程度の層間絶縁膜６
を形成する。
【０００９】次に、コンタクト孔形成マスクを用いて、
フォトリソグラフィエッチング処理を行って、層間絶縁
膜６にコンタクト孔７を形成する。メモリセルトランジ
スタと極性のことなるトランジスタのソース・ドレイン
領域上（メモリセルトランジスタがＮ+ならば、Ｐ+拡散
上）あるいは、ゲート電極上にもコンタクト孔を開口す
る。
フォトリソグラフィエッチング処理を行って、層間絶縁
膜６にコンタクト孔７を形成する。メモリセルトランジ
スタと極性のことなるトランジスタのソース・ドレイン
領域上（メモリセルトランジスタがＮ+ならば、Ｐ+拡散
上）あるいは、ゲート電極上にもコンタクト孔を開口す
る。
【００１０】次に、コンタクト孔形成後、金属配線１０
の形成を行う。金属配線材料には、ＡｌあるいはＡｌ合
金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等）が用いられている。ま
た、バリアメタルとしてＴｉＮ，ＴｉＷ等を下層に用い
たり、ブランケットＷでコンタクト孔７を埋め込む工程
を付加する場合もある。なお、Ａｌの融点が６６０℃で
あり、以後の工程は、５００℃以上の熱処理が出来な
い。
の形成を行う。金属配線材料には、ＡｌあるいはＡｌ合
金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等）が用いられている。ま
た、バリアメタルとしてＴｉＮ，ＴｉＷ等を下層に用い
たり、ブランケットＷでコンタクト孔７を埋め込む工程
を付加する場合もある。なお、Ａｌの融点が６６０℃で
あり、以後の工程は、５００℃以上の熱処理が出来な
い。
【００１１】次に、ＲＯＭデータ書き込みマスクを用い
て、レジストパターン８を形成し、11Ｂ+イオンを３５
０〜４５０ｋｅＶの注入エネルギーで打ち込み、メモリ
セルトランジスタのチャネル領域にボロンイオン９を導
入する。シングルチャージイオンの代わりにダブルチャ
ージイオン（11Ｂ++）で注入エネルギーを１７５〜２２
５ｋｅＶで打ち込んでもよい。
て、レジストパターン８を形成し、11Ｂ+イオンを３５
０〜４５０ｋｅＶの注入エネルギーで打ち込み、メモリ
セルトランジスタのチャネル領域にボロンイオン９を導
入する。シングルチャージイオンの代わりにダブルチャ
ージイオン（11Ｂ++）で注入エネルギーを１７５〜２２
５ｋｅＶで打ち込んでもよい。
【００１２】次に、注入されたイオンを活性化するため
にアニール処理を４５０〜５００℃の温度で行い、更
に、保護膜１１を形成し、半導体装置の前半工程が完了
する。
にアニール処理を４５０〜５００℃の温度で行い、更
に、保護膜１１を形成し、半導体装置の前半工程が完了
する。
【００１３】また、図９で示すようにゲート電極を形成
し、メモリセルトランジスタ作成工程が終わった後、Ｒ
ＯＭデータを書き込む方法もある。
し、メモリセルトランジスタ作成工程が終わった後、Ｒ
ＯＭデータを書き込む方法もある。
【００１４】
【発明が解決しようとする課題】上述した従来技術にお
いて、配線形成後、注入イオンの活性化アニールは５０
０℃程度の低温アニールしか行えないため、結晶欠陥を
十分に回復することができない。このため、所望の閾値
電圧を得るためにはイオン打ち込み量を増す必要が生じ
るが、イオン打ち込み量を増すことによってソース・ド
レインの接合リークは回復できず、ソース・ドレイン部
の拡散抵抗が増大する等の問題も生じ、回路特性不良が
生じる原因となっていた。また、上記低温アニールの代
わりに、レーザアニール、電子ビームアニール、ランプ
アニール等の特殊な方法を用いて、実効的なアニール温
度を上げ、活性化率を高める方法もあるが、量産性が極
めて低く、また、高価な装置が必要であった。
いて、配線形成後、注入イオンの活性化アニールは５０
０℃程度の低温アニールしか行えないため、結晶欠陥を
十分に回復することができない。このため、所望の閾値
電圧を得るためにはイオン打ち込み量を増す必要が生じ
るが、イオン打ち込み量を増すことによってソース・ド
レインの接合リークは回復できず、ソース・ドレイン部
の拡散抵抗が増大する等の問題も生じ、回路特性不良が
生じる原因となっていた。また、上記低温アニールの代
わりに、レーザアニール、電子ビームアニール、ランプ
アニール等の特殊な方法を用いて、実効的なアニール温
度を上げ、活性化率を高める方法もあるが、量産性が極
めて低く、また、高価な装置が必要であった。
【００１５】また、このような、低温アニールしか行え
ないという問題点を解決するための技術として、例え
ば、特開昭６１−１６６１５６号公報に記載されている
ような、金属配線形成前のコンタクト孔形成後にＲＯＭ
データ書き込みを行う方法がある。このように、金属配
線前であると、上述のような５００℃以下のアニールし
かできないことに起因する特性不良の問題はなくなる
が、コンタクト孔形成後に高温アニールを行うことで、
半導体基板のコンタクト部に層間絶縁膜（ＢＰＳＧ等）
からのボロンやリン等がオートドープされ、コンタクト
抵抗が増大したり、あるいは非線形の抵抗特性を示した
りするコンタクト不良が生じるという問題点がある。
ないという問題点を解決するための技術として、例え
ば、特開昭６１−１６６１５６号公報に記載されている
ような、金属配線形成前のコンタクト孔形成後にＲＯＭ
データ書き込みを行う方法がある。このように、金属配
線前であると、上述のような５００℃以下のアニールし
かできないことに起因する特性不良の問題はなくなる
が、コンタクト孔形成後に高温アニールを行うことで、
半導体基板のコンタクト部に層間絶縁膜（ＢＰＳＧ等）
からのボロンやリン等がオートドープされ、コンタクト
抵抗が増大したり、あるいは非線形の抵抗特性を示した
りするコンタクト不良が生じるという問題点がある。
【００１６】更に、図９に示す技術は短納期化には適し
ていない。
ていない。
【００１７】本発明は、コンタクト不良の生じない、金
属配線形成前にＲＯＭデータ書き込みのためのイオン注
入を行う、マスクＲＯＭを有する半導体装置の製造方法
を提供することを目的とする。
属配線形成前にＲＯＭデータ書き込みのためのイオン注
入を行う、マスクＲＯＭを有する半導体装置の製造方法
を提供することを目的とする。
【００１８】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、メモリセル部となるトランジ
スタの閾値電圧をイオン注入で相違させることによりデ
ータを書き込むマスクＲＯＭを有する半導体装置の製造
方法において、半導体基板上に上記トランジスタを形成
し、層間絶縁膜を形成し、上記トランジスタのゲート電
極又は上記半導体基板に形成された不純物拡散層上にコ
ンタクト孔を形成した後、イオン注入により、上記デー
タの書き込みを行う工程と、アニール処理温度を７００
〜８００℃とし、不活性ガス雰囲気中で注入イオンの活
性化アニールを行った後、配線形成を行う工程とを有す
ることを特徴とするものである。
半導体装置の製造方法は、メモリセル部となるトランジ
スタの閾値電圧をイオン注入で相違させることによりデ
ータを書き込むマスクＲＯＭを有する半導体装置の製造
方法において、半導体基板上に上記トランジスタを形成
し、層間絶縁膜を形成し、上記トランジスタのゲート電
極又は上記半導体基板に形成された不純物拡散層上にコ
ンタクト孔を形成した後、イオン注入により、上記デー
タの書き込みを行う工程と、アニール処理温度を７００
〜８００℃とし、不活性ガス雰囲気中で注入イオンの活
性化アニールを行った後、配線形成を行う工程とを有す
ることを特徴とするものである。
【００１９】また、請求項２記載の半導体装置の製造方
法は、上記活性化アニールを行った後、上記コンタクト
孔内で露出した上記半導体基板を所定量だけ除去し、そ
の後、配線形成を行うことを特徴とする、請求項１記載
の半導体装置の製造方法である。
法は、上記活性化アニールを行った後、上記コンタクト
孔内で露出した上記半導体基板を所定量だけ除去し、そ
の後、配線形成を行うことを特徴とする、請求項１記載
の半導体装置の製造方法である。
【００２０】
【作用】上記構成にすることによって、ＲＯＭデータ書
き込みのために注入されたイオンを活性化させるための
アニール処理を高温で行えるため、結晶欠陥を十分に回
復することができ、このため、所望の閾値電圧を得るた
めにはイオン打ち込み量を増す必要がなく、ソース・ド
レインの接合リークが回復できる。また、配線形成前に
コンタクト部の拡散領域を接合特性に悪影響を及ぼさな
いようにエッチングするので、従来の配線形成前にデー
タ書き込み技術における、オートドープによるコンタク
ト不良も抑制できる。
き込みのために注入されたイオンを活性化させるための
アニール処理を高温で行えるため、結晶欠陥を十分に回
復することができ、このため、所望の閾値電圧を得るた
めにはイオン打ち込み量を増す必要がなく、ソース・ド
レインの接合リークが回復できる。また、配線形成前に
コンタクト部の拡散領域を接合特性に悪影響を及ぼさな
いようにエッチングするので、従来の配線形成前にデー
タ書き込み技術における、オートドープによるコンタク
ト不良も抑制できる。
【００２１】
【実施例】以下、実施例に基づいて本発明について詳細
に説明する。
に説明する。
【００２２】図１（ａ）乃至同（ｃ）は本発明の第１の
実施例のマスクＲＯＭを有する半導体装置の製造工程図
であり、図２は本発明の第２の実施例のマスクＲＯＭを
有する半導体装置の製造工程のデータ書き込み直前の工
程図であり、図３（ａ）は本発明の第３の実施例のマス
クＲＯＭを有する半導体装置の平面図、同（ｂ）は同
（ａ）におけるＡ−Ａ′断面図、同（ｃ）は同（ａ）に
おけるＢ−Ｂ′断面図である。
実施例のマスクＲＯＭを有する半導体装置の製造工程図
であり、図２は本発明の第２の実施例のマスクＲＯＭを
有する半導体装置の製造工程のデータ書き込み直前の工
程図であり、図３（ａ）は本発明の第３の実施例のマス
クＲＯＭを有する半導体装置の平面図、同（ｂ）は同
（ａ）におけるＡ−Ａ′断面図、同（ｃ）は同（ａ）に
おけるＢ−Ｂ′断面図である。
【００２３】以下に、本発明の第１の実施例のマスクＲ
ＯＭを有する、半導体装置の製造方法について説明す
る。
ＯＭを有する、半導体装置の製造方法について説明す
る。
【００２４】まず、半導体基板１上に素子分離のための
ロコス酸化膜２を形成し、続いて、膜厚５０〜３００Å
程度のゲート酸化膜３を形成し、該ゲート酸化膜３上に
ゲート電極４を配置する。該ゲート電極４としては、例
えば約１５００Å厚の下層Ｎ+Ｐｏｌｙ−Ｓｉ膜と約２
０００Å厚の上層タングステンシリサイド膜とからなる
２層構造のものが用いられている。
ロコス酸化膜２を形成し、続いて、膜厚５０〜３００Å
程度のゲート酸化膜３を形成し、該ゲート酸化膜３上に
ゲート電極４を配置する。該ゲート電極４としては、例
えば約１５００Å厚の下層Ｎ+Ｐｏｌｙ−Ｓｉ膜と約２
０００Å厚の上層タングステンシリサイド膜とからなる
２層構造のものが用いられている。
【００２５】次に、半導体基板１にゲート電極４側から
半導体基板１と逆導電型の不純物のイオン注入を行い、
半導体基板１にソース・ドレイン領域５を形成し、メモ
リ−トランジスタを形成する。ソース・ドレインのイオ
ン注入には、例えば、ＮＭＯＳであれば、ひ素イオン
（Ａｓ+）を１０15ｃｍ-2台の注入量で行う。
半導体基板１と逆導電型の不純物のイオン注入を行い、
半導体基板１にソース・ドレイン領域５を形成し、メモ
リ−トランジスタを形成する。ソース・ドレインのイオ
ン注入には、例えば、ＮＭＯＳであれば、ひ素イオン
（Ａｓ+）を１０15ｃｍ-2台の注入量で行う。
【００２６】次に、下層にＮＧＳ膜及び上層にＢＰＳＧ
膜からなる４０００〜８０００Å厚の層間絶縁膜６を形
成する。この際、イオン注入時の注入エネルギ−を低く
抑え、比較的量産性の高いプロセス構築を実現するた
め、すなわち、比較的量産性の高い装置を用いるため
に、例えば、ゲート酸化膜厚１００〜２００Å、ゲート
電極が３５００Å程度の場合、ＢＰＳＧ膜をメルトした
後のゲート電極４上の層間絶縁膜６の膜厚が約５０００
Å以下であるような条件を選ぶのが望ましい。
膜からなる４０００〜８０００Å厚の層間絶縁膜６を形
成する。この際、イオン注入時の注入エネルギ−を低く
抑え、比較的量産性の高いプロセス構築を実現するた
め、すなわち、比較的量産性の高い装置を用いるため
に、例えば、ゲート酸化膜厚１００〜２００Å、ゲート
電極が３５００Å程度の場合、ＢＰＳＧ膜をメルトした
後のゲート電極４上の層間絶縁膜６の膜厚が約５０００
Å以下であるような条件を選ぶのが望ましい。
【００２７】次に、コンタクト孔形成マスクを用いて、
フォトリソグラフィエッチング処理を行って、層間絶縁
膜６にコンタクト孔７を形成する。メモリセルトランジ
スタと導電型の異なるトランジスタのソース・ドレイン
領域上（メモリセルトランジスタがＮ+ならば、Ｐ+拡散
上）あるいは、ゲート電極上にもコンタクト孔を開口す
る（図１（ａ））。
フォトリソグラフィエッチング処理を行って、層間絶縁
膜６にコンタクト孔７を形成する。メモリセルトランジ
スタと導電型の異なるトランジスタのソース・ドレイン
領域上（メモリセルトランジスタがＮ+ならば、Ｐ+拡散
上）あるいは、ゲート電極上にもコンタクト孔を開口す
る（図１（ａ））。
【００２８】次に、ＲＯＭデータ書き込みマスクを用い
て、レジストパターン８を形成し、11Ｂ+イオンを３５
０〜４５０ｋｅＶ程度の注入エネルギーで打ち込み、メ
モリ−セルトランジスタのチャネル領域にボロンイオン
９を導入する。シングルチャージイオンの代わりにダブ
ルチャージイオン（11Ｂ++）で注入エネルギーを１７５
〜２２５ｋｅＶ程度で打ち込んでもよい（図１
（ｂ））。
て、レジストパターン８を形成し、11Ｂ+イオンを３５
０〜４５０ｋｅＶ程度の注入エネルギーで打ち込み、メ
モリ−セルトランジスタのチャネル領域にボロンイオン
９を導入する。シングルチャージイオンの代わりにダブ
ルチャージイオン（11Ｂ++）で注入エネルギーを１７５
〜２２５ｋｅＶ程度で打ち込んでもよい（図１
（ｂ））。
【００２９】次に、注入されたイオンを活性化するため
に窒素雰囲気で、アニール処理を７００〜８００℃の温
度で行い、その後、金属配線１０の形成を行い、更に、
保護膜１１を形成し、半導体装置の前半工程が完了する
（図１（ｃ））。上記アニール処理には、量産性の高い
電気炉アニールが用いられる。
に窒素雰囲気で、アニール処理を７００〜８００℃の温
度で行い、その後、金属配線１０の形成を行い、更に、
保護膜１１を形成し、半導体装置の前半工程が完了する
（図１（ｃ））。上記アニール処理には、量産性の高い
電気炉アニールが用いられる。
【００３０】アニール処理温度は８００℃以下であると
き、コントクト抵抗の増大は極端には大きくならない。
プロセス条件によって、増大の程度は異なるが、例えば
８００℃のアニールでは、Ｎ+コントクトで１０〜２０
％、Ｐ+コントクトで２〜３倍程度の増大となる。しか
し、この程度のコンタクト抵抗の増大はコンタクト孔の
サイズを大きくする等によって問題にはならない。
き、コントクト抵抗の増大は極端には大きくならない。
プロセス条件によって、増大の程度は異なるが、例えば
８００℃のアニールでは、Ｎ+コントクトで１０〜２０
％、Ｐ+コントクトで２〜３倍程度の増大となる。しか
し、この程度のコンタクト抵抗の増大はコンタクト孔の
サイズを大きくする等によって問題にはならない。
【００３１】また、図７（ａ）に示すように、Ｎ+コン
タクトにおいては、９００℃でのアニールを行うとコン
タクト抵抗が下がっているが、これはオートドープの影
響が現れているためである。そして、Ｐ+コンタクトに
おいては、９００℃でのアニール処理を行った場合、抵
抗は非線形抵抗特性を示す。したがって、アニール処理
温度の上限は８００℃程度が最適である。
タクトにおいては、９００℃でのアニールを行うとコン
タクト抵抗が下がっているが、これはオートドープの影
響が現れているためである。そして、Ｐ+コンタクトに
おいては、９００℃でのアニール処理を行った場合、抵
抗は非線形抵抗特性を示す。したがって、アニール処理
温度の上限は８００℃程度が最適である。
【００３２】また、図６に示すように、コンタクト抵抗
は７００℃以下では徐々に増加し、且つ、図４に示すよ
うに、７００℃以上では、注入イオンの活性化が十分行
われるため、所望の閾値電圧を得るイオン打ち込み量を
低くすることが可能となり、更に、図５に示すようにソ
ース・ドレイン領域５の接合リークが回復する。したが
って、アニール処理温度の下限は７００℃程度が最適で
ある。
は７００℃以下では徐々に増加し、且つ、図４に示すよ
うに、７００℃以上では、注入イオンの活性化が十分行
われるため、所望の閾値電圧を得るイオン打ち込み量を
低くすることが可能となり、更に、図５に示すようにソ
ース・ドレイン領域５の接合リークが回復する。したが
って、アニール処理温度の下限は７００℃程度が最適で
ある。
【００３３】以上より、アニール処理温度は７００〜８
００℃が最適である。
００℃が最適である。
【００３４】また、活性化アニールの雰囲気は酸素では
Ｐ+拡散領域コンタクト部表面のボロンが抜け、図７
（ｂ）に示すように、Ｐ+コンタクト抵抗が増加するの
で望ましくなく、不活性ガス（Ｎ2、Ａｒ等）雰囲気で
のアニールが適している。尚、図４はＲＯＭデータ書き
込みを行ったメモリセルトランジスタの閾値の活性化ア
ニール温度依存性を示す図であり、図５はＲＯＭデータ
書き込みを行ったメモリセルトランジスタのオフリーク
電流の活性化アニール温度依存性を示す図であり、図６
は注入エネルギーが３５０ｋｅＶ、ドーズ量が１．５×
１０14ｃｍ-2で、11Ｂ+をＲＯＭデータ書き込みのため
にイオン注入した場合のＮ+拡散シート抵抗の活性化ア
ニール温度依存性を示す図であり、図７（ａ）はタング
ステンとのＮ+拡散上コンタクト抵抗のコンタクト孔開
口後の熱処理（処理時間は６０分間）条件依存性を示す
図であり、同（ｂ）はタングステンとのＰ+拡散上コン
タクト抵抗のコンタクト孔開口後の熱処理条件依存性を
示す図である。
Ｐ+拡散領域コンタクト部表面のボロンが抜け、図７
（ｂ）に示すように、Ｐ+コンタクト抵抗が増加するの
で望ましくなく、不活性ガス（Ｎ2、Ａｒ等）雰囲気で
のアニールが適している。尚、図４はＲＯＭデータ書き
込みを行ったメモリセルトランジスタの閾値の活性化ア
ニール温度依存性を示す図であり、図５はＲＯＭデータ
書き込みを行ったメモリセルトランジスタのオフリーク
電流の活性化アニール温度依存性を示す図であり、図６
は注入エネルギーが３５０ｋｅＶ、ドーズ量が１．５×
１０14ｃｍ-2で、11Ｂ+をＲＯＭデータ書き込みのため
にイオン注入した場合のＮ+拡散シート抵抗の活性化ア
ニール温度依存性を示す図であり、図７（ａ）はタング
ステンとのＮ+拡散上コンタクト抵抗のコンタクト孔開
口後の熱処理（処理時間は６０分間）条件依存性を示す
図であり、同（ｂ）はタングステンとのＰ+拡散上コン
タクト抵抗のコンタクト孔開口後の熱処理条件依存性を
示す図である。
【００３５】次に、図２を用いて、本発明の第２の実施
例について説明する。
例について説明する。
【００３６】まず、ＲＯＭデータ書き込み工程までは、
第１の実施例と同様の工程を行う。
第１の実施例と同様の工程を行う。
【００３７】次に、金属配線１１形成のメタル又はバリ
アメタルを付着させる前に、コンタクト孔７部のソース
・ドレイン領域５をエッチング除去する。図２におい
て、１２はエッチング除去部である。このエッチングに
は酸化膜に対しては耐性があり、シリコンのみを選択的
にエッチング除去する方法、例えば、プラズマエッチン
グ法を用いる。このエッチング深さは、１００〜５００
Å程度とし、半導体基板１表面のオートドープにより不
純物濃度が変化した部分を除去し、かつ、ソース・ドレ
イン領域５の拡散深さに対して十分に浅く、接合特性に
悪影響を及ぼさないエッチング量とする。例えば、本実
施例の場合、Ａｓ+イオンを１０15ｃｍ-2台の注入量で
ソース・ドレイン領域５を形成すると、接合深さは０．
２μｍ程度に対して、１００〜５００Å程度エッチング
することになる。このエッチング量は層間絶縁膜６の不
純物濃度やアニール処理温度等のプロセスにより多少変
化するのでそのプロセスに最も適したエッチング量を選
ぶことが望ましい。尚、実際はコントクト孔７形成時の
エッチングにより、半導体基板１表面は多少除去されて
おり、ＲＯＭデータ書き込みイオン注入、アニール工程
を経てから、更に、コントクト孔７内の半導体基板１を
エッチングすることになり、該エッチングは上記コンタ
クト孔７形成時のエッチングの際に生じた半導体基板１
表面のダメージを除去する作用も兼ねている。
アメタルを付着させる前に、コンタクト孔７部のソース
・ドレイン領域５をエッチング除去する。図２におい
て、１２はエッチング除去部である。このエッチングに
は酸化膜に対しては耐性があり、シリコンのみを選択的
にエッチング除去する方法、例えば、プラズマエッチン
グ法を用いる。このエッチング深さは、１００〜５００
Å程度とし、半導体基板１表面のオートドープにより不
純物濃度が変化した部分を除去し、かつ、ソース・ドレ
イン領域５の拡散深さに対して十分に浅く、接合特性に
悪影響を及ぼさないエッチング量とする。例えば、本実
施例の場合、Ａｓ+イオンを１０15ｃｍ-2台の注入量で
ソース・ドレイン領域５を形成すると、接合深さは０．
２μｍ程度に対して、１００〜５００Å程度エッチング
することになる。このエッチング量は層間絶縁膜６の不
純物濃度やアニール処理温度等のプロセスにより多少変
化するのでそのプロセスに最も適したエッチング量を選
ぶことが望ましい。尚、実際はコントクト孔７形成時の
エッチングにより、半導体基板１表面は多少除去されて
おり、ＲＯＭデータ書き込みイオン注入、アニール工程
を経てから、更に、コントクト孔７内の半導体基板１を
エッチングすることになり、該エッチングは上記コンタ
クト孔７形成時のエッチングの際に生じた半導体基板１
表面のダメージを除去する作用も兼ねている。
【００３８】また、本発明は上記実施例に限定されるも
のではなく、ソース・ドレイン領域５及びゲート電極４
から構成されるトランジスタを使用していれば適用でき
る。例えば、第３の実施例として、図３に示すように、
半導体基板１に予め複数の平行したソース・ドレイン領
域５を形成した後、そのソース・ドレイン領域５に垂直
に交わるように複数のゲート電極４を形成する方法も適
用可能であり、上記第１及び第２の実施例に示すような
ゲート電極４を形成した後、ゲート電極４をマスクとし
て、イオン注入を行い、ソース・ドレイン領域５を形成
するタイプのトランジスタとはゲート電極４とソース・
ドレイン領域５の形成順序が異なる。尚、図３におい
て、１３はＲＯＭデータ書き込み用パターンを示す。
のではなく、ソース・ドレイン領域５及びゲート電極４
から構成されるトランジスタを使用していれば適用でき
る。例えば、第３の実施例として、図３に示すように、
半導体基板１に予め複数の平行したソース・ドレイン領
域５を形成した後、そのソース・ドレイン領域５に垂直
に交わるように複数のゲート電極４を形成する方法も適
用可能であり、上記第１及び第２の実施例に示すような
ゲート電極４を形成した後、ゲート電極４をマスクとし
て、イオン注入を行い、ソース・ドレイン領域５を形成
するタイプのトランジスタとはゲート電極４とソース・
ドレイン領域５の形成順序が異なる。尚、図３におい
て、１３はＲＯＭデータ書き込み用パターンを示す。
【００３９】
【発明の効果】以上、詳細に説明したように請求項１記
載の本発明を用いることにより、配線形成前にイオン注
入を行い、７００〜８００℃でアニール処理を行うの
で、ＲＯＭデータ書き込みのために注入されたイオンを
活性化させるためのアニール処理を高温で行えるため、
結晶欠陥を十分に回復することができ、このため、所望
の閾値電圧を得るためにはイオン打ち込み量を増す必要
がなく、ソース・ドレインの接合リークが回復でき、オ
ートドープによる拡散抵抗も極端には大きくならない。
載の本発明を用いることにより、配線形成前にイオン注
入を行い、７００〜８００℃でアニール処理を行うの
で、ＲＯＭデータ書き込みのために注入されたイオンを
活性化させるためのアニール処理を高温で行えるため、
結晶欠陥を十分に回復することができ、このため、所望
の閾値電圧を得るためにはイオン打ち込み量を増す必要
がなく、ソース・ドレインの接合リークが回復でき、オ
ートドープによる拡散抵抗も極端には大きくならない。
【００４０】また、請求項２に記載の本発明は、配線形
成前にコンタクト部の拡散領域を接合特性に悪影響を及
ぼさないようにエッチングするので、従来の、配線形成
前にデータ書き込み技術における、オートドープによる
ソース・ドレイン領域におけるオートドープ領域を除去
でき、安定したコンタクト特性が得られる。
成前にコンタクト部の拡散領域を接合特性に悪影響を及
ぼさないようにエッチングするので、従来の、配線形成
前にデータ書き込み技術における、オートドープによる
ソース・ドレイン領域におけるオートドープ領域を除去
でき、安定したコンタクト特性が得られる。
【図１】図１は本発明の第１の実施例のマスクＲＯＭを
有する半導体装置の製造工程図である。
有する半導体装置の製造工程図である。
【図２】本発明の第２の実施例のマスクＲＯＭを有する
半導体装置のデータ書き込み直前の断面図である。
半導体装置のデータ書き込み直前の断面図である。
【図３】（ａ）は本発明の第３の実施例のマスクＲＯＭ
を有する半導体装置の平面図、（ｂ）は同（ａ）におけ
るＡ−Ａ′断面図、（ｃ）は同（ａ）におけるＢ−Ｂ′
断面図である。
を有する半導体装置の平面図、（ｂ）は同（ａ）におけ
るＡ−Ａ′断面図、（ｃ）は同（ａ）におけるＢ−Ｂ′
断面図である。
【図４】ＲＯＭデータ書き込みを行ったメモリセルトラ
ンジスタの閾値の活性化アニール温度依存性を示す図で
ある。
ンジスタの閾値の活性化アニール温度依存性を示す図で
ある。
【図５】ＲＯＭデータ書き込みを行ったメモリセルトラ
ンジスタのオフリーク電流の活性化アニール温度依存性
を示す図である。
ンジスタのオフリーク電流の活性化アニール温度依存性
を示す図である。
【図６】ＲＯＭデータ書き込みイオン注入されたＮ+拡
散シート抵抗の活性化アニール温度依存性を示す図であ
る。
散シート抵抗の活性化アニール温度依存性を示す図であ
る。
【図７】（ａ）はＮ+拡散上コンタクト抵抗のコンタク
ト孔開口後の熱処理条件依存性を示す図、（ｂ）はＰ+
拡散上コンタクト抵抗のコンタクト孔開口後の熱処理条
件依存性を示す図である。
ト孔開口後の熱処理条件依存性を示す図、（ｂ）はＰ+
拡散上コンタクト抵抗のコンタクト孔開口後の熱処理条
件依存性を示す図である。
【図８】従来の半導体装置の製造工程を示す要部の概略
断面図である。
断面図である。
【図９】他の従来の半導体装置の製造工程を示す要部の
概略断面図である。
概略断面図である。
１ 半導体基板 ２ ロコス酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ 層間絶縁膜 ７ コンタクト孔 ８ レジストパターン ９ ボロンイオン １０ 金属配線 １１ 保護膜 １２ エッチング除去部 １３ ＲＯＭデータ書き込み用パターン
Claims (2)
- 【請求項１】 メモリセル部となるトランジスタの閾値
電圧をイオン注入で相違させることによりデータを書き
込むマスクＲＯＭを有する半導体装置の製造方法におい
て、 半導体基板上に上記トランジスタを形成し、層間絶縁膜
を形成し、上記トランジスタのゲート電極又は上記半導
体基板に形成された不純物拡散層上にコンタクト孔を形
成した後、イオン注入により、上記データの書き込みを
行う工程と、 アニール処理温度を７００〜８００℃とし、不活性ガス
雰囲気中で注入イオンの活性化アニールを行った後、配
線形成を行う工程とを有することを特徴とする、半導体
装置の製造方法。 - 【請求項２】 上記活性化アニールを行った後、上記コ
ンタクト孔内で露出した上記半導体基板を所定量だけ除
去し、その後、配線形成を行うことを特徴とする、請求
項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058406A JPH07273224A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
| US08/380,710 US5538906A (en) | 1994-03-29 | 1995-01-30 | Process for producing mask ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6058406A JPH07273224A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383078A Division JP2001203279A (ja) | 2000-12-18 | 2000-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273224A true JPH07273224A (ja) | 1995-10-20 |
Family
ID=13083489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6058406A Pending JPH07273224A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5538906A (ja) |
| JP (1) | JPH07273224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070202A (ja) * | 1996-08-26 | 1998-03-10 | Sharp Corp | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19723066A1 (de) * | 1997-06-02 | 1998-12-03 | Siemens Ag | Geschützter Halbleiterchip |
| US5925918A (en) * | 1997-07-30 | 1999-07-20 | Micron, Technology, Inc. | Gate stack with improved sidewall integrity |
| US7009264B1 (en) * | 1997-07-30 | 2006-03-07 | Micron Technology, Inc. | Selective spacer to prevent metal oxide formation during polycide reoxidation |
| US6037225A (en) * | 1998-04-14 | 2000-03-14 | Texas Instruments Acer Incorporated | Manufacturing method for mask ROM devices |
| US6084275A (en) * | 1998-05-04 | 2000-07-04 | Texas Instruments - Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
| US6118160A (en) * | 1998-06-01 | 2000-09-12 | Texas Instruments - Acer Incorporated | Structure of a mask ROM device on a semiconductor substrate having a cell area for coding |
| JP2000003968A (ja) * | 1998-06-15 | 2000-01-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6161053A (en) * | 1998-08-26 | 2000-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd | In-situ binary PCM code indentifier to verify a ROM code id during processing |
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| US7262095B1 (en) * | 2005-06-07 | 2007-08-28 | Spansion Llc | System and method for reducing process-induced charging |
Family Cites Families (20)
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| JPS5534443A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor memory storage |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
| DE3026218A1 (de) * | 1980-07-10 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit erhoehter oberflaechendurchbruchsspannung |
| US4358889A (en) * | 1981-05-28 | 1982-11-16 | General Motors Corporation | Process for making a late programming enhanced contact ROM |
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-
1994
- 1994-03-29 JP JP6058406A patent/JPH07273224A/ja active Pending
-
1995
- 1995-01-30 US US08/380,710 patent/US5538906A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070202A (ja) * | 1996-08-26 | 1998-03-10 | Sharp Corp | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| US5538906A (en) | 1996-07-23 |
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