JP2530054B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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- H10B20/383—Channel doping programmed
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置の製造方法に係わり、特にマ
スクROMの製造に好適な方法に関する。
スクROMの製造に好適な方法に関する。
（従来の技術） マスクROMには、メモリセル用のトランジスタを形成
した後に、不純物イオンをチャネル領域に注入すること
によってデータを書き込むものがある。そして半導体チ
ップの表面に、書き込んだROMデータを確認できるよう
に、パターン化した記号を表示しておくことが行われて
いる。
した後に、不純物イオンをチャネル領域に注入すること
によってデータを書き込むものがある。そして半導体チ
ップの表面に、書き込んだROMデータを確認できるよう
に、パターン化した記号を表示しておくことが行われて
いる。
第２図に、そのような半導体チップの平面を示す。半
導体チップ11のメモリセルアレイ領域12と周辺回路領域
13及び14以外の領域15に、ROMデータを表すパターンが
形成されており、半導体チップ11の上から見るだけでど
のようなデータが書き込まれたかを認識できるようにな
っている。
導体チップ11のメモリセルアレイ領域12と周辺回路領域
13及び14以外の領域15に、ROMデータを表すパターンが
形成されており、半導体チップ11の上から見るだけでど
のようなデータが書き込まれたかを認識できるようにな
っている。
このような半導体記憶装置の製造は、従来は次のよう
にして行われていた。第３図に、工程別の素子断面を示
す。半導体基板21の表面にゲート酸化膜22とゲート電極
23が形成され、さらに熱酸化により約200Åの酸化膜24
が形成されている（第３図（ａ））。この酸化膜24は、
以降の工程でLDD側壁を形成する場合等に保護膜として
必要なものである。
にして行われていた。第３図に、工程別の素子断面を示
す。半導体基板21の表面にゲート酸化膜22とゲート電極
23が形成され、さらに熱酸化により約200Åの酸化膜24
が形成されている（第３図（ａ））。この酸化膜24は、
以降の工程でLDD側壁を形成する場合等に保護膜として
必要なものである。
第３図（ｂ）のように、チャネル領域７以外の部分に
形成されたレジスト膜25をマスクとして、不純物イオン
が矢印Ａの方向に注入される。これにより、チャネル領
域７に不純物イオンが打ち込まれる。ＮチャネルMOS型
トランジスタをデプレッション型にする場合には、リン
イオン（Ｐ＋）等を加速電圧320kVで注入し、エンハン
スメント型にする場合はボロンイオン（Ｂ＋）等を加速
電圧160kVで注入する。
形成されたレジスト膜25をマスクとして、不純物イオン
が矢印Ａの方向に注入される。これにより、チャネル領
域７に不純物イオンが打ち込まれる。ＮチャネルMOS型
トランジスタをデプレッション型にする場合には、リン
イオン（Ｐ＋）等を加速電圧320kVで注入し、エンハン
スメント型にする場合はボロンイオン（Ｂ＋）等を加速
電圧160kVで注入する。
その後、フッ化アンモニウム（NH4F）溶液を用いてエ
ッチングが行われる。このエッチングの目的は、第２図
に示された領域15にROMデータ確認用のパターンを形成
することにある。領域15には第３図（ｃ−２）のように
フィールド酸化膜29が形成されており、レジスト膜25を
マスクとしてエッチングが行われ、段差が形成されてパ
ターンが描かれる。同時に、このエッチングがメモリセ
ルアレイ領域12（第２図）においても行われて、酸化膜
24が約500Å除去される（第３図（ｃ−１）。
ッチングが行われる。このエッチングの目的は、第２図
に示された領域15にROMデータ確認用のパターンを形成
することにある。領域15には第３図（ｃ−２）のように
フィールド酸化膜29が形成されており、レジスト膜25を
マスクとしてエッチングが行われ、段差が形成されてパ
ターンが描かれる。同時に、このエッチングがメモリセ
ルアレイ領域12（第２図）においても行われて、酸化膜
24が約500Å除去される（第３図（ｃ−１）。
次に不純物イオンが注入されて、ソース・ドレインの
拡散領域31及び32が形成され、酸化膜33が表面に形成さ
れる（第３図（ｄ））。第３図（ｃ−１）に示されたよ
うに、ゲート電極23のエッジ部の酸化膜22がエッチング
によって除去されるため、この酸化膜33が形成される。
拡散領域31及び32が形成され、酸化膜33が表面に形成さ
れる（第３図（ｄ））。第３図（ｃ−１）に示されたよ
うに、ゲート電極23のエッジ部の酸化膜22がエッチング
によって除去されるため、この酸化膜33が形成される。
最近、ゲート電極23は、モリブデン（Mo）やタングス
テン（Ｗ）等の高融点金属を用いたシリサイドで形成さ
れたり、ポリサイド構造として形成されることがある。
これは、ゲート電極23の抵抗を下げて、動作を高速化す
るためである。
テン（Ｗ）等の高融点金属を用いたシリサイドで形成さ
れたり、ポリサイド構造として形成されることがある。
これは、ゲート電極23の抵抗を下げて、動作を高速化す
るためである。
（発明が解決しようとする課題） ところが、高融点金属をゲート電極23に用いた場合
は、酸化膜24形成後にフッ化アンモニウム溶液で酸化膜
24をエッチングし、さらに酸化膜33を形成するために後
酸化を行うと、第３図（ｅ）のゲート電極34のように異
常な形に膨脹する。これは、酸化後のフッ化アンモニウ
ムによるエッチングでシリサイドのグレイン粒界がむき
出しになり、後酸化によって余剰シリコンのみならず高
融点金属自体の酸化物ができるのが原因であると考えら
れている。このため、高融点金属を用いたときにはROM
データ確認用のパターンを形成することはできなかっ
た。さらに、フッ化アンモニウムでエッチングを行う
と、ROMデータを書き込む領域15のフィールド酸化膜29
のみならず、メモリセルアレイ領域12のフィールド酸化
膜もけずれて段差ができるという問題もあった。
は、酸化膜24形成後にフッ化アンモニウム溶液で酸化膜
24をエッチングし、さらに酸化膜33を形成するために後
酸化を行うと、第３図（ｅ）のゲート電極34のように異
常な形に膨脹する。これは、酸化後のフッ化アンモニウ
ムによるエッチングでシリサイドのグレイン粒界がむき
出しになり、後酸化によって余剰シリコンのみならず高
融点金属自体の酸化物ができるのが原因であると考えら
れている。このため、高融点金属を用いたときにはROM
データ確認用のパターンを形成することはできなかっ
た。さらに、フッ化アンモニウムでエッチングを行う
と、ROMデータを書き込む領域15のフィールド酸化膜29
のみならず、メモリセルアレイ領域12のフィールド酸化
膜もけずれて段差ができるという問題もあった。
本発明は上記事情に鑑みてなされたものであり、ゲー
ト電極に高融点金属を用いた場合にも、 ROMデータ確認用のパターンを形成することができる半
導体記憶装置を提供することを目的とする。
ト電極に高融点金属を用いた場合にも、 ROMデータ確認用のパターンを形成することができる半
導体記憶装置を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体記憶装置の製造方法は、メモリセル用
トランジスタを形成し、不純物イオンを注入してデータ
の書き込みを行う半導体記憶装置を製造する方法におい
て、半導体基板上にメモリセルアレイを形成するメモリ
セルアレイ領域とデータ確認用パターンを形成するデー
タ確認用パターン領域とを設定し、前記メモリセルアレ
イ領域の表面上に、少なくとも高融点金属を用いてゲー
ト電極を形成する工程と、前記ゲート電極の表面上に酸
化膜を形成する工程と、前記データ確認用パターン領域
の表面上に膜を形成する工程と、前記メモリセルアレイ
領域における不純物イオンを注入すべき領域以外と、前
記データ確認用パターン領域におけるデータ確認用パタ
ーンを形成すべき部分以外とを覆うように、マスクを形
成する工程と、前記マスクを用いて、前記メモリセルア
レイ領域に不純物イオンを注入する工程と、前記マスク
を用いて、前記酸化膜に対して高い選択比で、前記デー
タ確認用パターン領域における前記膜にエッチングを行
い、前記膜にデータ確認用パターンを形成する工程とを
備えたことを特徴としている。
トランジスタを形成し、不純物イオンを注入してデータ
の書き込みを行う半導体記憶装置を製造する方法におい
て、半導体基板上にメモリセルアレイを形成するメモリ
セルアレイ領域とデータ確認用パターンを形成するデー
タ確認用パターン領域とを設定し、前記メモリセルアレ
イ領域の表面上に、少なくとも高融点金属を用いてゲー
ト電極を形成する工程と、前記ゲート電極の表面上に酸
化膜を形成する工程と、前記データ確認用パターン領域
の表面上に膜を形成する工程と、前記メモリセルアレイ
領域における不純物イオンを注入すべき領域以外と、前
記データ確認用パターン領域におけるデータ確認用パタ
ーンを形成すべき部分以外とを覆うように、マスクを形
成する工程と、前記マスクを用いて、前記メモリセルア
レイ領域に不純物イオンを注入する工程と、前記マスク
を用いて、前記酸化膜に対して高い選択比で、前記デー
タ確認用パターン領域における前記膜にエッチングを行
い、前記膜にデータ確認用パターンを形成する工程とを
備えたことを特徴としている。
（作用） 低抵抗化を図るべく高融点金属を用いてゲート電極を
形成し、メモリセルアレイ領域において不純物イオンを
注入するためのマスクと、データ確認用パターン領域に
データ確認用パターンを形成するためのマスクとを共用
した場合、データ確認用パターン領域においてデータ確
認用パターンを形成するためにフィールド酸化膜にフッ
化アンモニウム溶液を用いてエッチングを行い、後酸化
を行うと、メモリセルアレイ領域においてゲート電極が
異常な形状に膨張する。
形成し、メモリセルアレイ領域において不純物イオンを
注入するためのマスクと、データ確認用パターン領域に
データ確認用パターンを形成するためのマスクとを共用
した場合、データ確認用パターン領域においてデータ確
認用パターンを形成するためにフィールド酸化膜にフッ
化アンモニウム溶液を用いてエッチングを行い、後酸化
を行うと、メモリセルアレイ領域においてゲート電極が
異常な形状に膨張する。
しかし、データ確認用パターン領域に予め膜を形成し
ておき、ゲート電極を覆っている酸化膜に対して選択比
が高くなるように膜にエッチングを行ってデータ確認用
パターンを形成することで、ゲート電極が異常な形状に
膨張することを防止することができると共に、マスクを
共用することで工程数を減らすことが可能である。
ておき、ゲート電極を覆っている酸化膜に対して選択比
が高くなるように膜にエッチングを行ってデータ確認用
パターンを形成することで、ゲート電極が異常な形状に
膨張することを防止することができると共に、マスクを
共用することで工程数を減らすことが可能である。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。第１図に、本実施例による半導体記憶装置の製造
方法を工程別に示す。先ず従来の場合と同様に、半導体
基板１の表面に、熱酸化により200Åの酸化膜２が形成
された後、ゲート電極３が形成される。ここでゲート電
極３は、例えば多結晶シリコンが約1000Å堆積され、ヒ
素イオンが注入された後、モリブデンシリサイド（Mo S
i2）が約3000Å堆積されてポリサイド構造となったもの
がエッチングされ、所望の領域に残るようにして形成さ
れる。そして900℃の乾燥酸素雰囲気中で酸化が行わ
れ、酸化膜４が形成される（第１図（ａ））。
する。第１図に、本実施例による半導体記憶装置の製造
方法を工程別に示す。先ず従来の場合と同様に、半導体
基板１の表面に、熱酸化により200Åの酸化膜２が形成
された後、ゲート電極３が形成される。ここでゲート電
極３は、例えば多結晶シリコンが約1000Å堆積され、ヒ
素イオンが注入された後、モリブデンシリサイド（Mo S
i2）が約3000Å堆積されてポリサイド構造となったもの
がエッチングされ、所望の領域に残るようにして形成さ
れる。そして900℃の乾燥酸素雰囲気中で酸化が行わ
れ、酸化膜４が形成される（第１図（ａ））。
この表面全体に、低圧化学気相成長法（LPCVD法）に
より窒化シリコン（Si3N4）膜５が、300Åから500Åの
厚さに形成される。これにより、窒化シリコン膜５がメ
モリセルアレイ領域12ではゲート電極３を覆うように形
成され（第１図（ｂ−１））、さらにROMデータのパタ
ーンを描く領域15ではフィールド酸化膜６の表面に形成
される（第１図（ｂ−２）。
より窒化シリコン（Si3N4）膜５が、300Åから500Åの
厚さに形成される。これにより、窒化シリコン膜５がメ
モリセルアレイ領域12ではゲート電極３を覆うように形
成され（第１図（ｂ−１））、さらにROMデータのパタ
ーンを描く領域15ではフィールド酸化膜６の表面に形成
される（第１図（ｂ−２）。
この窒化シリコン膜５は、ROMデータのパターンを描
く領域15（第１図）におけるフィールド酸化膜６上にの
み残るように、レジスト膜７をマスクにケミカルドライ
エッチング（以下、CDEという）が行われて除去される
（第１図（ｃ−１）及び（ｃ−２）。ここで、フォトリ
ソグラフィを行う際にパターン合せの精度は高く要求さ
れないので、ステッパーを用いず一括露光で十分であ
る。
く領域15（第１図）におけるフィールド酸化膜６上にの
み残るように、レジスト膜７をマスクにケミカルドライ
エッチング（以下、CDEという）が行われて除去される
（第１図（ｃ−１）及び（ｃ−２）。ここで、フォトリ
ソグラフィを行う際にパターン合せの精度は高く要求さ
れないので、ステッパーを用いず一括露光で十分であ
る。
第１図（ｄ−１）のように、チャネル領域以外にレジ
スト膜10が形成され、これをマスクにリンイオン（Ｐ
＋）が、矢印Ｂのように加速電圧320kVで注入される。
さらにこのイオン注入の前あるいは後で、レジスト膜10
aをマスクとして、CDE加工により所望のパターンに窒化
シリコン膜5bが剥離されてROMデータが書き込まれる
（第１図（ｄ−２））。この窒化シリコン膜5bの除去に
は、ゲート電極３を覆っている酸化膜４に対してエッチ
ング選択比の高いドライエッチングを行うことにより、
酸化膜４を除去せずに残すことができる。
スト膜10が形成され、これをマスクにリンイオン（Ｐ
＋）が、矢印Ｂのように加速電圧320kVで注入される。
さらにこのイオン注入の前あるいは後で、レジスト膜10
aをマスクとして、CDE加工により所望のパターンに窒化
シリコン膜5bが剥離されてROMデータが書き込まれる
（第１図（ｄ−２））。この窒化シリコン膜5bの除去に
は、ゲート電極３を覆っている酸化膜４に対してエッチ
ング選択比の高いドライエッチングを行うことにより、
酸化膜４を除去せずに残すことができる。
このように本実施例の製造方法によれば、酸化膜に対
して高いエッチング選択比をとることができる窒化シリ
コン膜をフィールド酸化膜上に堆積し、この窒化シリコ
ン膜にROMデータを書き込むようにしている。従って、
フッ化アンモニウム溶液を用いてフィールド酸化膜にRO
Mデータを書き込んだり、後酸化を行う必要はなく、ゲ
ート電極に高融点金属を用いても異常酸化の発生が防止
される。このため、高速化を図るべくゲート電極に高融
点金属を用いた場合にも、ROMデータ確認用のパターン
の形成が可能である。
して高いエッチング選択比をとることができる窒化シリ
コン膜をフィールド酸化膜上に堆積し、この窒化シリコ
ン膜にROMデータを書き込むようにしている。従って、
フッ化アンモニウム溶液を用いてフィールド酸化膜にRO
Mデータを書き込んだり、後酸化を行う必要はなく、ゲ
ート電極に高融点金属を用いても異常酸化の発生が防止
される。このため、高速化を図るべくゲート電極に高融
点金属を用いた場合にも、ROMデータ確認用のパターン
の形成が可能である。
仮に、ROMデータを窒化シリコン膜5bに書き込んだ後
に、追加して酸化を行った場合にも、ゲート電極３は酸
化膜４で覆われているため、異常酸化は起こらない。
に、追加して酸化を行った場合にも、ゲート電極３は酸
化膜４で覆われているため、異常酸化は起こらない。
また本実施例の製造方法では、ROMデータを書き込む
ために不純物イオンを注入するときの加速電圧は従来と
同程度でよく、特別な装置は必要でない。さらに、イオ
ン注入に伴うダメージやばらつきも、従来と同程度であ
る。ターン・アラウンド・タイム（TAT）で比較する
と、本実施例によれば窒化シリコン膜を形成する工程
（第１図（ｂ−１）及び（ｂ−２））が加わるが、フッ
化アンモニウム溶液によるエッチングと後酸化を行う工
程が不要となり、従来と同等かあるいは短縮することが
できる。
ために不純物イオンを注入するときの加速電圧は従来と
同程度でよく、特別な装置は必要でない。さらに、イオ
ン注入に伴うダメージやばらつきも、従来と同程度であ
る。ターン・アラウンド・タイム（TAT）で比較する
と、本実施例によれば窒化シリコン膜を形成する工程
（第１図（ｂ−１）及び（ｂ−２））が加わるが、フッ
化アンモニウム溶液によるエッチングと後酸化を行う工
程が不要となり、従来と同等かあるいは短縮することが
できる。
従来のようにフッ化アンモニウムでエッチングを行う
と、ROMデータを書き込む領域15のフィールド酸化膜だ
けでなく、メモリセルアレイ領域12のフィールド酸化膜
もけずれて段差ができるが、本実施例によればこのよう
な事態も回避できる。
と、ROMデータを書き込む領域15のフィールド酸化膜だ
けでなく、メモリセルアレイ領域12のフィールド酸化膜
もけずれて段差ができるが、本実施例によればこのよう
な事態も回避できる。
上述した実施例は一例であり、本発明を限定するもの
ではない。例えば、実施例では窒化シリコン膜５をフィ
ールド酸化膜上に形成し、ROMデータのパターンを描い
ていたが、シリコン酸化膜に対して高選択比でドライエ
ッチングが可能なものであれば、例えば、多結晶シリコ
ン膜等、他の材料による膜を形成してもよい。
ではない。例えば、実施例では窒化シリコン膜５をフィ
ールド酸化膜上に形成し、ROMデータのパターンを描い
ていたが、シリコン酸化膜に対して高選択比でドライエ
ッチングが可能なものであれば、例えば、多結晶シリコ
ン膜等、他の材料による膜を形成してもよい。
以上説明したように、本発明の半導体記憶装置の製造
方法は、データ確認用パターンを形成する領域に予め膜
を形成し、ゲート電極を覆っている酸化膜に対して選択
比が高くなるようにこの膜にエッチングを行い、データ
確認用パターンを形成するものであり、フッ化アンモニ
ウム溶液によるエッチングや後酸化が不要で、ゲート電
極に高融点金属を用いても異常な形状に膨脹しないた
め、高速化を図るべくゲート電極に高融点金属を用いつ
つデータ確認用パターンを形成することができ、さらに
メモリセルアレイ領域におけるイオン注入と、データ確
認用パターン領域におけるデータ確認用パターンの形成
とを同じマスクを共用して行うことで、工程数を減らす
ことができる。
方法は、データ確認用パターンを形成する領域に予め膜
を形成し、ゲート電極を覆っている酸化膜に対して選択
比が高くなるようにこの膜にエッチングを行い、データ
確認用パターンを形成するものであり、フッ化アンモニ
ウム溶液によるエッチングや後酸化が不要で、ゲート電
極に高融点金属を用いても異常な形状に膨脹しないた
め、高速化を図るべくゲート電極に高融点金属を用いつ
つデータ確認用パターンを形成することができ、さらに
メモリセルアレイ領域におけるイオン注入と、データ確
認用パターン領域におけるデータ確認用パターンの形成
とを同じマスクを共用して行うことで、工程数を減らす
ことができる。
第１図は本発明の一実施例による半導体記憶装置の製造
方法を示す工程別素子断面図、第２図は本発明の半導体
記憶装置の製造方法を適用することができる半導体チッ
プの平面を示した平面図、第３図は従来の半導体記憶装
置の製造方法を示す工程別素子断面図である。 １…半導体基板、２…ゲート酸化膜、３…ゲート電極、
４…シリコン酸化膜、5,5a,5b…窒化シリコン膜、６…
フィールド酸化膜、7,10a…レジスト膜、９…チャネル
領域、11…半導体チップ、12…メモリセルアレイ領域、
13,14…周辺回路領域、15…ROMデータパターン領域。
方法を示す工程別素子断面図、第２図は本発明の半導体
記憶装置の製造方法を適用することができる半導体チッ
プの平面を示した平面図、第３図は従来の半導体記憶装
置の製造方法を示す工程別素子断面図である。 １…半導体基板、２…ゲート酸化膜、３…ゲート電極、
４…シリコン酸化膜、5,5a,5b…窒化シリコン膜、６…
フィールド酸化膜、7,10a…レジスト膜、９…チャネル
領域、11…半導体チップ、12…メモリセルアレイ領域、
13,14…周辺回路領域、15…ROMデータパターン領域。
Claims (1)
- 【請求項１】メモリセル用トランジスタを形成し、不純
物イオンを注入してデータの書き込みを行う半導体記憶
装置を製造する方法において、半導体基板上にメモリセ
ルアレイを形成するメモリセルアレイ領域とデータ確認
用パターンを形成するデータ確認用パターン領域とを設
定し、 前記メモリセルアレイ領域の表面上に、少なくとも高融
点金属を用いてゲート電極を形成する工程と、 前記ゲート電極の表面上に酸化膜を形成する工程と、 前記データ確認用パターン領域の表面上に膜を形成する
工程と、 前記メモリセルアレイ領域における不純物イオンを注入
すべき領域以外と、前記データ確認用パターン領域にお
けるデータ確認用パターンを形成すべき部分以外とを覆
うように、マスクを形成する工程と、 前記マスクを用いて、前記メモリセルアレイ領域に不純
物イオンを注入する工程と、 前記マスクを用いて、前記酸化膜に対して高い選択比
で、前記データ確認用パターン領域における前記膜にエ
ッチングを行い、前記膜にデータ確認用パターンを形成
する工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225835A JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
| KR91014836A KR960001341B1 (en) | 1990-08-28 | 1991-08-27 | Method for making semiconductor memory device |
| US07/750,586 US5169797A (en) | 1990-08-28 | 1991-08-28 | Manufacturing method for semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225835A JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107861A JPH04107861A (ja) | 1992-04-09 |
| JP2530054B2 true JP2530054B2 (ja) | 1996-09-04 |
Family
ID=16835564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225835A Expired - Fee Related JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5169797A (ja) |
| JP (1) | JP2530054B2 (ja) |
| KR (1) | KR960001341B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273224A (ja) * | 1994-03-29 | 1995-10-20 | Sharp Corp | 半導体装置の製造方法 |
| US7321161B2 (en) * | 2003-12-19 | 2008-01-22 | Philips Lumileds Lighting Company, Llc | LED package assembly with datum reference feature |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282646A (en) * | 1979-08-20 | 1981-08-11 | International Business Machines Corporation | Method of making a transistor array |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4295209A (en) * | 1979-11-28 | 1981-10-13 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4364165A (en) * | 1981-05-28 | 1982-12-21 | General Motors Corporation | Late programming using a silicon nitride interlayer |
| JPS58148448A (ja) * | 1982-03-01 | 1983-09-03 | Nippon Denso Co Ltd | 半導体ｒｏｍの製造方法 |
| JPS5952867A (ja) * | 1982-09-20 | 1984-03-27 | Ricoh Co Ltd | 絶縁層に識別記号を刻設した半導体装置及びその製造方法 |
-
1990
- 1990-08-28 JP JP2225835A patent/JP2530054B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-27 KR KR91014836A patent/KR960001341B1/ko not_active IP Right Cessation
- 1991-08-28 US US07/750,586 patent/US5169797A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107861A (ja) | 1992-04-09 |
| US5169797A (en) | 1992-12-08 |
| KR960001341B1 (en) | 1996-01-26 |
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