JP3191693B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP3191693B2 JP3191693B2 JP22800396A JP22800396A JP3191693B2 JP 3191693 B2 JP3191693 B2 JP 3191693B2 JP 22800396 A JP22800396 A JP 22800396A JP 22800396 A JP22800396 A JP 22800396A JP 3191693 B2 JP3191693 B2 JP 3191693B2
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- oxide film
- forming
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- mask
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特にマスクＲＯＭの製造方法に関する
ものである。
製造方法に関し、特にマスクＲＯＭの製造方法に関する
ものである。
【０００２】
【従来の技術】マスクＲＯＭは、他のＲＯＭと同様に、
ＮＡＮＤ型とＮＯＲ型に大別される。従来、ＮＯＲ型の
ＲＯＭは高速性に優れるものの集積度をあげることが難
しいとされてきたが、ディジット線を拡散層によって形
成してコンタクトレス化するとともにメモリセルアレイ
内より素子分離領域を排除したフラットＮＯＲ型と呼ば
れるＲＯＭが開発されたことにより集積度の面で大きく
改善された。
ＮＡＮＤ型とＮＯＲ型に大別される。従来、ＮＯＲ型の
ＲＯＭは高速性に優れるものの集積度をあげることが難
しいとされてきたが、ディジット線を拡散層によって形
成してコンタクトレス化するとともにメモリセルアレイ
内より素子分離領域を排除したフラットＮＯＲ型と呼ば
れるＲＯＭが開発されたことにより集積度の面で大きく
改善された。
【０００３】このフラットＮＯＲ型マスクＲＯＭの従来
の製造方法について図３および図４（ａ）〜（ｄ）を参
照して説明する。図３は、フラットＮＯＲ型マスクＲＯ
Ｍのメモリセルアレイ部の平面図、図４（ａ）〜（ｄ）
は、図３のＡ−Ａ′線に沿った工程段階毎の断面図であ
る。図３に示すように、ｐ型シリコン基板１上にディジ
ット線を構成するｎ+ 型拡散層６が、図面上で上下方向
に延びて形成され、これに直交して図面上で左右方向に
ポリサイドなどからなるワード線８が延びる。そしてワ
ード線８の直下のｎ + 型拡散層６間にメモリセルトラン
ジスタのチャネルが形成される。
の製造方法について図３および図４（ａ）〜（ｄ）を参
照して説明する。図３は、フラットＮＯＲ型マスクＲＯ
Ｍのメモリセルアレイ部の平面図、図４（ａ）〜（ｄ）
は、図３のＡ−Ａ′線に沿った工程段階毎の断面図であ
る。図３に示すように、ｐ型シリコン基板１上にディジ
ット線を構成するｎ+ 型拡散層６が、図面上で上下方向
に延びて形成され、これに直交して図面上で左右方向に
ポリサイドなどからなるワード線８が延びる。そしてワ
ード線８の直下のｎ + 型拡散層６間にメモリセルトラン
ジスタのチャネルが形成される。
【０００４】このマスクＲＯＭを製造にあたっては、ま
ず図４（ａ）に示すように、ｐ型シリコン基板１上にパ
ッド酸化膜２、シリコン窒化膜３を順次形成する。次
に、シリコン窒化膜３上に、ｎ+ 型拡散層６の形成領域
に開口を有するレジスト膜４を形成する。次いで、図４
（ｂ）に示すように、レジスト膜４をマスクに異方性エ
ッチングを行ってシリコン窒化膜３を選択的に除去す
る。続いて、レジスト膜４をマスクにｎ型不純物例えば
ヒ素（Ａｓ）を注入する。レジスト膜４を除去した後、
シリコン窒化膜３をマスクに選択酸化を行うと、図４
（ｃ）に示すように、ヒ素を含有するフィールド酸化膜
５およびｎ+ 型拡散層６が形成される。
ず図４（ａ）に示すように、ｐ型シリコン基板１上にパ
ッド酸化膜２、シリコン窒化膜３を順次形成する。次
に、シリコン窒化膜３上に、ｎ+ 型拡散層６の形成領域
に開口を有するレジスト膜４を形成する。次いで、図４
（ｂ）に示すように、レジスト膜４をマスクに異方性エ
ッチングを行ってシリコン窒化膜３を選択的に除去す
る。続いて、レジスト膜４をマスクにｎ型不純物例えば
ヒ素（Ａｓ）を注入する。レジスト膜４を除去した後、
シリコン窒化膜３をマスクに選択酸化を行うと、図４
（ｃ）に示すように、ヒ素を含有するフィールド酸化膜
５およびｎ+ 型拡散層６が形成される。
【０００５】次に、シリコン窒化膜３、パッド酸化膜２
を除去した後、露出したシリコン基板上にゲート酸化膜
７を形成する。次に、全面に多結晶シリコン膜、タング
ステンシリサイド（ＷＳｉ）膜を続けて堆積しパターン
ニングして、図４（ｄ）に示すように、ワード線８を形
成する。ワード線８直下のｎ+ 型拡散層６間の領域がチ
ャネル領域９となる。この後図示はしないが層間膜を堆
積し、ＯＦＦｂｉｔにすべきセルトランジスタにｐ型不
純物例えばボロンを注入し、ＲＯＭ書き込みを行った後
金属配線を形成すると、従来技術によるチャネル長Ｌ、
チャネル幅Ｗのメモリセルトランジスタを有するフラッ
トＮＯＲ型マスクＲＯＭが完成する。
を除去した後、露出したシリコン基板上にゲート酸化膜
７を形成する。次に、全面に多結晶シリコン膜、タング
ステンシリサイド（ＷＳｉ）膜を続けて堆積しパターン
ニングして、図４（ｄ）に示すように、ワード線８を形
成する。ワード線８直下のｎ+ 型拡散層６間の領域がチ
ャネル領域９となる。この後図示はしないが層間膜を堆
積し、ＯＦＦｂｉｔにすべきセルトランジスタにｐ型不
純物例えばボロンを注入し、ＲＯＭ書き込みを行った後
金属配線を形成すると、従来技術によるチャネル長Ｌ、
チャネル幅Ｗのメモリセルトランジスタを有するフラッ
トＮＯＲ型マスクＲＯＭが完成する。
【０００６】
【発明が解決しようとする課題】上述した従来のフラッ
トＮＯＲ型マスクＲＯＭでは、隣接素子間でリークが発
生しやすく、またソース・ドレイン間（ｎ+ 型拡散層
間）でパンチスルーが生じやすいため、メモリセルトラ
ンジスタの最小チャネル長Ｌｍｉｎがこれらにより制限
を受ける。そのため、従来のマスクＲＯＭではメモリセ
ルの縮小化が困難で高集積化が阻まれていた。したがっ
て、本発明の解決すべき課題は、フラットＮＯＲ型マス
クＲＯＭにおいて、素子間のリークを抑制できようにし
てリークに起因する誤動作を防止できるようにするとと
もにソース・ドレイン間のパンチスルーを抑制できるよ
うにしてメモリセルトランジスタのＬｍｉｎを向上さ
せ、高集積化を実現できるようにするすることである。
トＮＯＲ型マスクＲＯＭでは、隣接素子間でリークが発
生しやすく、またソース・ドレイン間（ｎ+ 型拡散層
間）でパンチスルーが生じやすいため、メモリセルトラ
ンジスタの最小チャネル長Ｌｍｉｎがこれらにより制限
を受ける。そのため、従来のマスクＲＯＭではメモリセ
ルの縮小化が困難で高集積化が阻まれていた。したがっ
て、本発明の解決すべき課題は、フラットＮＯＲ型マス
クＲＯＭにおいて、素子間のリークを抑制できようにし
てリークに起因する誤動作を防止できるようにするとと
もにソース・ドレイン間のパンチスルーを抑制できるよ
うにしてメモリセルトランジスタのＬｍｉｎを向上さ
せ、高集積化を実現できるようにするすることである。
【０００７】
【課題を解決するための手段】上述した本発明の課題
は、ディジット線を形成する際のイオン注入用マスクを
を利用して基板と同一導電型の不純物をイオン注入し、
ディジット線の外側に基板と同一導電型の高不純物濃度
領域を形成することにより、解決することができる。
は、ディジット線を形成する際のイオン注入用マスクを
を利用して基板と同一導電型の不純物をイオン注入し、
ディジット線の外側に基板と同一導電型の高不純物濃度
領域を形成することにより、解決することができる。
【０００８】
【発明の実施の形態】本発明による半導体記憶装置の製
造方法は、 （１）第１導電型の半導体基板上にパッド酸化膜と耐酸
化性膜とを形成する工程と、 （２）前記半導体基板上に将来ディジット線が形成され
る領域上に開口を有するレジスト膜を形成する工程〔図
１（ａ）、図２（ａ）〕と、 （３）前記レジスト膜をマスクに前記耐酸化性膜を選択
的にエッチング除去する工程と、 （４）前記レジスト膜をマスクに前記半導体基板の表面
に第１導電型および第２導電型の不純物を、第１導電型
不純物の飛程（Ｒｐ）が第２導電型不純物のそれと同等
か若しくはそれより深くなるとともに第１導電型不純物
が前記半導体基板の法線方向に対して斜めに注入される
ように、注入する工程〔図１（ｂ）、（ｃ）；図２
（ｂ）、（ｃ）〕と、 （５）前記レジスト膜を除去し、前記耐酸化性膜をマス
クに熱酸化を行ってフィールド酸化膜を形成した後に、
前記耐酸化性膜およびその下のパッド酸化膜を除去し露
出した半導体基板表面にゲート酸化膜を形成する工程
〔図１（ｄ）；図２（ｄ）〕と、 （６）前記ゲート酸化膜および前記選択酸化膜上にディ
ジット線と直交するワード線を形成する工程〔図１
（ｅ）；図２（ｅ）〕と、を有することを特徴としてい
る。
造方法は、 （１）第１導電型の半導体基板上にパッド酸化膜と耐酸
化性膜とを形成する工程と、 （２）前記半導体基板上に将来ディジット線が形成され
る領域上に開口を有するレジスト膜を形成する工程〔図
１（ａ）、図２（ａ）〕と、 （３）前記レジスト膜をマスクに前記耐酸化性膜を選択
的にエッチング除去する工程と、 （４）前記レジスト膜をマスクに前記半導体基板の表面
に第１導電型および第２導電型の不純物を、第１導電型
不純物の飛程（Ｒｐ）が第２導電型不純物のそれと同等
か若しくはそれより深くなるとともに第１導電型不純物
が前記半導体基板の法線方向に対して斜めに注入される
ように、注入する工程〔図１（ｂ）、（ｃ）；図２
（ｂ）、（ｃ）〕と、 （５）前記レジスト膜を除去し、前記耐酸化性膜をマス
クに熱酸化を行ってフィールド酸化膜を形成した後に、
前記耐酸化性膜およびその下のパッド酸化膜を除去し露
出した半導体基板表面にゲート酸化膜を形成する工程
〔図１（ｄ）；図２（ｄ）〕と、 （６）前記ゲート酸化膜および前記選択酸化膜上にディ
ジット線と直交するワード線を形成する工程〔図１
（ｅ）；図２（ｅ）〕と、を有することを特徴としてい
る。
【０００９】［作用］本発明の半導体記憶装置の製造方
法によれば、同一のレジストマスクを用いてディジット
線となるｎ+ 型拡散層を形成するイオン注入と、基板と
同一導電型の不純物であるボロンをボロンの飛程Ｒｐが
ｎ型不純物の飛程と同等かそれより深くなるようにイオ
ン注入する。その結果、ボロンの拡散係数の方がｎ型不
純物のそれより大きいことにより、その後の熱処理を経
ることにより、ｐ+ 型拡散層がｎ+ 型拡散層を覆うよう
に形成される。そのため、ｎ+ 型拡散層からの空乏層の
延びが抑制され、従ってパンチスルーの発生が抑制さ
れ、メモリセルトランジスタのＬｍｉｎを向上させるこ
とができる。また、新たに形成されたｐ+ 型拡散層がチ
ャネルストッパとして機能するため素子間のリークを低
減することができる。そして、本発明によるリーク防止
対策並びにパンチスルー抑制対策は、フォトリソグラフ
ィ工程の追加をともなうことなく、単にｐ型不純物（ボ
ロン）のイオン注入の追加のみで対応することができる
ため、工数増によるコストアップを最小限に抑えること
ができる。
法によれば、同一のレジストマスクを用いてディジット
線となるｎ+ 型拡散層を形成するイオン注入と、基板と
同一導電型の不純物であるボロンをボロンの飛程Ｒｐが
ｎ型不純物の飛程と同等かそれより深くなるようにイオ
ン注入する。その結果、ボロンの拡散係数の方がｎ型不
純物のそれより大きいことにより、その後の熱処理を経
ることにより、ｐ+ 型拡散層がｎ+ 型拡散層を覆うよう
に形成される。そのため、ｎ+ 型拡散層からの空乏層の
延びが抑制され、従ってパンチスルーの発生が抑制さ
れ、メモリセルトランジスタのＬｍｉｎを向上させるこ
とができる。また、新たに形成されたｐ+ 型拡散層がチ
ャネルストッパとして機能するため素子間のリークを低
減することができる。そして、本発明によるリーク防止
対策並びにパンチスルー抑制対策は、フォトリソグラフ
ィ工程の追加をともなうことなく、単にｐ型不純物（ボ
ロン）のイオン注入の追加のみで対応することができる
ため、工数増によるコストアップを最小限に抑えること
ができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１（ａ）〜（ｅ）は、本発明の第１
の実施例の製造工程を工程順に示した断面図（図３のＡ
−Ａ′線での断面に相当）である。図１（ａ）に示すよ
うに、ｐ型シリコン基板１の表面を例えば８００〜９０
０℃の温度でスチーム酸化することにより、膜厚１００
〜２５０Åのパツド酸化膜２を形成する。続いてＬＰＣ
ＶＤ（減圧ＣＶＤ）法により、シリコン窒化膜３を１０
００〜２０００Åの厚さに堆積する。その後、シリコン
窒化膜３上にフォトリソグラフィ法により、ピッチ０．
４〜０．８μｍで、０．２〜０．４μｍ幅の開口を有す
るレジスト膜４を形成する。
て詳細に説明する。 ［第１の実施例］図１（ａ）〜（ｅ）は、本発明の第１
の実施例の製造工程を工程順に示した断面図（図３のＡ
−Ａ′線での断面に相当）である。図１（ａ）に示すよ
うに、ｐ型シリコン基板１の表面を例えば８００〜９０
０℃の温度でスチーム酸化することにより、膜厚１００
〜２５０Åのパツド酸化膜２を形成する。続いてＬＰＣ
ＶＤ（減圧ＣＶＤ）法により、シリコン窒化膜３を１０
００〜２０００Åの厚さに堆積する。その後、シリコン
窒化膜３上にフォトリソグラフィ法により、ピッチ０．
４〜０．８μｍで、０．２〜０．４μｍ幅の開口を有す
るレジスト膜４を形成する。
【００１１】次に、図１（ｂ）に示すように、レジスト
膜４をマスクに異方性エッチングを施し、シリコン窒化
膜３を選択的に除去する。この時、パッド酸化膜２は、
エッチングの選択比（シリコン窒化膜／パッド酸化膜）
が大きくないために、その残膜がほとんど存在しなくな
る可能性があるが特に問題とはならない。次に、レジス
ト膜４をマスクにｎ型不純物例えばヒ素を、エネルギ
ー：５０〜７０ｋｅＶ、ドース：１Ｅ１５〜４Ｅ１５ｃ
ｍ-2の条件でｐ型シリコン基板１に対し垂直（注入角度
０゜）に注入する。続いて、図１（ｃ）に示すように、
ｐ型不純物例えばボロン（Ｂ）を、エネルギー：６０〜
１００ｋｅＶ、ドース：２Ｅ１３〜１Ｅ１４ｃｍ-2の条
件で注入角度０゜で注入する。この時ボロンのＲｐはヒ
素のＲｐより同等または深くなるようにする。ここで、
注入イオン種の順序を逆にしてボロンを先に注入するよ
うにすることもできる。
膜４をマスクに異方性エッチングを施し、シリコン窒化
膜３を選択的に除去する。この時、パッド酸化膜２は、
エッチングの選択比（シリコン窒化膜／パッド酸化膜）
が大きくないために、その残膜がほとんど存在しなくな
る可能性があるが特に問題とはならない。次に、レジス
ト膜４をマスクにｎ型不純物例えばヒ素を、エネルギ
ー：５０〜７０ｋｅＶ、ドース：１Ｅ１５〜４Ｅ１５ｃ
ｍ-2の条件でｐ型シリコン基板１に対し垂直（注入角度
０゜）に注入する。続いて、図１（ｃ）に示すように、
ｐ型不純物例えばボロン（Ｂ）を、エネルギー：６０〜
１００ｋｅＶ、ドース：２Ｅ１３〜１Ｅ１４ｃｍ-2の条
件で注入角度０゜で注入する。この時ボロンのＲｐはヒ
素のＲｐより同等または深くなるようにする。ここで、
注入イオン種の順序を逆にしてボロンを先に注入するよ
うにすることもできる。
【００１２】次に、レジスト膜４を除去した後、シリコ
ン窒化膜３をマスクに例えば８５０℃のスチーム酸化を
施すと、図１（ｄ）に示すように、フィールド酸化膜５
およびｎ+ 型拡散層６、ｐ+ 型拡散層１０が形成され
る。ここでフィールド酸化膜厚はヒ素ドース１Ｅ１５ｃ
ｍ-2の時、０．１μｍ程度である。また、ボロンがヒ素
より深く注入され、そしてボロンの拡散係数がヒ素のそ
れより大きいことにより、ｐ+ 型拡散層１０は、ｎ+ 型
拡散層６を完全に包囲する形状に形成される。
ン窒化膜３をマスクに例えば８５０℃のスチーム酸化を
施すと、図１（ｄ）に示すように、フィールド酸化膜５
およびｎ+ 型拡散層６、ｐ+ 型拡散層１０が形成され
る。ここでフィールド酸化膜厚はヒ素ドース１Ｅ１５ｃ
ｍ-2の時、０．１μｍ程度である。また、ボロンがヒ素
より深く注入され、そしてボロンの拡散係数がヒ素のそ
れより大きいことにより、ｐ+ 型拡散層１０は、ｎ+ 型
拡散層６を完全に包囲する形状に形成される。
【００１３】次に、図１（ｅ）に示すように、シリコン
窒化膜３、パッド酸化膜２を除去し、熱酸化を行ってゲ
ート酸化膜７を形成する。続いて全面に多結晶シリコン
膜、タングステンシリサイド膜を堆積し、パターニング
を行いディジット線（ｎ+ 型拡散層６）に直交する行い
ワード線８を形成する。この後図示はしないが、層間膜
を堆積しＯＦＦｂｉｔにすべきセルトランジスタにｐ型
不純物例えばボロンを注入しＲＯＭ書き込みを行った
後、金属配線を形成して、本実施例のフラットＮＯＲ型
マスクＲＯＭの製造工程を完了する。
窒化膜３、パッド酸化膜２を除去し、熱酸化を行ってゲ
ート酸化膜７を形成する。続いて全面に多結晶シリコン
膜、タングステンシリサイド膜を堆積し、パターニング
を行いディジット線（ｎ+ 型拡散層６）に直交する行い
ワード線８を形成する。この後図示はしないが、層間膜
を堆積しＯＦＦｂｉｔにすべきセルトランジスタにｐ型
不純物例えばボロンを注入しＲＯＭ書き込みを行った
後、金属配線を形成して、本実施例のフラットＮＯＲ型
マスクＲＯＭの製造工程を完了する。
【００１４】［第２の実施例］図２（ａ）〜（ｅ）は、
本発明の第２の実施例の製造工程を工程順に示す断面図
である。本実施例の図１に示した第１の実施例と相違す
る点は、図２（ｃ）に示されるボロンのイオン注入工程
において、垂直にイオン注入がなされた第１の実施例の
場合と異なって、ボロンが斜め方向から注入されている
点である。これにより、図２（ｄ）に示されるように、
デイジット線をなすｎ+ 型拡散層６の側面のみにｐ+ 型
拡散層１０が形成される。そのため、ｎ+ 型拡散層６と
ｐ+ 型拡散層１０の接触が必要最小限で済むのでデイジ
ット線に付く寄生容量を軽くでき、回路の高速動作が可
能となる。
本発明の第２の実施例の製造工程を工程順に示す断面図
である。本実施例の図１に示した第１の実施例と相違す
る点は、図２（ｃ）に示されるボロンのイオン注入工程
において、垂直にイオン注入がなされた第１の実施例の
場合と異なって、ボロンが斜め方向から注入されている
点である。これにより、図２（ｄ）に示されるように、
デイジット線をなすｎ+ 型拡散層６の側面のみにｐ+ 型
拡散層１０が形成される。そのため、ｎ+ 型拡散層６と
ｐ+ 型拡散層１０の接触が必要最小限で済むのでデイジ
ット線に付く寄生容量を軽くでき、回路の高速動作が可
能となる。
【００１５】注入角度θの範囲としては例えばパツド酸
化膜２の厚さを０．０２μｍ、シリコン窒化膜３の厚さ
を０．１２μｍ、レジスト膜４の厚さを１．０μｍ、開
口幅を０．４μｍとすると、θ＝０〜１８°の範囲が可
能となり、この中で最適なθを設定することができる。
化膜２の厚さを０．０２μｍ、シリコン窒化膜３の厚さ
を０．１２μｍ、レジスト膜４の厚さを１．０μｍ、開
口幅を０．４μｍとすると、θ＝０〜１８°の範囲が可
能となり、この中で最適なθを設定することができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ｐ+ 型拡散層がｎ+ 型拡散層の少なくとも側面を覆うた
め、ｎ+ 型拡散層の空乏層の延びが抑えられパンチスル
ーが抑制される。そのため、メモリセルトランジスタの
Ｌｍｉｍが改善され、セルサイズの縮小化が可能となり
チップの高集積化を実現できる。また、形成されたｐ+
型拡散層がチャネルストッパとしての機能を果たしてい
るので、リークを抑え誤動作の発生を防止することがで
きる。
ｐ+ 型拡散層がｎ+ 型拡散層の少なくとも側面を覆うた
め、ｎ+ 型拡散層の空乏層の延びが抑えられパンチスル
ーが抑制される。そのため、メモリセルトランジスタの
Ｌｍｉｍが改善され、セルサイズの縮小化が可能となり
チップの高集積化を実現できる。また、形成されたｐ+
型拡散層がチャネルストッパとしての機能を果たしてい
るので、リークを抑え誤動作の発生を防止することがで
きる。
【図１】本発明の第１の実施例を示す工程順の断面図。
【図２】本発明の第２の実施例を示す工程順の断面図。
【図３】従来のフラットＮＯＲ型マスクＲＯＭの平面
図。
図。
【図４】従来例の工程順の断面図。
１ ｐ型シリコン基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ レジスト膜 ５ フィールド酸化膜 ６ ｎ+ 型拡散層 ７ ゲート酸化膜 ８ ワード線 ９ チャネル領域 １０ ｐ+ 型拡散層
Claims (1)
- 【請求項１】 （１）第１導電型の半導体基板上にパッ
ド酸化膜と耐酸化性膜とを形成する工程と、 （２）前記半導体基板上に将来ディジット線が形成され
る領域上に開口を有するレジスト膜を形成する工程と、 （３）前記レジスト膜をマスクに前記耐酸化性膜を選択
的にエッチング除去する工程と、 （４）前記レジスト膜をマスクに前記半導体基板の表面
に第１導電型および第２導電型の不純物を、第１導電型
不純物の飛程（Ｒｐ）が第２導電型不純物のそれと同等
か若しくはそれより深くなるとともに第１導電型不純物
が前記半導体基板の法線方向に対して斜めに注入される
ように、注入する工程と、 （５）前記レジスト膜を除去し、前記耐酸化性膜をマス
クに熱酸化を行ってフィールド酸化膜を形成した後に、
前記耐酸化性膜およびその下のパッド酸化膜を除去し露
出した半導体基板表面にゲート酸化膜を形成する工程
と、 （６）前記ゲート酸化膜および前記選択酸化膜上にディ
ジット線と直交するワード線を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800396A JP3191693B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置の製造方法 |
| US08/920,460 US5911106A (en) | 1996-08-29 | 1997-08-29 | Semiconductor memory device and fabrication thereof |
| US09/153,945 US6512277B2 (en) | 1996-08-29 | 1998-09-16 | Semiconductor memory device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800396A JP3191693B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074847A JPH1074847A (ja) | 1998-03-17 |
| JP3191693B2 true JP3191693B2 (ja) | 2001-07-23 |
Family
ID=16869662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22800396A Expired - Fee Related JP3191693B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5911106A (ja) |
| JP (1) | JP3191693B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102458185B1 (ko) * | 2020-11-05 | 2022-10-25 | 주식회사 에코시락 | 금속 내측 용기를 구비한 발열 식품 용기 |
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