JPH05299613A - マスクｒｏｍおよびマスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍおよびマスクｒｏｍの製造方法Info
- Publication number
- JPH05299613A JPH05299613A JP4099298A JP9929892A JPH05299613A JP H05299613 A JPH05299613 A JP H05299613A JP 4099298 A JP4099298 A JP 4099298A JP 9929892 A JP9929892 A JP 9929892A JP H05299613 A JPH05299613 A JP H05299613A
- Authority
- JP
- Japan
- Prior art keywords
- mask rom
- region
- gate
- source
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】特性が安定し、ゲート酸化膜質劣化がなく、フ
ラッシュメモリとマスクＲＯＭのオンチップ化におい
て、コストダウンを図ることが可能なマスクＲＯＭを提
供する。 【構成】マスクＲＯＭにおいて、書換えを行うビット
に、ソース領域およびドレイン領域と異なる極性を有
し、かつソース領域およびドレイン領域からチャネル下
へ引き延ばされた逆導電型半導体領域を形成する。 【効果】チャネル注入方法によるマスクＲＯＭの書換え
を、ゲートスルーによるイオン注入で行わないため、高
エネルギーイオン注入を行う必要がなく、ΔＲｐが小と
なり、閾値電圧ＶTHのばらつきが少なく、特性が安定す
る。また、イオン打ち込み時間が短縮される。
ラッシュメモリとマスクＲＯＭのオンチップ化におい
て、コストダウンを図ることが可能なマスクＲＯＭを提
供する。 【構成】マスクＲＯＭにおいて、書換えを行うビット
に、ソース領域およびドレイン領域と異なる極性を有
し、かつソース領域およびドレイン領域からチャネル下
へ引き延ばされた逆導電型半導体領域を形成する。 【効果】チャネル注入方法によるマスクＲＯＭの書換え
を、ゲートスルーによるイオン注入で行わないため、高
エネルギーイオン注入を行う必要がなく、ΔＲｐが小と
なり、閾値電圧ＶTHのばらつきが少なく、特性が安定す
る。また、イオン打ち込み時間が短縮される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、マスクＲＯＭ（マスクプログラ
ム可能な読出し専用メモリ）およびその製造方法に適用
して有効な技術に関するものである。
製造方法に関し、特に、マスクＲＯＭ（マスクプログラ
ム可能な読出し専用メモリ）およびその製造方法に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】マスクＲＯＭとは、ＭＯＳメモリの一種
で、マスクプログラム可能な読出し専用メモリである。
このマスクＲＯＭの書換え方法には、（１）イオン注入
方式、（２）拡散方式、（３）コンタクト方式の３種類
がある。
で、マスクプログラム可能な読出し専用メモリである。
このマスクＲＯＭの書換え方法には、（１）イオン注入
方式、（２）拡散方式、（３）コンタクト方式の３種類
がある。
【０００３】このうち、（２）の拡散方式は、活性領域
の有無により行うもので、セルサイズが小で、プロセス
ステップ数の増加がないものであるが、ＴＡＴ(Turn Ar
oundTime ＩＣの開発期間）が遅くなるものである。
（３）のコンタクト方式は、コンタクトの有無により書
換えを行うもので、ＴＡＴが早く、プロセスステップ数
の増加がないものであるが、セルサイズが大となるもの
である。
の有無により行うもので、セルサイズが小で、プロセス
ステップ数の増加がないものであるが、ＴＡＴ(Turn Ar
oundTime ＩＣの開発期間）が遅くなるものである。
（３）のコンタクト方式は、コンタクトの有無により書
換えを行うもので、ＴＡＴが早く、プロセスステップ数
の増加がないものであるが、セルサイズが大となるもの
である。
【０００４】これに対して、（１）のイオン注入方式
は、ゲート形成後に、不純物、例えばＰ型不純物のボロ
ンを、ゲートスルーでチャネルにイオン注入するもので
ある。この方法はイオン打込み用の工程があるため、プ
ロセスステップ数が増加するが、セルサイズは小であ
り、ＴＡＴは（３）より若干遅くなる程度であるので、
中容量以上のマスクＲＯＭで一般的に使用されているも
のである。また、ＰＲＯＭ搭載マイコンにおいては、ユ
ーザのプログラム確定後に、ＥＰＲＯＭをマスクＲＯＭ
に置き換えることにより、プロセスステップ数を低減
し、チップサイズを小さくし、コストの低減を図ってい
る。
は、ゲート形成後に、不純物、例えばＰ型不純物のボロ
ンを、ゲートスルーでチャネルにイオン注入するもので
ある。この方法はイオン打込み用の工程があるため、プ
ロセスステップ数が増加するが、セルサイズは小であ
り、ＴＡＴは（３）より若干遅くなる程度であるので、
中容量以上のマスクＲＯＭで一般的に使用されているも
のである。また、ＰＲＯＭ搭載マイコンにおいては、ユ
ーザのプログラム確定後に、ＥＰＲＯＭをマスクＲＯＭ
に置き換えることにより、プロセスステップ数を低減
し、チップサイズを小さくし、コストの低減を図ってい
る。
【０００５】
【発明が解決しようとする課題】本発明者は、上記従来
のマスクＲＯＭの書換え方式の（１）のイオン注入方式
について検討をした結果、この方式による書換えでは、
以下の問題点があることを見出した。
のマスクＲＯＭの書換え方式の（１）のイオン注入方式
について検討をした結果、この方式による書換えでは、
以下の問題点があることを見出した。
【０００６】ａ．ゲートスルーのイオン注入を行うた
め、高エネルギーイオン注入を行う必要がある。ΔＲｐ
が大きくなるため、閾値電圧ＶTHがばらつき、特性にば
らつきを生ずる。ダブルチャージのイオン注入では、注
入時間が増大する。
め、高エネルギーイオン注入を行う必要がある。ΔＲｐ
が大きくなるため、閾値電圧ＶTHがばらつき、特性にば
らつきを生ずる。ダブルチャージのイオン注入では、注
入時間が増大する。
【０００７】ｂ．ゲートスルーのイオン注入を行うた
め、ゲート酸化膜質が劣化する。
め、ゲート酸化膜質が劣化する。
【０００８】ｃ．ＰＲＯＭ搭載マイコンにおいて、フラ
ッシュメモリ（一括消去型メモリ）をＥＰＲＯＭの代用
として使用する場合、ユーザのプログラム確定後、マス
クＲＯＭに置き換えるが、書換え用途として一部フラッ
シュメモリを内蔵する場合がある。このときチップサイ
ズは小となるが、上記イオン注入方式のマスクＲＯＭで
は、プロセスステップ数が増加し、コストダウンが困難
になる。
ッシュメモリ（一括消去型メモリ）をＥＰＲＯＭの代用
として使用する場合、ユーザのプログラム確定後、マス
クＲＯＭに置き換えるが、書換え用途として一部フラッ
シュメモリを内蔵する場合がある。このときチップサイ
ズは小となるが、上記イオン注入方式のマスクＲＯＭで
は、プロセスステップ数が増加し、コストダウンが困難
になる。
【０００９】これに対し、本発明は、特性が安定し、ゲ
ート酸化膜質劣化がなく、フラッシュメモリとマスクＲ
ＯＭのオンチップ化において、コストダウンを図ること
が可能なマスクＲＯＭを提供することを目的とするもの
である。
ート酸化膜質劣化がなく、フラッシュメモリとマスクＲ
ＯＭのオンチップ化において、コストダウンを図ること
が可能なマスクＲＯＭを提供することを目的とするもの
である。
【００１０】本発明の前記ならびに他の目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１２】すなわち、マスクＲＯＭの書換えを行うビ
ットにおいて、ソース領域およびドレイン領域から、こ
れら両領域と異なる極性の逆導電型半導体領域をチャネ
ル下へ引き延ばした構造とする。
ットにおいて、ソース領域およびドレイン領域から、こ
れら両領域と異なる極性の逆導電型半導体領域をチャネ
ル下へ引き延ばした構造とする。
【００１３】
【作用】上記した手段によれば、イオン注入を行ったＭ
ＯＳは閾値電圧が上昇をする。したがって、書換えを行
うビットのソース領域・ドレイン領域にイオン注入を行
うことにより、情報"０"に対応させ、書換えを行わない
ビットにイオン注入を行わないことにより、情報"１"に
対応させることができる。また、上記手段によれば、ゲ
ートスルーのイオン注入を行わずに書換えを行えるの
で、ゲートスルーに伴う課題を解消することが可能とな
るものである。
ＯＳは閾値電圧が上昇をする。したがって、書換えを行
うビットのソース領域・ドレイン領域にイオン注入を行
うことにより、情報"０"に対応させ、書換えを行わない
ビットにイオン注入を行わないことにより、情報"１"に
対応させることができる。また、上記手段によれば、ゲ
ートスルーのイオン注入を行わずに書換えを行えるの
で、ゲートスルーに伴う課題を解消することが可能とな
るものである。
【００１４】以下、本願発明の構成について、横型マス
クＲＯＭに適用した一実施例と共に説明する。
クＲＯＭに適用した一実施例と共に説明する。
【００１５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１６】
【実施例】（実施例１）図１は、本発明の横型マスクＲ
ＯＭの断面構造を示すものである。図において、１は基
板、２はポリサイドゲート、３はゲート酸化膜、４はソ
ース領域、５はドレイン領域、６はＡｌ配線である。
ＯＭの断面構造を示すものである。図において、１は基
板、２はポリサイドゲート、３はゲート酸化膜、４はソ
ース領域、５はドレイン領域、６はＡｌ配線である。
【００１７】以上は、通常の横型マスクＲＯＭの構造と
同一であるが、本発明においては、情報"０"の書換えを
行うビットにおいて、ソース領域４とドレイン領域５に
両領域の極性と異なる極性の逆導電型半導体領域７を形
成するという新規な構造を有しているものである。この
逆導電型半導体領域７がチャネル領域下に達すると、閾
値電圧ＶTHが上昇し、当該ビットは情報"０"となる。こ
れに対し、チャネル領域下に層７がないビットは情報"
１"となる。
同一であるが、本発明においては、情報"０"の書換えを
行うビットにおいて、ソース領域４とドレイン領域５に
両領域の極性と異なる極性の逆導電型半導体領域７を形
成するという新規な構造を有しているものである。この
逆導電型半導体領域７がチャネル領域下に達すると、閾
値電圧ＶTHが上昇し、当該ビットは情報"０"となる。こ
れに対し、チャネル領域下に層７がないビットは情報"
１"となる。
【００１８】次に、図１の横型マスクＲＯＭのプロセス
フローの第１の例を図２を用いて説明する。
フローの第１の例を図２を用いて説明する。
【００１９】（ａ）基板１上にゲート酸化膜３、ポリサ
イドゲート２、酸化膜８を形成後、ポリサイドゲート２
のパターニングを行う。
イドゲート２、酸化膜８を形成後、ポリサイドゲート２
のパターニングを行う。
【００２０】（ｂ）書換えを行うビットのソース領域・
ドレイン領域に、例えばボロンＢのＰ型不純物をイオン
注入し、Ｐ層の逆導電型半導体領域７を形成する。９は
ホトレジストである。
ドレイン領域に、例えばボロンＢのＰ型不純物をイオン
注入し、Ｐ層の逆導電型半導体領域７を形成する。９は
ホトレジストである。
【００２１】（ｃ）ホトレジスト９を除去した後、熱処
理により、Ｐ型不純物をチャネル領域下に拡散させ、逆
導電型半導体領域７をチャネル下に引き延ばす。
理により、Ｐ型不純物をチャネル領域下に拡散させ、逆
導電型半導体領域７をチャネル下に引き延ばす。
【００２２】（ｄ）ソース領域およびドレイン領域に、
Ｎ型不純物、例えばリンをイオン注入し、Ｎ-層１０を
形成する。
Ｎ型不純物、例えばリンをイオン注入し、Ｎ-層１０を
形成する。
【００２３】（ｅ）ポリサイドゲート２の側面にサイド
ウォール１１を形成後、Ｎ型不純物例えばヒ素をイオン
注入し、Ｎ+層１２を形成し、ソース領域４およびドレ
イン領域５を形成する。以後は、通常のプロセスと同様
であるので、説明は省略する。
ウォール１１を形成後、Ｎ型不純物例えばヒ素をイオン
注入し、Ｎ+層１２を形成し、ソース領域４およびドレ
イン領域５を形成する。以後は、通常のプロセスと同様
であるので、説明は省略する。
【００２４】本例では、イオン注入をソース領域および
ドレイン領域から行い、ゲートスルーでは行っていな
い。したがって、本例によれば、高エネルギーイオン注
入を行う必要がなく、ΔＲｐは小となり、閾値電圧のば
らつきが少なく特性が安定する。また、ゲート酸化膜劣
化が生じないものである。
ドレイン領域から行い、ゲートスルーでは行っていな
い。したがって、本例によれば、高エネルギーイオン注
入を行う必要がなく、ΔＲｐは小となり、閾値電圧のば
らつきが少なく特性が安定する。また、ゲート酸化膜劣
化が生じないものである。
【００２５】（実施例２）次に、実施例１では、熱拡散
により逆導電型半導体領域７をチャネル下に引き延ばし
ているが、逆導電型半導体領域７の形成を、斜めイオン
注入により行う例を図３を用いて説明する。
により逆導電型半導体領域７をチャネル下に引き延ばし
ているが、逆導電型半導体領域７の形成を、斜めイオン
注入により行う例を図３を用いて説明する。
【００２６】（ａ） 基板１上にゲート酸化膜３、ポリ
サイドゲート２、酸化膜８を形成後、ポリサイドゲート
２のパターニングを行う。
サイドゲート２、酸化膜８を形成後、ポリサイドゲート
２のパターニングを行う。
【００２７】（ｂ）書換えを行うビットのソース領域・
ドレイン領域に対し、斜めイオン注入により例えばボロ
ンＢのＰ型不純物を導入し、ソース領域・ドレイン領域
からチャネル下へかけて逆導電型半導体領域７を形成す
る。
ドレイン領域に対し、斜めイオン注入により例えばボロ
ンＢのＰ型不純物を導入し、ソース領域・ドレイン領域
からチャネル下へかけて逆導電型半導体領域７を形成す
る。
【００２８】（ｃ）ホトレジスト９を除去した後、ソー
ス領域・ドレイン領域へＮ型不純物、例えばリンをイオ
ン注入し、Ｎ-層１０を形成しする。
ス領域・ドレイン領域へＮ型不純物、例えばリンをイオ
ン注入し、Ｎ-層１０を形成しする。
【００２９】（ｄ）ポリサイドゲート２の側面にサイド
ウォール１１を形成後、Ｎ型不純物例えばヒ素Ａsをイ
オン注入し、Ｎ+層１２を形成し、ソース領域４および
ドレイン領域５を形成する。以後は、通常のプロセスと
同様であるので、説明は省略する。
ウォール１１を形成後、Ｎ型不純物例えばヒ素Ａsをイ
オン注入し、Ｎ+層１２を形成し、ソース領域４および
ドレイン領域５を形成する。以後は、通常のプロセスと
同様であるので、説明は省略する。
【００３０】本実施例２によれば、斜めイオン注入によ
り、イオン注入と同時にチャネル下に逆導電型半導体領
域７を形成する。本例においても、イオン注入はゲート
スルーでは行わないため、実施例１と同様の効果を有す
るマスクＲＯＭが得られるものである。
り、イオン注入と同時にチャネル下に逆導電型半導体領
域７を形成する。本例においても、イオン注入はゲート
スルーでは行わないため、実施例１と同様の効果を有す
るマスクＲＯＭが得られるものである。
【００３１】（実施例３）次に、前述のＰＲＯＭ搭載マ
イコン等において使用するフラッシュメモリとマスクＲ
ＯＭをオンチップ化した場合について図４、図５を用い
て説明する。
イコン等において使用するフラッシュメモリとマスクＲ
ＯＭをオンチップ化した場合について図４、図５を用い
て説明する。
【００３２】図４は、本例の断面構造を示すものであ
る。図において、左半分に示されたマスクＲＯＭと右半
分に示されたフラッシュメモリとが同一基板上に形成さ
れる。マスクＲＯＭについては、実施例１のものと同一
であるので、ここでの再度の説明は省略する。フラッシ
ュメモリの構造について説明すると、１３はコントロー
ルゲート、１４はフローティングゲート、１５はソー
ス、１６はドレイン、１７はドレイン領域に形成された
Ｐ型ポケット層である。
る。図において、左半分に示されたマスクＲＯＭと右半
分に示されたフラッシュメモリとが同一基板上に形成さ
れる。マスクＲＯＭについては、実施例１のものと同一
であるので、ここでの再度の説明は省略する。フラッシ
ュメモリの構造について説明すると、１３はコントロー
ルゲート、１４はフローティングゲート、１５はソー
ス、１６はドレイン、１７はドレイン領域に形成された
Ｐ型ポケット層である。
【００３３】次に、図４のマスクＲＯＭとフラッシュメ
モリをオンチップ化した場合のプロセスフローについて
図５を用いて説明をする。
モリをオンチップ化した場合のプロセスフローについて
図５を用いて説明をする。
【００３４】（ａ）フラッシュメモリのゲート１３、１
４を形成後、ゲート１３、１４のパターニングをいわゆ
る重ね切りにより行う。この後、Ｎ型不純物、例えばヒ
素Ａsをイオン注入してＮ+層１２を形成する。
４を形成後、ゲート１３、１４のパターニングをいわゆ
る重ね切りにより行う。この後、Ｎ型不純物、例えばヒ
素Ａsをイオン注入してＮ+層１２を形成する。
【００３５】（ｂ）マスクＲＯＭのゲート２のパターニ
ングを行う。
ングを行う。
【００３６】（ｃ）マスクＲＯＭの書換えを行うビット
のソース領域・ドレイン領域、およびフラッシュメモリ
のドレイン領域にＰ型不純物、例えばボロンＢをイオン
注入する。このＰ型不純物は、マスクＲＯＭにおいて
は、書換えのための逆導電型半導体領域７となり、フラ
ッシュメモリにおいてはＰ型ポケット１７となる。
のソース領域・ドレイン領域、およびフラッシュメモリ
のドレイン領域にＰ型不純物、例えばボロンＢをイオン
注入する。このＰ型不純物は、マスクＲＯＭにおいて
は、書換えのための逆導電型半導体領域７となり、フラ
ッシュメモリにおいてはＰ型ポケット１７となる。
【００３７】（ｄ）フラッシュメモリのソース領域１５
にＮ型不純物、例えばリンＰをイオン注入する。
にＮ型不純物、例えばリンＰをイオン注入する。
【００３８】（ｅ）熱処理により、引き延ばし拡散を行
う。マスクＲＯＭのチャネル下に逆導電型半導体領域７
が引き延ばされ、フラッシュメモリのゲート下にＰ型ポ
ケット１７およびソース領域１５が引き延ばされる。
う。マスクＲＯＭのチャネル下に逆導電型半導体領域７
が引き延ばされ、フラッシュメモリのゲート下にＰ型ポ
ケット１７およびソース領域１５が引き延ばされる。
【００３９】（ｆ）マスクＲＯＭのＮ-層１０を形成す
る。
る。
【００４０】（ｇ）サイドウォール１１を形成後、例え
ばヒ素Ａsをイオン注入し、フラッシュメモリおよびマ
スクＲＯＭにＮ+層を形成し、マスクＲＯＭのソース領
域４、ドレイン領域５、およびフラッシュメモリのソー
ス領域１５、ドレイン領域１６を形成する。
ばヒ素Ａsをイオン注入し、フラッシュメモリおよびマ
スクＲＯＭにＮ+層を形成し、マスクＲＯＭのソース領
域４、ドレイン領域５、およびフラッシュメモリのソー
ス領域１５、ドレイン領域１６を形成する。
【００４１】以上のプロセスフローによれば、マスクＲ
ＯＭに逆導電型半導体領域７を形成するためには、Ｐ型
不純物をイオン注入するプロセスが増加するが、このプ
ロセスをマスクＲＯＭと同一基板上に形成するフラッシ
ュメモリのＰ型ポケットの形成のためのイオン注入プロ
セスと同時に行えば、実質的なプロセス数の増加は少な
くなる。したがって、本例は、実施例１のマスクＲＯＭ
をプロセス数の増加小で製造することが可能となり、コ
ストダウンに大いに貢献するものである。
ＯＭに逆導電型半導体領域７を形成するためには、Ｐ型
不純物をイオン注入するプロセスが増加するが、このプ
ロセスをマスクＲＯＭと同一基板上に形成するフラッシ
ュメモリのＰ型ポケットの形成のためのイオン注入プロ
セスと同時に行えば、実質的なプロセス数の増加は少な
くなる。したがって、本例は、実施例１のマスクＲＯＭ
をプロセス数の増加小で製造することが可能となり、コ
ストダウンに大いに貢献するものである。
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である横型マ
スクＲＯＭに適用した場合について説明したが、それに
限定されるものではなく、全てのマスクＲＯＭに適用可
能である。
なされた発明をその背景となった利用分野である横型マ
スクＲＯＭに適用した場合について説明したが、それに
限定されるものではなく、全てのマスクＲＯＭに適用可
能である。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４５】（１）チャネル注入方法によるマスクＲＯ
Ｍの書換えを、ゲートスルーによるイオン注入で行わな
いため、高エネルギーイオン注入を行う必要がなく、Δ
Ｒｐが小となり、閾値電圧ＶTHのばらつきが少なく、特
性が安定する。また、イオン打ち込み時間が短縮され
る。
Ｍの書換えを、ゲートスルーによるイオン注入で行わな
いため、高エネルギーイオン注入を行う必要がなく、Δ
Ｒｐが小となり、閾値電圧ＶTHのばらつきが少なく、特
性が安定する。また、イオン打ち込み時間が短縮され
る。
【００４６】（２）ゲートスルーのイオン注入を行わな
いので、ゲート酸化膜を劣化させることがない。
いので、ゲート酸化膜を劣化させることがない。
【００４７】（３）マスクＲＯＭとフラッシュメモリの
オンチップ化をした場合には、プロセスステップ数の増
加が小となるため、コストダウンを図ることが可能とな
る。
オンチップ化をした場合には、プロセスステップ数の増
加が小となるため、コストダウンを図ることが可能とな
る。
【図１】 本発明の横型マスクＲＯＭの断面図。
【図２】 図１の横型マスクＲＯＭの第１のプロセス例
のフロー図。
のフロー図。
【図３】 図１の横型マスクＲＯＭの第２のプロセス例
のフロー図。
のフロー図。
【図４】 本発明のフラッシュメモリとマスクＲＯＭを
オンチップ化した断面図。
オンチップ化した断面図。
【図５】 図４のフラッシュメモリと横型マスクＲＯＭ
のを形成するプロセスフロー図。
のを形成するプロセスフロー図。
１…基板、２…ポリサイドゲート、３…ゲート酸化膜、
４，１５…ソース領域、５，１６…ドレイン領域、６…
Ａｌ配線、７…逆導電型半導体領域、８…酸化膜、９…
ホトレジスト、１０…Ｎ-層、１１…サイドウォール、
１２…Ｎ+層、１３…コントロールゲート、１４…フロ
ーティングゲート、１７…Ｐ型ポケット。
４，１５…ソース領域、５，１６…ドレイン領域、６…
Ａｌ配線、７…逆導電型半導体領域、８…酸化膜、９…
ホトレジスト、１０…Ｎ-層、１１…サイドウォール、
１２…Ｎ+層、１３…コントロールゲート、１４…フロ
ーティングゲート、１７…Ｐ型ポケット。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図４】
【図２】
【図３】
【図５】
Claims (4)
- 【請求項１】 マスクＲＯＭにおいて、書換えを行うビ
ットに、ソース領域およびドレイン領域と異なる極性を
有し、かつソース領域およびドレイン領域からチャネル
下へ引き延ばされた逆導電型半導体領域を形成したこと
を特徴とするマスクＲＯＭ。 - 【請求項２】 マスクＲＯＭの書換えを、ゲート形成
後、ソース領域およびドレイン領域から、これら両領域
の極性と異なる極性の不純物を導入して逆導電型半導体
領域を形成し、該逆導電型半導体領域を熱拡散によりチ
ャネル下へ引き延ばすプロセスを有することを特徴とす
るマスクＲＯＭの製造方法。 - 【請求項３】 逆導電型半導体領域を形成する不純物の
導入を、マスクＲＯＭと同一基板上に設けられたフラッ
シュメモリのＰ型ポケット形成のための不純物の導入と
同時に行うことを特徴とする請求項２記載のマスクＲＯ
Ｍの製造方法。 - 【請求項４】 マスクＲＯＭの書換えを、ゲート形成
後、斜めイオン注入により、ソース領域およびドレイン
領域へこれら両領域の極性と異なる極性の不純物を注入
することにより、ソース領域およびドレイン領域からチ
ャネル下へ引き延ばした逆導電型半導体領域を形成する
プロセスを有することを特徴とするマスクＲＯＭの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099298A JPH05299613A (ja) | 1992-04-20 | 1992-04-20 | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099298A JPH05299613A (ja) | 1992-04-20 | 1992-04-20 | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299613A true JPH05299613A (ja) | 1993-11-12 |
Family
ID=14243732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099298A Pending JPH05299613A (ja) | 1992-04-20 | 1992-04-20 | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
-
1992
- 1992-04-20 JP JP4099298A patent/JPH05299613A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4223551B2 (ja) | フローティングゲート不揮発性メモリデバイスの製造方法 | |
| US4476478A (en) | Semiconductor read only memory and method of making the same | |
| KR960009994B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| US5292681A (en) | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors | |
| JP2001313374A (ja) | 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 | |
| JP2002509652A (ja) | 半導体デバイスを製造する方法 | |
| US5691562A (en) | Through glass ROM code implant to reduce product delivering time | |
| JPH04359477A (ja) | Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセル | |
| JPH09232546A (ja) | 不揮発性メモリ装置及びその製造方法 | |
| US5399895A (en) | Semiconductor device and method of manufacturing thereof | |
| JPH04211178A (ja) | 半導体装置の製造方法 | |
| US20020137272A1 (en) | Efficient fabrication process for dual well type structures | |
| US6600188B1 (en) | EEPROM with a neutralized doping at tunnel window edge | |
| US5486487A (en) | Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage | |
| US4336647A (en) | Method of making implant programmable N-channel read only memory | |
| JPH0210766A (ja) | Ｍｏｓおよびｃｍｏｓｒｏｍメモリをプログラミングする方法 | |
| JPH05299613A (ja) | マスクｒｏｍおよびマスクｒｏｍの製造方法 | |
| JPH0391262A (ja) | 半導体装置の製造方法 | |
| JP3426424B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR0136531B1 (ko) | 반도체장치의 제조방법 | |
| JPH07118509B2 (ja) | 読出専用メモリをイオン注入法を用いてプログラムする方法およびそれにより得られたｎｍｏｓ読出専用メモリ | |
| US6077746A (en) | Using p-type halo implant as ROM cell isolation in flat-cell mask ROM process | |
| US6455375B1 (en) | Eeprom tunnel window for program injection via P+ contacted inversion | |
| KR950002281B1 (ko) | 마스크롬 제조방법 | |
| JP3179257B2 (ja) | 半導体装置の製造方法 |