JP2001313374A - 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 - Google Patents
電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリ及び高性能論理回路網を同じ
半導体チップにおいて集積する方法を提供する。 【解決手段】 不揮発性メモリのメモリセルのフローテ
ィングゲートと、前記不揮発性メモリに関する高電圧ト
ランジスタのゲート電極とを第１ポリシリコン層によっ
て形成し、前記不揮発性メモリのメモリセルの制御ゲー
トと、高性能論理回路網に関する低電圧トランジスタの
ゲート電極とを第２ポリシリコン層によって形成する。
半導体チップにおいて集積する方法を提供する。 【解決手段】 不揮発性メモリのメモリセルのフローテ
ィングゲートと、前記不揮発性メモリに関する高電圧ト
ランジスタのゲート電極とを第１ポリシリコン層によっ
て形成し、前記不揮発性メモリのメモリセルの制御ゲー
トと、高性能論理回路網に関する低電圧トランジスタの
ゲート電極とを第２ポリシリコン層によって形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、集積回
路の製造に関する。さらに特に、本発明は、電気的にプ
ログラム可能な不揮発性メモリと、高性能論理回路網と
を、同じ半導体チップにおいて集積することの問題に向
かい、これを解決する。
路の製造に関する。さらに特に、本発明は、電気的にプ
ログラム可能な不揮発性メモリと、高性能論理回路網と
を、同じ半導体チップにおいて集積することの問題に向
かい、これを解決する。
【０００２】
【従来の技術】電子システム全体又はサブシステムの単
一の半導体チップにおける製造に向けられた集積技術の
進歩は、論理回路を、高い程度の複雑性を有するメモリ
と、同じチップにおいて集積する能力を含む。
一の半導体チップにおける製造に向けられた集積技術の
進歩は、論理回路を、高い程度の複雑性を有するメモリ
と、同じチップにおいて集積する能力を含む。
【０００３】特に、特にフラッシュＥＥＰＲＯＭのよう
な電気的にプログラム可能で消去可能な形式の不揮発性
メモリを、高性能論理回路網、すなわち、高速かつ低消
費回路網の製造に関するＣＭＯＳプロセスにおいて集積
する必要性が増している。
な電気的にプログラム可能で消去可能な形式の不揮発性
メモリを、高性能論理回路網、すなわち、高速かつ低消
費回路網の製造に関するＣＭＯＳプロセスにおいて集積
する必要性が増している。
【０００４】しかしながら、この形式の組み合わせは、
技術的な視点から、特に、動作電圧の点から、さらに異
なる必要条件のため、達成することがますます困難にな
っている。
技術的な視点から、特に、動作電圧の点から、さらに異
なる必要条件のため、達成することがますます困難にな
っている。
【０００５】実際には、一方において、高性能論理回路
網に関するＣＭＯＳプロセスの自然な進歩は、動作電圧
における漸進的な低下を導き、トランジスタの寸法を減
少することを可能にし、寸法及び動作電圧における低減
は、ゲート酸化膜の厚さと、トランジスタ接合の深さと
における対応する低減を導く。
網に関するＣＭＯＳプロセスの自然な進歩は、動作電圧
における漸進的な低下を導き、トランジスタの寸法を減
少することを可能にし、寸法及び動作電圧における低減
は、ゲート酸化膜の厚さと、トランジスタ接合の深さと
における対応する低減を導く。
【０００６】他方において、電気的にプログラム可能な
不揮発性メモリは、比較的高い動作電圧を必要とし、メ
モリセルの寸法における減少にも係わらず、少なくとも
フローティングゲート不揮発性メモリに関する限りで
は、これらの電圧値を、近い将来において有意に減少さ
せることは可能だと思われない。
不揮発性メモリは、比較的高い動作電圧を必要とし、メ
モリセルの寸法における減少にも係わらず、少なくとも
フローティングゲート不揮発性メモリに関する限りで
は、これらの電圧値を、近い将来において有意に減少さ
せることは可能だと思われない。
【０００７】例えば、０．２５μｍ技術に関して、高性
能論理回路網に関して設計された進歩したＣＭＯＳ製造
技術によって製造されたトランジスタは、約０．９Ｖな
いし約２．５Ｖの印加電圧範囲内の動作に最適化され、
これらのトランジスタは、約５ｎｍ厚のゲート酸化膜
と、約８−１０Ｖより高くない電圧に耐えることができ
るソース／ドレイン接合とを有する。
能論理回路網に関して設計された進歩したＣＭＯＳ製造
技術によって製造されたトランジスタは、約０．９Ｖな
いし約２．５Ｖの印加電圧範囲内の動作に最適化され、
これらのトランジスタは、約５ｎｍ厚のゲート酸化膜
と、約８−１０Ｖより高くない電圧に耐えることができ
るソース／ドレイン接合とを有する。
【０００８】他方において、フラッシュＥＥＰＲＯＭメ
モリは、メモリセルのプログラミングに１０−１２Ｖの
範囲内のプログラミング電圧を必要とし（前記プログラ
ミング電圧は、他の形式の不揮発性メモリよりさらに高
い）、これらの電圧に耐えられるようにするために、前
記トランジスタは、１５−１８ｎｍの範囲内の厚さと、
少なくとも前記プログラミング電圧より高い降伏電圧を
有するソース／ドレイン接合とを有しなければならな
い。
モリは、メモリセルのプログラミングに１０−１２Ｖの
範囲内のプログラミング電圧を必要とし（前記プログラ
ミング電圧は、他の形式の不揮発性メモリよりさらに高
い）、これらの電圧に耐えられるようにするために、前
記トランジスタは、１５−１８ｎｍの範囲内の厚さと、
少なくとも前記プログラミング電圧より高い降伏電圧を
有するソース／ドレイン接合とを有しなければならな
い。
【０００９】
【発明が解決しようとする課題】これらの矛盾する条件
を調和させるのは容易ではない。一方において、前記ト
ランジスタの構造を、これらが不揮発性メモリによって
必要な前記比較的高い電圧に耐えることができるように
するために、進歩したＣＭＯＳ技術内で偏光しようとす
るどのような試みも、前記論理回路網の性能における許
容し得ない低下を生じさせる。他方において、高性能Ｃ
ＭＯＳトランジスタと、比較的高い電圧に耐えることが
できるトランジスタの双方を製造する周辺構造の完全な
複製は、前記製造プロセスのフォトリソグラフィマスク
の数を著しく増加させる。
を調和させるのは容易ではない。一方において、前記ト
ランジスタの構造を、これらが不揮発性メモリによって
必要な前記比較的高い電圧に耐えることができるように
するために、進歩したＣＭＯＳ技術内で偏光しようとす
るどのような試みも、前記論理回路網の性能における許
容し得ない低下を生じさせる。他方において、高性能Ｃ
ＭＯＳトランジスタと、比較的高い電圧に耐えることが
できるトランジスタの双方を製造する周辺構造の完全な
複製は、前記製造プロセスのフォトリソグラフィマスク
の数を著しく増加させる。
【００１０】比較的高い密度（すなわち、２５６−５１
２キロビット）のフラッシュＥＥＰＲＯＭメモリを製造
する方法は、２つのポリシリコンレベル、前記メモリセ
ルのフローティングゲートを形成するのに使用される下
方レベル（“第１ポリ”）と、前記メモリセルの制御ゲ
ート及びメモリサービス回路（セル選択回路、読み出し
回路、及び、プログラミング回路、等）のトランジスタ
のゲートの双方を形成するのに使用される上方レベル
（“第２ポリ”）とを必要とする。この方法は、少なく
とも２つの異なったゲート酸化物層も必要とし、約１０
ｎｍ厚の一方の層は、基板の表面と前記下方ポリシリコ
ンレベルとの間に形成され、前記メモリセルに関するゲ
ート酸化物層として動作し、約１５ｎｍ厚の他方の層
は、前記基板と前記上方ポリシリコンレベルとの間に形
成され、前記サービス回路のトランジスタのゲート酸化
物層を構成する。
２キロビット）のフラッシュＥＥＰＲＯＭメモリを製造
する方法は、２つのポリシリコンレベル、前記メモリセ
ルのフローティングゲートを形成するのに使用される下
方レベル（“第１ポリ”）と、前記メモリセルの制御ゲ
ート及びメモリサービス回路（セル選択回路、読み出し
回路、及び、プログラミング回路、等）のトランジスタ
のゲートの双方を形成するのに使用される上方レベル
（“第２ポリ”）とを必要とする。この方法は、少なく
とも２つの異なったゲート酸化物層も必要とし、約１０
ｎｍ厚の一方の層は、基板の表面と前記下方ポリシリコ
ンレベルとの間に形成され、前記メモリセルに関するゲ
ート酸化物層として動作し、約１５ｎｍ厚の他方の層
は、前記基板と前記上方ポリシリコンレベルとの間に形
成され、前記サービス回路のトランジスタのゲート酸化
物層を構成する。
【００１１】同じ製造方法において、前記メモリの低い
印加電圧における性能を改善するために、薄いゲート酸
化物層（７−１０ｎｍ）を有するトランジスタも提供さ
れており、これらのトランジスタは、前記第２ポリシリ
コンレベルから形成されたゲート電極を有する。しかし
ながら、必要な追加のマスクの数を最小にするために、
薄いゲート酸化物層を有するこれらのトランジスタは、
多くの構造的要素を、例えば前記メモリセルをプログラ
ミングするのに必要な比較的高い電圧を制御するより薄
いゲート酸化物層を有するトランジスタと共有する。
印加電圧における性能を改善するために、薄いゲート酸
化物層（７−１０ｎｍ）を有するトランジスタも提供さ
れており、これらのトランジスタは、前記第２ポリシリ
コンレベルから形成されたゲート電極を有する。しかし
ながら、必要な追加のマスクの数を最小にするために、
薄いゲート酸化物層を有するこれらのトランジスタは、
多くの構造的要素を、例えば前記メモリセルをプログラ
ミングするのに必要な比較的高い電圧を制御するより薄
いゲート酸化物層を有するトランジスタと共有する。
【００１２】不揮発性メモリ、例えば、フラッシュＥＥ
ＰＲＯＭを、進歩したＣＭＯＳ製造プロセスによって集
積すべき場合、前記高性能トランジスタの特徴を維持し
なければならない。これを達成するために、前記高性能
トランジスタは、構造的要素を、前記メモリセルによっ
て必要とされる比較的高い電圧を制御するトランジスタ
と共有することはできない。したがって、２つの異なっ
たゲート酸化物層と、しきい値電圧を調節する１つ又は
２つの追加マスクとの形成を与えるだけでは十分ではな
い。実際には、前記高電圧トランジスタに関する高電圧
接合を製造するために追加の特別なマスクが必要であ
り、したがって、追加のマスクの数は、容易に過度にな
ってしまう。
ＰＲＯＭを、進歩したＣＭＯＳ製造プロセスによって集
積すべき場合、前記高性能トランジスタの特徴を維持し
なければならない。これを達成するために、前記高性能
トランジスタは、構造的要素を、前記メモリセルによっ
て必要とされる比較的高い電圧を制御するトランジスタ
と共有することはできない。したがって、２つの異なっ
たゲート酸化物層と、しきい値電圧を調節する１つ又は
２つの追加マスクとの形成を与えるだけでは十分ではな
い。実際には、前記高電圧トランジスタに関する高電圧
接合を製造するために追加の特別なマスクが必要であ
り、したがって、追加のマスクの数は、容易に過度にな
ってしまう。
【００１３】上述した先行技術の観点において、本発明
の目的は、不揮発性メモリ及び高性能論理回路網を同じ
半導体チップにおいて集積する方法を提供することであ
る。
の目的は、不揮発性メモリ及び高性能論理回路網を同じ
半導体チップにおいて集積する方法を提供することであ
る。
【００１４】
【課題を解決するための手段】本発明によれば、この目
的は、添付した請求項１において規定した方法によって
達成される。
的は、添付した請求項１において規定した方法によって
達成される。
【００１５】本発明の特徴及び利点は、添付した図面の
助けと共に、純粋に非限定的な例として与えた以下のそ
の好適実施形態の詳細な説明から明らかになるであろ
う。
助けと共に、純粋に非限定的な例として与えた以下のそ
の好適実施形態の詳細な説明から明らかになるであろ
う。
【００１６】
【発明の実施の形態】図面、特に図１を参照し、半導体
材料、代表的にｐ型単結晶シリコンの基板１から開始し
て、薄いシリコン酸化物絶縁領域２を基板１上に形成す
る。絶縁領域２を、例えば、基板１において、シリコン
酸化物によって満たされる表面”溝”の形成によって作
成してもよい。
材料、代表的にｐ型単結晶シリコンの基板１から開始し
て、薄いシリコン酸化物絶縁領域２を基板１上に形成す
る。絶縁領域２を、例えば、基板１において、シリコン
酸化物によって満たされる表面”溝”の形成によって作
成してもよい。
【００１７】望むなら、ドーパントを、基板１におい
て、この点において特別なフォトリソグラフィマスクに
よって選択的にインプラントし、代表的に、基板１のバ
イアスと別に前記メモリセルのボディをバイアスするた
めに設けられた、埋められた“ウェル”又は“タブ”を
形成してもよい。
て、この点において特別なフォトリソグラフィマスクに
よって選択的にインプラントし、代表的に、基板１のバ
イアスと別に前記メモリセルのボディをバイアスするた
めに設けられた、埋められた“ウェル”又は“タブ”を
形成してもよい。
【００１８】次に、シリコン酸化物の層３００を、基板
１の表面上に形成する。酸化物層３００は、好適には、
約１００〜２００Åの厚さを有し、前記高電圧トランジ
スタ、すなわち、例えばそのプログラミングのために前
記メモリセルに必要な比較的高い電圧を制御しなければ
ならないトランジスタのゲート酸化膜の形成に寄与す
る。酸化物層３００を形成した後、フォトリソグラフィ
マスクを前記基板の表面に塗布し、ｐ型ドーパント、代
表的にはボロンを、前記メモリセルを形成すべき基板１
の領域において、１×１０１２〜１×１０１３原子／ｃ
ｍ２のドーズで選択的にインプラントする。このドーパ
ントインプランテーションは、前記メモリセルのしきい
値電圧を調節するのに有用である。同じフォトリソグラ
フィマスクの使用により、酸化物層３００を、基板１の
前記メモリセルを形成すべき領域から選択的に除去す
る。これらのステップの後、構造は図２に示すようにな
り、この図において、前記セルのしきい値電圧の調節に
関するドーパントを導入し、表面から酸化物層３００を
除去した基板１の領域を４で示す。
１の表面上に形成する。酸化物層３００は、好適には、
約１００〜２００Åの厚さを有し、前記高電圧トランジ
スタ、すなわち、例えばそのプログラミングのために前
記メモリセルに必要な比較的高い電圧を制御しなければ
ならないトランジスタのゲート酸化膜の形成に寄与す
る。酸化物層３００を形成した後、フォトリソグラフィ
マスクを前記基板の表面に塗布し、ｐ型ドーパント、代
表的にはボロンを、前記メモリセルを形成すべき基板１
の領域において、１×１０１２〜１×１０１３原子／ｃ
ｍ２のドーズで選択的にインプラントする。このドーパ
ントインプランテーションは、前記メモリセルのしきい
値電圧を調節するのに有用である。同じフォトリソグラ
フィマスクの使用により、酸化物層３００を、基板１の
前記メモリセルを形成すべき領域から選択的に除去す
る。これらのステップの後、構造は図２に示すようにな
り、この図において、前記セルのしきい値電圧の調節に
関するドーパントを導入し、表面から酸化物層３００を
除去した基板１の領域を４で示す。
【００１９】次に、酸化物層３００より薄いシリコン酸
化物層５を、領域４において、図３に示すように形成す
る。約７０〜１００Åの代表的な厚さを有する酸化物層
５は、前記メモリセルに関するゲート酸化膜（ＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭメモリの特別な場合に
おけるトンネル酸化膜）として働き、前に形成された酸
化物層３００共に、前記高電圧トランジスタに関するゲ
ート酸化膜の形成を完成し、前記高電圧トランジスタ
は、酸化物層３００及び酸化物層５の厚さの合計に等し
い厚さの複合酸化物層３によって構成され、約１００〜
３００Åの全体的な厚さを与える（図面において、酸化
物層３を、簡単のために１つの層として示し、酸化物層
５を層３００に重ね、低電圧トランジスタを収容する前
記基板の領域において形成したが、これは、後述するよ
うに、この層３はこれらの領域から完全に除去されるた
め、重要ではない）。
化物層５を、領域４において、図３に示すように形成す
る。約７０〜１００Åの代表的な厚さを有する酸化物層
５は、前記メモリセルに関するゲート酸化膜（ＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭメモリの特別な場合に
おけるトンネル酸化膜）として働き、前に形成された酸
化物層３００共に、前記高電圧トランジスタに関するゲ
ート酸化膜の形成を完成し、前記高電圧トランジスタ
は、酸化物層３００及び酸化物層５の厚さの合計に等し
い厚さの複合酸化物層３によって構成され、約１００〜
３００Åの全体的な厚さを与える（図面において、酸化
物層３を、簡単のために１つの層として示し、酸化物層
５を層３００に重ね、低電圧トランジスタを収容する前
記基板の領域において形成したが、これは、後述するよ
うに、この層３はこれらの領域から完全に除去されるた
め、重要ではない）。
【００２０】依然として図３を参照し、次に、第１ポリ
シリコン層６を、前記チップの表面において堆積させ
る。図４を参照し、次に、フォトリソグラフィマスク１
００を前記チップに塗布し、第１ポリシリコン層６を選
択的にエッチングし、除去し、前記メモリセルに関する
フローティングゲート７を規定する。同時に、前記高電
圧トランジスタに関するゲート電極８及び９を、第１ポ
リシリコン層６において規定する。マスク１００は、第
１ポリシリコン層６も、基板１の前記高性能論理回路網
の低電圧トランジスタを形成すべき領域から完全に除去
されるようなレイアウトを有することに注意すべきであ
る。
シリコン層６を、前記チップの表面において堆積させ
る。図４を参照し、次に、フォトリソグラフィマスク１
００を前記チップに塗布し、第１ポリシリコン層６を選
択的にエッチングし、除去し、前記メモリセルに関する
フローティングゲート７を規定する。同時に、前記高電
圧トランジスタに関するゲート電極８及び９を、第１ポ
リシリコン層６において規定する。マスク１００は、第
１ポリシリコン層６も、基板１の前記高性能論理回路網
の低電圧トランジスタを形成すべき領域から完全に除去
されるようなレイアウトを有することに注意すべきであ
る。
【００２１】マスク１００を完全に除去した後、マスク
１０を塗布し、ｎ型ドーパント、代表的にリンを、約１
〜５×１０１３原子／ｃｍ２のドーズで選択的にインプ
ラントし、拡散させ、ｐチャネル高電圧トランジスタ
（図５）を含むｎ型ウェルを形成する。必要又は望むな
ら、他のインプランテーションを、ｎ型ウェル１１にお
いて、前記ｐチャネル高電圧トランジスタのしきい値電
圧の調節のために行ってもよい。これらのインプランテ
ーションを、前記ドーパントが酸化物層３及びポリシリ
コンゲート８の下に貫通するのに十分高いエネルギーで
行わなければならない。好適なインプランテーションエ
ネルギーは、例えば、１５０〜２５０ｋＶ及び２５０〜
４００ｋＶである。
１０を塗布し、ｎ型ドーパント、代表的にリンを、約１
〜５×１０１３原子／ｃｍ２のドーズで選択的にインプ
ラントし、拡散させ、ｐチャネル高電圧トランジスタ
（図５）を含むｎ型ウェルを形成する。必要又は望むな
ら、他のインプランテーションを、ｎ型ウェル１１にお
いて、前記ｐチャネル高電圧トランジスタのしきい値電
圧の調節のために行ってもよい。これらのインプランテ
ーションを、前記ドーパントが酸化物層３及びポリシリ
コンゲート８の下に貫通するのに十分高いエネルギーで
行わなければならない。好適なインプランテーションエ
ネルギーは、例えば、１５０〜２５０ｋＶ及び２５０〜
４００ｋＶである。
【００２２】ｐ型ドーパント、代表的にＢＦ２を、ｎ型
ウェル１１において、同じマスク１０によって、例え
ば、約１×１０１３〜１×１０１４原子／ｃｍ２のドー
ズでインプラントし、拡散させ、前記ｐチャネル高電圧
トランジスタに関するゲート電極８のそばに配置された
比較的軽くドープされたソース及びドレイン領域１２及
び１３を形成する。これらの比較的軽くドープされた領
域１２及び１３は、（”軽くドープされたドレイン”又
はＬＤＤ領域として知られる）前記ｐ型高電圧トランジ
スタのソース及びドレイン領域の弱くドープされた部分
を構成する。このインプランテーションを、前記前のイ
ンプランテーションより低いエネルギーにおいて行い、
前記ｐ型ドーパントがゲート電極８の下に貫通しないよ
うにする。好適なエネルギーは、例えば、３０ないし７
０ｋＶである。これらのステップ後、構造は、図５に示
すものとなる。
ウェル１１において、同じマスク１０によって、例え
ば、約１×１０１３〜１×１０１４原子／ｃｍ２のドー
ズでインプラントし、拡散させ、前記ｐチャネル高電圧
トランジスタに関するゲート電極８のそばに配置された
比較的軽くドープされたソース及びドレイン領域１２及
び１３を形成する。これらの比較的軽くドープされた領
域１２及び１３は、（”軽くドープされたドレイン”又
はＬＤＤ領域として知られる）前記ｐ型高電圧トランジ
スタのソース及びドレイン領域の弱くドープされた部分
を構成する。このインプランテーションを、前記前のイ
ンプランテーションより低いエネルギーにおいて行い、
前記ｐ型ドーパントがゲート電極８の下に貫通しないよ
うにする。好適なエネルギーは、例えば、３０ないし７
０ｋＶである。これらのステップ後、構造は、図５に示
すものとなる。
【００２３】次に、マスク１０を除去する。
【００２４】同様な方法を、ｎ型高電圧トランジスタに
関して続ける。マスク１０と同様のマスク１４を、前記
チップに塗布する。マスク１４は、前記チップの、ｐチ
ャネル高電圧トランジスタ、メモリセル及び前記高性能
論理回路の低電圧トランジスタを集積すべき領域を覆
い、マスク１４の使用により、ｐ型ドーパント、例えば
ボロンを、基板１において選択的にインプラントし、拡
散させ、前記ｎチャネル高電圧トランジスタを含むｐ型
ウェルを形成する。好適なインプランテーションドーズ
は、例えば、１×１０１２〜１×１０１３原子／ｃｍ２
である。好適なインプランテーションエネルギーは、前
記ドーパントがゲート酸化膜３及びポリシリコンゲート
９を貫通することを可能にする１５０ないし３００ｋＶ
である。
関して続ける。マスク１０と同様のマスク１４を、前記
チップに塗布する。マスク１４は、前記チップの、ｐチ
ャネル高電圧トランジスタ、メモリセル及び前記高性能
論理回路の低電圧トランジスタを集積すべき領域を覆
い、マスク１４の使用により、ｐ型ドーパント、例えば
ボロンを、基板１において選択的にインプラントし、拡
散させ、前記ｎチャネル高電圧トランジスタを含むｐ型
ウェルを形成する。好適なインプランテーションドーズ
は、例えば、１×１０１２〜１×１０１３原子／ｃｍ２
である。好適なインプランテーションエネルギーは、前
記ドーパントがゲート酸化膜３及びポリシリコンゲート
９を貫通することを可能にする１５０ないし３００ｋＶ
である。
【００２５】ｎ型ドーパント、例えば、リンを、同じマ
スク１４によってインプラントし、ｐ型ウェル１５中に
拡散させ、前記ｎチャネル高電圧トランジスタに関する
比較的軽くドープされたｎ型ソース及びドレイン領域１
６及び１７を形成し、これらの領域１６及び１７は、前
記ｎチャネル高電圧トランジスタに関するＬＤＤ領域を
構成する。このインプランテーションドーズを、好適に
は、１×１０１３〜１×１０１４原子／ｃｍ２とし、イ
ンプランテーションエネルギーを、好適には、５０ない
し１００ｋＶとし、このエネルギーは、前記ドーパント
がポリシリコンゲート１０の下に貫通するのを防ぐほど
低い。
スク１４によってインプラントし、ｐ型ウェル１５中に
拡散させ、前記ｎチャネル高電圧トランジスタに関する
比較的軽くドープされたｎ型ソース及びドレイン領域１
６及び１７を形成し、これらの領域１６及び１７は、前
記ｎチャネル高電圧トランジスタに関するＬＤＤ領域を
構成する。このインプランテーションドーズを、好適に
は、１×１０１３〜１×１０１４原子／ｃｍ２とし、イ
ンプランテーションエネルギーを、好適には、５０ない
し１００ｋＶとし、このエネルギーは、前記ドーパント
がポリシリコンゲート１０の下に貫通するのを防ぐほど
低い。
【００２６】次に、マスク１４を除去する。
【００２７】この時点において、前記メモリセル及び高
電圧トランジスタの集積に必要な特別な熱処理は完了す
る。
電圧トランジスタの集積に必要な特別な熱処理は完了す
る。
【００２８】次に、前記高性能論理回路網の低電圧トラ
ンジスタを収容するｎ型及びｐ型ウェルを形成する。こ
の目的のため、マスク２０を前記チップに塗布する。マ
スク２０を前記チップに塗布する。マスク２０は、前記
チップの、前記メモリセル及び高電圧トランジスタのた
めの領域と、前記高性能論理回路網に関する前記ｎ型低
電圧トランジスタの集積のための領域とを覆う。マスク
２０は、前記チップの、前記高性能論理回路網の前記ｐ
型低電圧トランジスタのための領域は覆わないままであ
る。マスク２０の使用により、ｎ型ドーパント、例え
ば、リンを、基板１においてインプラントし、拡散さ
せ、前記低電圧ｐチャネルトランジスタを含むｎ型ウェ
ル２１を形成する。好適なインプランテーションドーズ
は、例えば、１×１０１２〜１×１０１３原子／ｃｍ２
であり、好適なインプランテーションエネルギーは、５
０ないし１００ｋＶである。これらのステップ後、構造
は、図７に示すようになる。
ンジスタを収容するｎ型及びｐ型ウェルを形成する。こ
の目的のため、マスク２０を前記チップに塗布する。マ
スク２０を前記チップに塗布する。マスク２０は、前記
チップの、前記メモリセル及び高電圧トランジスタのた
めの領域と、前記高性能論理回路網に関する前記ｎ型低
電圧トランジスタの集積のための領域とを覆う。マスク
２０は、前記チップの、前記高性能論理回路網の前記ｐ
型低電圧トランジスタのための領域は覆わないままであ
る。マスク２０の使用により、ｎ型ドーパント、例え
ば、リンを、基板１においてインプラントし、拡散さ
せ、前記低電圧ｐチャネルトランジスタを含むｎ型ウェ
ル２１を形成する。好適なインプランテーションドーズ
は、例えば、１×１０１２〜１×１０１３原子／ｃｍ２
であり、好適なインプランテーションエネルギーは、５
０ないし１００ｋＶである。これらのステップ後、構造
は、図７に示すようになる。
【００２９】次に、マスク２０を除去し、マスク２０と
相補的なマスク２２を前記チップに塗布し、このマスク
２２は、前記チップの、前記メモリ、高電圧トランジス
タ及びｐチャネル低電圧トランジスタのための領域を覆
い、前記ｎチャネル低電圧トランジスタのための領域は
覆わないままである。ｐ型ドーパント、例えば、ボロン
を、基板１中にインプラントし、拡散させ、前記高性能
論理回路網の低電圧ｎチャネルトランジスタを含むｐ型
ウェル２３を形成する。好適なインプランテーションド
ーズは、例えば、１０１２〜１×１０１３原子／ｃｍ２
のオーダであり、インプランテーションエネルギーは、
３０ないし３００ｋＶである。図８に示す構造が生じ
る。
相補的なマスク２２を前記チップに塗布し、このマスク
２２は、前記チップの、前記メモリ、高電圧トランジス
タ及びｐチャネル低電圧トランジスタのための領域を覆
い、前記ｎチャネル低電圧トランジスタのための領域は
覆わないままである。ｐ型ドーパント、例えば、ボロン
を、基板１中にインプラントし、拡散させ、前記高性能
論理回路網の低電圧ｎチャネルトランジスタを含むｐ型
ウェル２３を形成する。好適なインプランテーションド
ーズは、例えば、１０１２〜１×１０１３原子／ｃｍ２
のオーダであり、インプランテーションエネルギーは、
３０ないし３００ｋＶである。図８に示す構造が生じ
る。
【００３０】マスク２０を前記チップから除去した後、
誘電層１８を、図９に示すようにその表面に堆積させ
る。誘電層１８は、既知のポリシリコン間（“インター
ポリ”）誘電層であり、このポリシリコン間誘電層は、
フローティングゲートＭＯＳトランジスタによって構成
されたセルを有する不揮発性メモリにおいて、前記メモ
リセルの前記第１ポリシリコン層によって形成されたフ
ローティングゲートを前記メモリセルの前記第２ポリシ
リコン層によって形成された制御ゲートから分離する。
慣例的には、ポリシリコン間誘電層１８を、好適には、
トリプル酸化物−窒化物−酸化物（“ＯＮＯ”）層とす
る。本方法のこのステップは、無視できる熱バランスを
有することに注意すべきである。
誘電層１８を、図９に示すようにその表面に堆積させ
る。誘電層１８は、既知のポリシリコン間（“インター
ポリ”）誘電層であり、このポリシリコン間誘電層は、
フローティングゲートＭＯＳトランジスタによって構成
されたセルを有する不揮発性メモリにおいて、前記メモ
リセルの前記第１ポリシリコン層によって形成されたフ
ローティングゲートを前記メモリセルの前記第２ポリシ
リコン層によって形成された制御ゲートから分離する。
慣例的には、ポリシリコン間誘電層１８を、好適には、
トリプル酸化物−窒化物−酸化物（“ＯＮＯ”）層とす
る。本方法のこのステップは、無視できる熱バランスを
有することに注意すべきである。
【００３１】前記ポリシリコン間誘電層１８を堆積した
後、マスクを前記チップに塗布し、その後の選択的エッ
チングに使用する。フローティングゲートＭＯＳトラン
ジスタによって構成されたメモリセルを有する不揮発性
メモリを製造する慣例的な方法において、このマスク
は、メモリセルのマトリックスを収容する前記チップの
領域を除く前記インターポリ誘電層の選択的除去のため
に働き、前記領域は、正確に、前記メモリセルのフロー
ティングゲートをこれらの制御ゲートから分離するため
に前記インターポリ誘電層が必要とされる場所である。
この理由のために、このマスクは、しばしば、“マトリ
ックスマスク”と呼ばれる。
後、マスクを前記チップに塗布し、その後の選択的エッ
チングに使用する。フローティングゲートＭＯＳトラン
ジスタによって構成されたメモリセルを有する不揮発性
メモリを製造する慣例的な方法において、このマスク
は、メモリセルのマトリックスを収容する前記チップの
領域を除く前記インターポリ誘電層の選択的除去のため
に働き、前記領域は、正確に、前記メモリセルのフロー
ティングゲートをこれらの制御ゲートから分離するため
に前記インターポリ誘電層が必要とされる場所である。
この理由のために、このマスクは、しばしば、“マトリ
ックスマスク”と呼ばれる。
【００３２】不揮発性メモリを製造する慣例的な方法と
相違して、本発明による方法において、前記マトリック
スマスクのジオメトリ（“レイアウト”）を、前記マト
リックスマスクが、前記メモリセルのマトリックスを収
容する前記チップの領域を覆うように修正するが、慣例
的な方法におけるように、前記高電圧トランジスタを収
容する前記チップの領域において、前記マトリックスマ
スクを、前記選択的エッチング中、インターポリ誘電層
１８が、前記高電圧トランジスタのポリシリコンゲート
８及び９上にも残り、前記メモリマトリックスの領域に
おいて、前記第１ポリシリコン層のその後に接触すべき
部分（例えば、図１６及び１７に示すような、前記高電
圧トランジスタのゲート８及び９の領域）と、前記トラ
ンジスタのソース及びドレイン接合１２、１３、１６及
び１７とが、ポリシリコン間誘電層１８から自由なまま
であるように整形する。
相違して、本発明による方法において、前記マトリック
スマスクのジオメトリ（“レイアウト”）を、前記マト
リックスマスクが、前記メモリセルのマトリックスを収
容する前記チップの領域を覆うように修正するが、慣例
的な方法におけるように、前記高電圧トランジスタを収
容する前記チップの領域において、前記マトリックスマ
スクを、前記選択的エッチング中、インターポリ誘電層
１８が、前記高電圧トランジスタのポリシリコンゲート
８及び９上にも残り、前記メモリマトリックスの領域に
おいて、前記第１ポリシリコン層のその後に接触すべき
部分（例えば、図１６及び１７に示すような、前記高電
圧トランジスタのゲート８及び９の領域）と、前記トラ
ンジスタのソース及びドレイン接合１２、１３、１６及
び１７とが、ポリシリコン間誘電層１８から自由なまま
であるように整形する。
【００３３】依然として本発明によれば、ポリシリコン
間誘電層１８のエッチング中、この時点までに前記高性
能論理回路網の低電圧トランジスタのための前記チップ
の領域において残る残余酸化物３もエッチングし、除去
する。
間誘電層１８のエッチング中、この時点までに前記高性
能論理回路網の低電圧トランジスタのための前記チップ
の領域において残る残余酸化物３もエッチングし、除去
する。
【００３４】ポリシリコン間誘電層１８及び残余酸化物
３のエッチングの完了に応じて、前記マトリックスマス
クを除去し、構造は図１０に示すようになる。
３のエッチングの完了に応じて、前記マトリックスマス
クを除去し、構造は図１０に示すようになる。
【００３５】接触すべき領域からの前記ポリシリコン間
誘電層の除去は、その後の絶縁領域２において存在する
前記シリコン酸化物に関して高度に選択的であるエッチ
ングによる、いわゆる“ボーダレス”接触、すなわち、
絶縁酸化物領域に自己整列するように形成された接触の
形成に必須である。
誘電層の除去は、その後の絶縁領域２において存在する
前記シリコン酸化物に関して高度に選択的であるエッチ
ングによる、いわゆる“ボーダレス”接触、すなわち、
絶縁酸化物領域に自己整列するように形成された接触の
形成に必須である。
【００３６】酸化物層３の厚さより薄い、好適には２０
〜８０Åの厚さを有するシリコン酸化物層２４を、前記
高性能回路網の低電圧トランジスタのための前記チップ
の領域における基板１の表面上と、したがってｎ型ウェ
ル２１及びｐ型ウェル２３上とに成長させる。
〜８０Åの厚さを有するシリコン酸化物層２４を、前記
高性能回路網の低電圧トランジスタのための前記チップ
の領域における基板１の表面上と、したがってｎ型ウェ
ル２１及びｐ型ウェル２３上とに成長させる。
【００３７】次に、第２ポリシリコン層２５を、前記チ
ップ全体において堆積し、図１１に示す構造を生じる。
ップ全体において堆積し、図１１に示す構造を生じる。
【００３８】この時点において、前記メモリセルに特有
の最後のステップを行う。第２ポリシリコン層２５、ポ
リシリコン間誘電層１８及び第１ポリシリコン層６の自
己整列選択的エッチングを、前記メモリセルの領域にお
いて、不揮発性メモリを製造する慣例的な方法の内にす
でに与えられ、前記高電圧トランジスタ及び低電圧トラ
ンジスタのための前記チップの領域と、前記セルを形成
すべき前記メモリマトリックスのための領域の部分とを
覆うマスク２８によって行う。このようにして、前記メ
モリセルのフローティングゲート７及び制御ゲート２９
は、完全に規定される。前記メモリセルの“スタックゲ
ート”構造が完全に規定された後、ｎ型ドーパント、例
えばヒ素を、同じマスク２８の使用によってインプラン
トし、拡散させ、前記メモリセルのソース及びドレイン
領域３０及び３１を形成する。好適なインプランテーシ
ョンドーズ及びエネルギーは、例えば、１〜５×１０
１５原子／ｃｍ３及び４０〜１００ｋＶである。これら
のステップの後、構造は図１２に示すようになる。この
ようにして、前記メモリセルの構造を完成する。
の最後のステップを行う。第２ポリシリコン層２５、ポ
リシリコン間誘電層１８及び第１ポリシリコン層６の自
己整列選択的エッチングを、前記メモリセルの領域にお
いて、不揮発性メモリを製造する慣例的な方法の内にす
でに与えられ、前記高電圧トランジスタ及び低電圧トラ
ンジスタのための前記チップの領域と、前記セルを形成
すべき前記メモリマトリックスのための領域の部分とを
覆うマスク２８によって行う。このようにして、前記メ
モリセルのフローティングゲート７及び制御ゲート２９
は、完全に規定される。前記メモリセルの“スタックゲ
ート”構造が完全に規定された後、ｎ型ドーパント、例
えばヒ素を、同じマスク２８の使用によってインプラン
トし、拡散させ、前記メモリセルのソース及びドレイン
領域３０及び３１を形成する。好適なインプランテーシ
ョンドーズ及びエネルギーは、例えば、１〜５×１０
１５原子／ｃｍ３及び４０〜１００ｋＶである。これら
のステップの後、構造は図１２に示すようになる。この
ようにして、前記メモリセルの構造を完成する。
【００３９】次に、マスク２８を除去し、その後の、前
記論理回路網のｐチャネル及びｎチャネル低電圧トラン
ジスタのゲート２６及び２７を規定するための、前記高
性能回路網の低電圧トランジスタのための前記チップの
領域における第２ポリシリコンレベル２５の選択的エッ
チングのための別のマスク２８０を前記チップに塗布す
る。前記高電圧トランジスタのゲート８及び９を覆うカ
バー８０及び９０も、第２ポリシリコンレベル２５にお
いて、同じマスク及び同じエッチングプロセスによって
規定する。前記第２ポリシリコン層が前記高電圧トラン
ジスタ上に残っているという事実は、フローティングポ
リシリコンスペーサが前記ゲートの側において形成する
ことを防ぐ。図１６及び１７に示すように、前記高電圧
トランジスタが関係する限り、マスク２８０のレイアウ
トを、第２ポリシリコン層２５において規定されたカバ
ー８０及び９０が、これらのトランジスタのゲート８及
び９を覆うポリシリコン間誘電層１８の部分の内側に配
置されるようにする。
記論理回路網のｐチャネル及びｎチャネル低電圧トラン
ジスタのゲート２６及び２７を規定するための、前記高
性能回路網の低電圧トランジスタのための前記チップの
領域における第２ポリシリコンレベル２５の選択的エッ
チングのための別のマスク２８０を前記チップに塗布す
る。前記高電圧トランジスタのゲート８及び９を覆うカ
バー８０及び９０も、第２ポリシリコンレベル２５にお
いて、同じマスク及び同じエッチングプロセスによって
規定する。前記第２ポリシリコン層が前記高電圧トラン
ジスタ上に残っているという事実は、フローティングポ
リシリコンスペーサが前記ゲートの側において形成する
ことを防ぐ。図１６及び１７に示すように、前記高電圧
トランジスタが関係する限り、マスク２８０のレイアウ
トを、第２ポリシリコン層２５において規定されたカバ
ー８０及び９０が、これらのトランジスタのゲート８及
び９を覆うポリシリコン間誘電層１８の部分の内側に配
置されるようにする。
【００４０】次に、慣例的な方法ステップは、（例え
ば、図１５において示す領域３６及び３７のような）前
記高性能論理回路網のｎチャネル及びｐチャネル低電圧
トランジスタに関するソース及びドレイン領域の軽くド
ープされた部分（ＬＤＤ）の形成に続く。
ば、図１５において示す領域３６及び３７のような）前
記高性能論理回路網のｎチャネル及びｐチャネル低電圧
トランジスタに関するソース及びドレイン領域の軽くド
ープされた部分（ＬＤＤ）の形成に続く。
【００４１】次に、スペーサ（図１５において３９で示
す）を、既知のように、前記メモリセルのゲートと、高
電圧及び低電圧双方のトランジスタのゲートの側におい
て形成する。
す）を、既知のように、前記メモリセルのゲートと、高
電圧及び低電圧双方のトランジスタのゲートの側におい
て形成する。
【００４２】前記スペーサを形成した後、ソース及びド
レイン領域のより重くドープされた部分（例えば、図１
５の領域４４、４５及び４６、４７）を、前記高電圧及
び低電圧トランジスタに関して形成する。
レイン領域のより重くドープされた部分（例えば、図１
５の領域４４、４５及び４６、４７）を、前記高電圧及
び低電圧トランジスタに関して形成する。
【００４３】次に、シリサイド化プロセスを、好適に
は、前記トランジスタのソース及びドレイン領域と、こ
れらのゲートとにおいて行い、シリサイド領域を形成す
る。
は、前記トランジスタのソース及びドレイン領域と、こ
れらのゲートとにおいて行い、シリサイド領域を形成す
る。
【００４４】次に、誘電層を堆積し、これらにおいて、
前記高電圧及び低電圧トランジスタのゲートとソース及
びドレイン領域と、前記セルのゲートとソース及びドレ
イン領域とに接触するためのビアを開ける。
前記高電圧及び低電圧トランジスタのゲートとソース及
びドレイン領域と、前記セルのゲートとソース及びドレ
イン領域とに接触するためのビアを開ける。
【００４５】図１５は、前の図と比較してわずかに拡大
したスケールにおいて、前記製造プロセスの完了におけ
る前記ｎチャネル高電圧トランジスタ、メモリセル及び
ｐチャネル低電圧トランジスタを示す。すでに説明した
要素と同時に、前記高電圧トランジスタ及び低電圧トラ
ンジスタの重くドープされたソース及びドレイン領域４
６、４７、４４及び４５上と、前記メモリセルのソース
及びドレイン領域３０及び３１上と、前記ゲート電極上
とに形成されたシリサイド領域５０が見える。誘電層５
２において形成され、金属化ライン５３が前記トランジ
スタ及びメモリセルのソース及びドレイン領域とゲート
電極とに接触することを可能にするコンタクトビア５１
も見える。
したスケールにおいて、前記製造プロセスの完了におけ
る前記ｎチャネル高電圧トランジスタ、メモリセル及び
ｐチャネル低電圧トランジスタを示す。すでに説明した
要素と同時に、前記高電圧トランジスタ及び低電圧トラ
ンジスタの重くドープされたソース及びドレイン領域４
６、４７、４４及び４５上と、前記メモリセルのソース
及びドレイン領域３０及び３１上と、前記ゲート電極上
とに形成されたシリサイド領域５０が見える。誘電層５
２において形成され、金属化ライン５３が前記トランジ
スタ及びメモリセルのソース及びドレイン領域とゲート
電極とに接触することを可能にするコンタクトビア５１
も見える。
【００４６】図１６は、高電圧トランジスタの模式的平
面図であり、図１７は、その図１６のラインＸＶＩＩ−
ＸＶＩＩによって示す面において切断した図を示す。前
記トランジスタの第１ポリゲート９を覆うポリシリコン
間誘電層１８の部分は、第２ポリカバー９０が完全にポ
リシリコン間誘電層１８内になるように延在することに
注意すべきである。ポリシリコン間誘電層１８は、第２
ポリカバー９０に接触するコンタクト５１の列と、他方
において、下にある第１ポリゲート９に接触するコンタ
クト５１の列との間の位置において終了する。
面図であり、図１７は、その図１６のラインＸＶＩＩ−
ＸＶＩＩによって示す面において切断した図を示す。前
記トランジスタの第１ポリゲート９を覆うポリシリコン
間誘電層１８の部分は、第２ポリカバー９０が完全にポ
リシリコン間誘電層１８内になるように延在することに
注意すべきである。ポリシリコン間誘電層１８は、第２
ポリカバー９０に接触するコンタクト５１の列と、他方
において、下にある第１ポリゲート９に接触するコンタ
クト５１の列との間の位置において終了する。
【００４７】前記高電圧トランジスタのゲート８及び９
上のポリシリコンカバー８０、９０の存在によって、比
較的軽くドープされたソース及びドレイン領域の部分１
２及び１３を、領域４６及び４７を形成するための比較
的高いドーズにおけるドーパントのインプランテーショ
ン中に保護する特別なマスクを設ける必要はない。実際
には、カバー８０及び９０がこの機能を行う。カバー８
０及び９０は、前記比較的軽くドープされたソース及び
ドレイン部分がシリサイド化されるのを防ぐ機能も行
い、これは、通常、特別なマスクの塗布を必要とする。
上のポリシリコンカバー８０、９０の存在によって、比
較的軽くドープされたソース及びドレイン領域の部分１
２及び１３を、領域４６及び４７を形成するための比較
的高いドーズにおけるドーパントのインプランテーショ
ン中に保護する特別なマスクを設ける必要はない。実際
には、カバー８０及び９０がこの機能を行う。カバー８
０及び９０は、前記比較的軽くドープされたソース及び
ドレイン部分がシリサイド化されるのを防ぐ機能も行
い、これは、通常、特別なマスクの塗布を必要とする。
【００４８】本発明の有利な態様は、メモリデバイスと
高性能低電圧回路網とを同じチップにおいて集積する製
造方法の状況内で、前記メモリセルのフローティングゲ
ートと前記高電圧トランジスタのゲート電極の双方を形
成する同じポリシリコン層（前記第１ポリシリコン層）
を使用することから成る。
高性能低電圧回路網とを同じチップにおいて集積する製
造方法の状況内で、前記メモリセルのフローティングゲ
ートと前記高電圧トランジスタのゲート電極の双方を形
成する同じポリシリコン層（前記第１ポリシリコン層）
を使用することから成る。
【００４９】この形式のアプローチは、前記高電圧トラ
ンジスタに関するソース及びドレインインプランテーシ
ョンを、前記低電圧トランジスタに関するソース及びド
レインインプランテーションから完全に分離することを
可能にする。
ンジスタに関するソース及びドレインインプランテーシ
ョンを、前記低電圧トランジスタに関するソース及びド
レインインプランテーションから完全に分離することを
可能にする。
【００５０】本発明による方法は、プログラム可能な不
揮発性メモリの製造に必要な方法のステップを、進歩し
た高性能論理回路の製造方法に、前記論理回路網を製造
するのに必要なマスクに加えて最小の数のマスクで、組
み込むことを可能にする。高密度メモリに関する上述し
た実施形態において、高性能論理回路網に関する方法に
おいて設けられるマスクに加えて６つのマスクが存在
し、より正確には、前記メモリセルのトンネル酸化膜を
形成するマスクと、前記第１ポリシリコンレベルを規定
するマスクと、前記ｐチャネル高電圧トランジスタに関
するｎ型ウェルを形成するマスクと、ｎチャネル高電圧
トランジスタに関するｐ型ウェルを形成するマスクと、
前記マトリックス領域における第２ポリシリコンレベル
及びインターポリ誘電層の自己整列エッチングに関する
マトリックスマスクと、前記マトリックスにおける第２
シリコンレベル及びポリシリコン間誘電体の自己整列エ
ッチングに関するマスクとが存在する。
揮発性メモリの製造に必要な方法のステップを、進歩し
た高性能論理回路の製造方法に、前記論理回路網を製造
するのに必要なマスクに加えて最小の数のマスクで、組
み込むことを可能にする。高密度メモリに関する上述し
た実施形態において、高性能論理回路網に関する方法に
おいて設けられるマスクに加えて６つのマスクが存在
し、より正確には、前記メモリセルのトンネル酸化膜を
形成するマスクと、前記第１ポリシリコンレベルを規定
するマスクと、前記ｐチャネル高電圧トランジスタに関
するｎ型ウェルを形成するマスクと、ｎチャネル高電圧
トランジスタに関するｐ型ウェルを形成するマスクと、
前記マトリックス領域における第２ポリシリコンレベル
及びインターポリ誘電層の自己整列エッチングに関する
マトリックスマスクと、前記マトリックスにおける第２
シリコンレベル及びポリシリコン間誘電体の自己整列エ
ッチングに関するマスクとが存在する。
【００５１】さらに追加のマスクによって、前記メモリ
セルのボディを、基板１の分極とは別個に分極できるよ
うにするために、この中で前記メモリセルを形成する埋
め込みウェルを形成することができる。この場合におい
て、追加のマスクの数は７になる。
セルのボディを、基板１の分極とは別個に分極できるよ
うにするために、この中で前記メモリセルを形成する埋
め込みウェルを形成することができる。この場合におい
て、追加のマスクの数は７になる。
【００５２】上述した６つ又は７つのマスクに加えて依
然として他の追加のマスクによって、高密度メモリさえ
集積することができ、この目的に関して、自己整列され
たソースを有するメモリマトリックスの製造に関するマ
スクを設けるだけで十分である。
然として他の追加のマスクによって、高密度メモリさえ
集積することができ、この目的に関して、自己整列され
たソースを有するメモリマトリックスの製造に関するマ
スクを設けるだけで十分である。
【００５３】他の形式のメモリセルを集積すべき場合、
追加のマスクの数を、上述した実施形態より少なくして
もよく、例えば、前記メモリマトリックスの領域におけ
る第２ポリシリコンレベル及びポリシリコン間誘電体の
自己整列エッチングに関するマスクをなくすことによっ
て、５つに減らすことができる。
追加のマスクの数を、上述した実施形態より少なくして
もよく、例えば、前記メモリマトリックスの領域におけ
る第２ポリシリコンレベル及びポリシリコン間誘電体の
自己整列エッチングに関するマスクをなくすことによっ
て、５つに減らすことができる。
【００５４】
【発明の効果】本発明による方法の固有のモジュラリテ
ィによって、前記低電圧論理回路のトランジスタの性能
は、本方法内の、前記メモリセルと前記比較的高電圧の
トランジスタとを集積する特別なステップの導入によっ
て変化しない。前記低電圧トランジスタにおける影響
は、前記メモリセルを製造するのに必要な本方法のステ
ップは開始時に関係するため、最小である。
ィによって、前記低電圧論理回路のトランジスタの性能
は、本方法内の、前記メモリセルと前記比較的高電圧の
トランジスタとを集積する特別なステップの導入によっ
て変化しない。前記低電圧トランジスタにおける影響
は、前記メモリセルを製造するのに必要な本方法のステ
ップは開始時に関係するため、最小である。
【図１】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図２】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図３】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図４】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図５】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図６】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図７】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図８】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図９】 本発明による製造方法の主なステップを断面
において示す図である。
において示す図である。
【図１０】 本発明による製造方法の主なステップを断
面において示す図である。
面において示す図である。
【図１１】 本発明による製造方法の主なステップを断
面において示す図である。
面において示す図である。
【図１２】 本発明による製造方法の主なステップを断
面において示す図である。
面において示す図である。
【図１３】 本発明による製造方法の主なステップを断
面において示す図である。
面において示す図である。
【図１４】 本発明による製造方法の主なステップを断
面において示す図である。
面において示す図である。
【図１５】 前記製造プロセスの完了における前の図の
構造を、断面において、比較してわずかに拡大したスケ
ールにおいて示す図である、
構造を、断面において、比較してわずかに拡大したスケ
ールにおいて示す図である、
【図１６】 高電圧トランジスタの模式的平面図であ
る。
る。
【図１７】 高電圧トランジスタの図１６のラインＸＶ
ＩＩ−ＸＶＩＩの面において取った断面図である。
ＩＩ−ＸＶＩＩの面において取った断面図である。
１ 基板 ２ シリコン酸化物絶縁領域 ３、５、２４、３００ ゲート酸化物層 ４ 表面から酸化物層３００を除去した基板１の領域 ６ 第１ポリシリコン層 ７ フローティングゲート ８、９、２６、２７ ゲート電極 １０、１４、２０、２２、２８、１００、２８０ フォ
トリソグラフィマスク １１、２１ ｎ型ウェル １２、１６、３６ ソース領域の軽くドープされた部分 １３、１７、３７ ドレイン領域の軽くドープされた部
分 １５、２３ ｐ型ウェル １８、５２ 誘電層 ２５ 第２ポリシリコン層 ２９ 制御ゲート ３０ ソース領域 ３１ ドレイン領域 ３４ シリコン酸化物層 ３９ スペーサ ４４、４６ ソース領域の重くドープされた部分 ４５、４７ ドレイン領域の重くドープされた部分 ５０ シリサイド領域 ５１ コンタクト ５３ 金属化ライン ８０、９０ カバー
トリソグラフィマスク １１、２１ ｎ型ウェル １２、１６、３６ ソース領域の軽くドープされた部分 １３、１７、３７ ドレイン領域の軽くドープされた部
分 １５、２３ ｐ型ウェル １８、５２ 誘電層 ２５ 第２ポリシリコン層 ２９ 制御ゲート ３０ ソース領域 ３１ ドレイン領域 ３４ シリコン酸化物層 ３９ スペーサ ４４、４６ ソース領域の重くドープされた部分 ４５、４７ ドレイン領域の重くドープされた部分 ５０ シリサイド領域 ５１ コンタクト ５３ 金属化ライン ８０、９０ カバー
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 アルフォンソ マウレッリ イタリア国 ミラノ 20050 サルビアー テ ヴィア モロ ６ (72)発明者 エリザベッタ パルンボ イタリア国 20136 ミラノ ヴィア カ ルロ ヴィッタディーニ ６ (72)発明者 ファウスト ピアッツァ イタリア国 ミラノ 20041 アグラーテ ブリアンツァ ヴィア バッティスティ 12
Claims (8)
- 【請求項１】 第１動作電圧において動作するメモリデ
バイスと、前記第１動作電圧より低い第２動作電圧にお
いて動作する高性能論理回路網とを具える集積回路を製
造する方法において、 各々が、前記第１動作電圧において動作する第１トラン
ジスタと、前記第２動作電圧において動作する第２トラ
ンジスタのための、半導体基板（１）の第１及び第２部
分における、第１厚さを有するゲート酸化物の第１層
（３）の形成と、前記メモリデバイスのメモリセルのた
めの前記半導体基板の第３部分における、第２厚さを有
するゲート酸化物の第２層（５）の形成と、 前記基板（１）の第１、第２及び第３部分における、第
１ポリシリコン層の堆積と、 前記第１ポリシリコン層を前記基板の第１及び第３部分
から選択的に除去し、前記第１トランジスタに関するゲ
ート電極（８，９）と、前記メモリセルに関するフロー
ティングゲート電極（７）とを規定し、前記第１ポリシ
リコン層を前記基板の第２部分から完全に除去すること
と、 前記基板（１）の第１、第２及び第３部分におけるポリ
シリコン間誘電層（１８）の堆積と、 前記ポリシリコン間誘電層（１８）を前記基板（１）の
第１及び第３部分から選択的に除去して、前記ポリシリ
コン間誘電層（１８）が、前記第１トランジスタのゲー
ト電極（８，９）と、前記メモリセルのフローティング
ゲート電極（７）とにおいて残るようにし、前記ポリシ
リコン間誘電層（１８）を、前記基板（１）の第２部分
から、前記第１酸化物層（２）と共に完全に除去するこ
とと、 前記第２基板部分（１）における、前記第１ゲート酸化
物層（３）の第１厚さより薄い第３厚さを有する第３ゲ
ート酸化物層（２４）の形成と、 前記基板（１）の第１、第２及び第３部分における第２
ポリシリコン層（２５）の堆積と、 前記半導体基板の第３部分における前記第２ポリシリコ
ン層（２５）を第１選択的エッチングし、前記メモリセ
ルのゲート構造（７，１８，２９）を規定することと、 前記基板（１）の第１及び第２部分における前記第２ポ
リシリコン層（２５）を第２選択的エッチングして、前
記第２トランジスタのゲート電極（２６，２７）を規定
すると共に、前記第１トランジスタのゲート電極（８，
９）に関するポリシリコンカバー（８０，９０）を形成
することとを与えることを特徴とする、 - 【請求項２】 請求項１に記載の集積回路を製造する方
法において、前記基板（１）の第１及び第２部分におけ
る第１ゲート酸化物層（３）の形成が、前記第１酸化物
層（３００）の成長と、その後の前記第１酸化物層（３
００）における第２ゲート酸化物層（５）の成長とを与
え、前記第１ゲート酸化物層（３）が、前記第１酸化物
層（３００）及び第２ゲート酸化物層（５）から成るよ
うにしたことを特徴とする、集積回路を製造する方法。 - 【請求項３】 請求項２に記載の集積回路を製造する方
法において、前記第１ゲート酸化物層（３）が１００〜
３００Åの厚さを有し、前記第２ゲート酸化物層（５）
が７０〜１１０Åの厚さを有し、前記第３ゲート酸化物
層（２４）が２０〜８０Åの厚さを有するようにしたこ
とを特徴とする、集積回路を製造する方法。 - 【請求項４】 請求項１、２又は３に記載の集積回路を
製造する方法において、前記基板（１）の第１部分にお
ける、前記第１形式のトランジスタを収容する第１導電
型の高電圧ウェル及び第２導電型の高電圧ウェル（１
１，１５）の形成を与えることを特徴とする、集積回路
を製造する方法。 - 【請求項５】 請求項４に記載の集積回路を製造する方
法において、前記高電圧ウェル（１１，１５）の形成に
関して、第１導電型のドーパント及び第２導電型のドー
パントの、各々、１〜５×１０１２原子／ｃｍ２及び１
×１０１２〜１×１０１３原子／ｃｍ２のドーズにおけ
る前記基板（１）への選択的導入を与えることを特徴と
する、集積回路を製造する方法。 - 【請求項６】 請求項５に記載の集積回路を製造する方
法において、前記第２基板部分（１）における、前記第
２形式のトランジスタを収容する第１導電型の低電圧ウ
ェル及び第２導電型の低電圧ウェル（２１、２３）の形
成を与えることを特徴とする、集積回路を製造する方
法。 - 【請求項７】 請求項６に記載の集積回路を製造する方
法において、前記低電圧ウェル（２１，２３）の形成に
関して、第１導電型のドーパント及び第２導電型のドー
パントの、各々、１×１０１２〜１×１０１３原子／ｃ
ｍ２のドーズにおける前記基板（１）への選択的導入を
与えることを特徴とする、集積回路を製造する方法。 - 【請求項８】 同じ半導体チップにおいて集積された、
低電圧において動作する高性能論理回路網と、前記低電
圧より高い高電圧において動作するメモリデバイスと、
前記メモリデバイスに関する、前記高電圧において動作
する高電圧回路網とを具える集積回路において、前記高
電圧に関する回路網が、第１厚さを有する第１ゲート酸
化物層（３）と、第２ポリシリコン層（２５）から形成
されたカバー（８０，９０）によって覆われたポリシリ
コン間誘電層（１８）によって覆われた第１ポリシリコ
ン層（６）から形成されたゲート電極とを有する第１ト
ランジスタを具え、前記メモリデバイスが、第２ゲート
酸化物層（５）と、前記第１ポリシリコン層（６）から
形成されたフローティングゲート（７）と、前記第２ポ
リシリコン層（２５）から形成された制御ゲート（２
９）とを各々が有し、前記フローティングゲート及び制
御ゲートが前記ポリシリコン間誘電層（１８）によって
分離されたメモリセルを具え、前記低電圧論理回路網
が、第３ゲート酸化物層（２４）と、前記第２ポリシリ
コン層（２５）から形成されたゲート（２６，２７）と
を各々が有する第２トランジスタを具えることを特徴と
する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00830236A EP1139419A1 (en) | 2000-03-29 | 2000-03-29 | Method of manufacturing an electrically programmable, non-volatile memory with logic circuitry |
| EP00830236:6 | 2000-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001313374A true JP2001313374A (ja) | 2001-11-09 |
Family
ID=8175261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095119A Pending JP2001313374A (ja) | 2000-03-29 | 2001-03-29 | 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP1139419A1 (ja) |
| JP (1) | JP2001313374A (ja) |
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