JP2000133729A - 非サリサイド処理不揮発性メモリセル、非サリサイド処理高電圧トランジスタ、及びサリサイド処理接合低電圧トランジスタを含む電子デバイスの製法および電子デバイス - Google Patents
非サリサイド処理不揮発性メモリセル、非サリサイド処理高電圧トランジスタ、及びサリサイド処理接合低電圧トランジスタを含む電子デバイスの製法および電子デバイスInfo
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
(57)【要約】
【課題】 不揮発性メモリセル及び高速トランジスタを
容易かつ低価で得る。 【解決手段】 低圧トランジスタを形成する第１領域に
ＬＶ酸化物、高圧トランジスタを形成する第２領域にＨ
Ｖ酸化物、ＥＥＰＲＯＭセルの選択トランジスタ及びメ
モリトランジスタを形成する第３領域に選択酸化物、ト
ンネル酸化物及びマトリックス酸化物の各領域を形成
し；トンネル酸化物及びマトリックス酸化物領域にフロ
ーティングゲートを形成し；この上に絶縁領域を形成
し；ＬＶゲート酸化物領域にＬＶゲート領域を形成し；
ＬＶゲート領域の側方に第１ソース及びドレン領域を形
成し；ＬＶソース及びドレン領域及び第１ゲート領域に
珪化物領域を形成し；第２及び第３領域を被覆する半導
体領域を形成し；半導体領域を成形して同時にＨＶゲー
ト、選択ゲート、制御ゲートの各領域を得る。
容易かつ低価で得る。 【解決手段】 低圧トランジスタを形成する第１領域に
ＬＶ酸化物、高圧トランジスタを形成する第２領域にＨ
Ｖ酸化物、ＥＥＰＲＯＭセルの選択トランジスタ及びメ
モリトランジスタを形成する第３領域に選択酸化物、ト
ンネル酸化物及びマトリックス酸化物の各領域を形成
し；トンネル酸化物及びマトリックス酸化物領域にフロ
ーティングゲートを形成し；この上に絶縁領域を形成
し；ＬＶゲート酸化物領域にＬＶゲート領域を形成し；
ＬＶゲート領域の側方に第１ソース及びドレン領域を形
成し；ＬＶソース及びドレン領域及び第１ゲート領域に
珪化物領域を形成し；第２及び第３領域を被覆する半導
体領域を形成し；半導体領域を成形して同時にＨＶゲー
ト、選択ゲート、制御ゲートの各領域を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、非サリサイド処理
不揮発性メモリセル、非サリサイド処理高電圧（ＨＶ）
トランジスタ及びサリサイド処理接合低電圧（ＬＶ）ト
ランジスタを含む電子デバイスの製法に係わる。
不揮発性メモリセル、非サリサイド処理高電圧（ＨＶ）
トランジスタ及びサリサイド処理接合低電圧（ＬＶ）ト
ランジスタを含む電子デバイスの製法に係わる。
【０００２】
【従来の技術】最新の製法（ゲート長が最大０．３５ミ
クロン）では、拡散をサリサイド（salicide）する技術
を利用する高速デバイスにＥＥＰＲＯＭタイプの不揮発
性メモリを集積することが必要になってきた。公知のよ
うに、この技術は接合抵抗を抑制する“サリサイド”
（self-aligned silicide,自己整合珪化物）層の利用に
基づく技術である。サリサイド層（代表的な例としては
チタンが挙げられるが、コバルトその他の遷移金属も含
まれる）を形成するには、チタンの場合なら、デバイス
の全面にチタン層を付着させ、熱処理の工程でチタンを
シリコンと反応させて接合及びゲート領域を露出状態の
まま残して珪化チタンを形成する。次いで、（例えば、
酸化物領域に付着した）非反応チタンを、適当な溶液を
使用してエッチングし、珪化チタンを無傷のまま残す。
このようにしてゲート領域と接合は互いに並列に低抵抗
（約３〜４Ω／平方）の珪化物層で被覆され、該層がト
ランジスタの直列抵抗を低下させる。“サリサイド”技
術はR.A. Hakenの論文”Application of the self-alig
ned titanium silicide process to very large-scalei
ntegrated n-metal-oxide-semiconductor and compleme
ntary metal-oxide-semiconductor technologies", J.
Vac. Sci. Technol. B, vol. 3, No. 6, Nov/Dec, 1985
に記載されている。
クロン）では、拡散をサリサイド（salicide）する技術
を利用する高速デバイスにＥＥＰＲＯＭタイプの不揮発
性メモリを集積することが必要になってきた。公知のよ
うに、この技術は接合抵抗を抑制する“サリサイド”
（self-aligned silicide,自己整合珪化物）層の利用に
基づく技術である。サリサイド層（代表的な例としては
チタンが挙げられるが、コバルトその他の遷移金属も含
まれる）を形成するには、チタンの場合なら、デバイス
の全面にチタン層を付着させ、熱処理の工程でチタンを
シリコンと反応させて接合及びゲート領域を露出状態の
まま残して珪化チタンを形成する。次いで、（例えば、
酸化物領域に付着した）非反応チタンを、適当な溶液を
使用してエッチングし、珪化チタンを無傷のまま残す。
このようにしてゲート領域と接合は互いに並列に低抵抗
（約３〜４Ω／平方）の珪化物層で被覆され、該層がト
ランジスタの直列抵抗を低下させる。“サリサイド”技
術はR.A. Hakenの論文”Application of the self-alig
ned titanium silicide process to very large-scalei
ntegrated n-metal-oxide-semiconductor and compleme
ntary metal-oxide-semiconductor technologies", J.
Vac. Sci. Technol. B, vol. 3, No. 6, Nov/Dec, 1985
に記載されている。
【０００３】
【発明が解決しようとする課題】しかし、不揮発性メモ
リをプログラムするのに必要な高電圧（１６Ｖ以上）は
メモリセルの拡散の“サリサイド”には矛盾する。これ
は、サリサイド処理された接合のブレークダウン電圧が
１３Ｖ以下だからである。従って、不揮発性メモリセル
とサリサイド処理された高速トランジスタとの集積を可
能にする製法が試みられている。しかし、この両素子は
それぞれ異なる特性を有し、異なる製造工程を必要とす
るので、その集積化は困難である。
リをプログラムするのに必要な高電圧（１６Ｖ以上）は
メモリセルの拡散の“サリサイド”には矛盾する。これ
は、サリサイド処理された接合のブレークダウン電圧が
１３Ｖ以下だからである。従って、不揮発性メモリセル
とサリサイド処理された高速トランジスタとの集積を可
能にする製法が試みられている。しかし、この両素子は
それぞれ異なる特性を有し、異なる製造工程を必要とす
るので、その集積化は困難である。
【０００４】そこで本発明の目的は容易に、かつ低コス
トで実現できる、マスク数の少ない不揮発性メモリセル
及び高速トランジスタの製法を提供することにある。
トで実現できる、マスク数の少ない不揮発性メモリセル
及び高速トランジスタの製法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＬＶトランジスタ（８０）、ＨＶトラン
ジスタ（８１）及びメモリセル（８２）を含む電子デバ
イスを製造するに当たって、ａ）シリコン基板（２）の
低電圧トランジスタを形成すべき第１領域（１９）にＬ
Ｖ酸化物領域（３６）を、前記基板の高電圧トランジス
タを形成すべき第２領域（１４）にＨＶ酸化物領域（３
４）を、前記基板のＥＥＰＲＯＭセルの選択トランジス
タ（８３）及びメモリトランジスタ（８４）を形成すべ
き第３領域に選択酸化物領域（３４）、トンネル酸化物
領域（２６ｂ）及びマトリックス酸化物領域（２５ｂ）
をそれぞれ形成し；ｂ）前記トンネル酸化物領域及び前
記マトリックス酸化物領域にフローティングゲート領域
（２７ｂ）を形成し；ｃ）前記フローティングゲート領
域に絶縁領域（３１ｂ）を形成し；ｄ）前記ＬＶゲート
酸化物領域にＬＶゲート領域（４３ａ）を形成し；ｅ）
前記ＬＶゲート領域（４３ａ）の側方に第１ソース及び
ドレン領域（４８、５５）を形成し；ｆ）前記ＬＶソー
ス及びドレン領域（４８、５５）及び前記第１ゲート領
域に珪化物領域（７５ａ１、７５ａ２）を形成し；ｇ）
前記第２及び第３領域（１３、１４）を完全に被覆する
半導体材料領域（４３）を形成し；更にｈ）前記半導体
領域を成形する工程によって、同時に、前記ＨＶ酸化物
領域にＨＶゲート領域（４３ｄ）を、前記選択酸化物領
域に選択ゲート領域（４３ｃ）を、更に前記絶縁領域に
制御ゲート領域（４３ｄ）を形成する、電子デバイスの
製法を提供する。
め、本発明は、ＬＶトランジスタ（８０）、ＨＶトラン
ジスタ（８１）及びメモリセル（８２）を含む電子デバ
イスを製造するに当たって、ａ）シリコン基板（２）の
低電圧トランジスタを形成すべき第１領域（１９）にＬ
Ｖ酸化物領域（３６）を、前記基板の高電圧トランジス
タを形成すべき第２領域（１４）にＨＶ酸化物領域（３
４）を、前記基板のＥＥＰＲＯＭセルの選択トランジス
タ（８３）及びメモリトランジスタ（８４）を形成すべ
き第３領域に選択酸化物領域（３４）、トンネル酸化物
領域（２６ｂ）及びマトリックス酸化物領域（２５ｂ）
をそれぞれ形成し；ｂ）前記トンネル酸化物領域及び前
記マトリックス酸化物領域にフローティングゲート領域
（２７ｂ）を形成し；ｃ）前記フローティングゲート領
域に絶縁領域（３１ｂ）を形成し；ｄ）前記ＬＶゲート
酸化物領域にＬＶゲート領域（４３ａ）を形成し；ｅ）
前記ＬＶゲート領域（４３ａ）の側方に第１ソース及び
ドレン領域（４８、５５）を形成し；ｆ）前記ＬＶソー
ス及びドレン領域（４８、５５）及び前記第１ゲート領
域に珪化物領域（７５ａ１、７５ａ２）を形成し；ｇ）
前記第２及び第３領域（１３、１４）を完全に被覆する
半導体材料領域（４３）を形成し；更にｈ）前記半導体
領域を成形する工程によって、同時に、前記ＨＶ酸化物
領域にＨＶゲート領域（４３ｄ）を、前記選択酸化物領
域に選択ゲート領域（４３ｃ）を、更に前記絶縁領域に
制御ゲート領域（４３ｄ）を形成する、電子デバイスの
製法を提供する。
【０００６】更に本発明は、低電圧トランジスタ（８
０）、高電圧トランジスタ（８１）、及び選択トランジ
スタ（８３）及びメモリトランジスタ（８４）を含むＥ
ＥＰＲＯＭセル（８２）を含み、前記メモリトランジス
タ（８４）は、積層構造（２７ｂ、３１ｂ、４３ｂ）
と、前記積層構造の第１の側における第２導電タイプ半
導体材料の基板（２）中に形成された第１導電タイプの
第１導電領域（６５ｂ）を含み、前記積層構造は制御ゲ
ート領域（４３ｂ）、絶縁領域（３１ｂ）及びフローテ
ィングゲート領域（２７ｂ）を画定するものであり；前
記選択トランジスタは、どちらも前記基板に形成された
選択ゲート領域（４３ｃ）及び前記第１導電タイプの第
２導電領域（６５ａ）を含み；前記基板に、前記選択ト
ランジスタの側方に位置し、一部が前記メモリトランジ
スタの前記積層構造の下に位置するように連結領域（２
２）を設け；前記低電圧トランジスタが、いずれもサリ
サイド処理されたソース及びドレイン領域（４８、５
５）及び制御ゲート領域（４３ａ、７５ａ２）を有し；
前記高電圧トランジスタがソース及びドレイン領域（６
４）を有する、電子デバイスであって、前記高電圧トラ
ンジスタの前記ソース及びドレイン領域、前記第１導電
領域、前記積層構造及び前記選択ゲート領域がサリサイ
ド処理されていない電子デバイスを提供する。
０）、高電圧トランジスタ（８１）、及び選択トランジ
スタ（８３）及びメモリトランジスタ（８４）を含むＥ
ＥＰＲＯＭセル（８２）を含み、前記メモリトランジス
タ（８４）は、積層構造（２７ｂ、３１ｂ、４３ｂ）
と、前記積層構造の第１の側における第２導電タイプ半
導体材料の基板（２）中に形成された第１導電タイプの
第１導電領域（６５ｂ）を含み、前記積層構造は制御ゲ
ート領域（４３ｂ）、絶縁領域（３１ｂ）及びフローテ
ィングゲート領域（２７ｂ）を画定するものであり；前
記選択トランジスタは、どちらも前記基板に形成された
選択ゲート領域（４３ｃ）及び前記第１導電タイプの第
２導電領域（６５ａ）を含み；前記基板に、前記選択ト
ランジスタの側方に位置し、一部が前記メモリトランジ
スタの前記積層構造の下に位置するように連結領域（２
２）を設け；前記低電圧トランジスタが、いずれもサリ
サイド処理されたソース及びドレイン領域（４８、５
５）及び制御ゲート領域（４３ａ、７５ａ２）を有し；
前記高電圧トランジスタがソース及びドレイン領域（６
４）を有する、電子デバイスであって、前記高電圧トラ
ンジスタの前記ソース及びドレイン領域、前記第１導電
領域、前記積層構造及び前記選択ゲート領域がサリサイ
ド処理されていない電子デバイスを提供する。
【０００７】
【発明の実施の形態】本発明の詳細をその好ましい実施
例に基づき、添付の図面に沿って以下に説明する。以下
の説明はＬＶ（低電圧、高速）及びＨＶ（高電圧）ＮＭ
ＯＳトランジスタ、ＬＶ及びＨＶ・ＰＭＯＳトランジス
タ、及び選択トランジスタとメモリトランジスタとで形
成されるＥＥＰＲＯＭメモリセルに係わる。特に、ＮＭ
ＯＳ及びＰＭＯＳトランジスタの製造には重複する部分
があるので、図面には、ＮＭＯＳトランジスタに係わる
製造段階とＰＭＯＳトランジスタに係わる製造段階だけ
を示してある。ＥＥＰＲＯＭメモリセルはメモリアレイ
を形成し、アレイゾーンとも呼称されるウエファ部分に
形成される。
例に基づき、添付の図面に沿って以下に説明する。以下
の説明はＬＶ（低電圧、高速）及びＨＶ（高電圧）ＮＭ
ＯＳトランジスタ、ＬＶ及びＨＶ・ＰＭＯＳトランジス
タ、及び選択トランジスタとメモリトランジスタとで形
成されるＥＥＰＲＯＭメモリセルに係わる。特に、ＮＭ
ＯＳ及びＰＭＯＳトランジスタの製造には重複する部分
があるので、図面には、ＮＭＯＳトランジスタに係わる
製造段階とＰＭＯＳトランジスタに係わる製造段階だけ
を示してある。ＥＥＰＲＯＭメモリセルはメモリアレイ
を形成し、アレイゾーンとも呼称されるウエファ部分に
形成される。
【０００８】図１に示すウエファ１は単晶シリコン基板
２によって形成された、ここではＰ−タイプのウエファ
であり、能動領域画定処理を施したものである。詳しく
は、基板２の表面３を酸化不能な材料（典型例として
は、酸化シリコンと窒化シリコンとの二重層によって形
成される、いわゆるレジスト）の能動領域マスク４で被
覆したウエファ１を熱酸化処理し；その結果、能動領域
マスク４で被覆されていない基板２の部分に厚膜酸化物
（フィールド酸化物）を成長させ、所期の装置の種々の
部品を収容すべき複数の能動領域を、それぞれ別個に基
板２上に画定する。図１には、ＬＶＮＭＯＳトランジス
タを収容するＬＶ能動領域６と、ＨＶ ＮＭＯＳトラン
ジスタを収容するＨＶ能動領域７と、ＥＥＰＲＯＭメモ
リセルを収容するアレイ能動領域８の合計３つの能動領
域を示してある。
２によって形成された、ここではＰ−タイプのウエファ
であり、能動領域画定処理を施したものである。詳しく
は、基板２の表面３を酸化不能な材料（典型例として
は、酸化シリコンと窒化シリコンとの二重層によって形
成される、いわゆるレジスト）の能動領域マスク４で被
覆したウエファ１を熱酸化処理し；その結果、能動領域
マスク４で被覆されていない基板２の部分に厚膜酸化物
（フィールド酸化物）を成長させ、所期の装置の種々の
部品を収容すべき複数の能動領域を、それぞれ別個に基
板２上に画定する。図１には、ＬＶＮＭＯＳトランジス
タを収容するＬＶ能動領域６と、ＨＶ ＮＭＯＳトラン
ジスタを収容するＨＶ能動領域７と、ＥＥＰＲＯＭメモ
リセルを収容するアレイ能動領域８の合計３つの能動領
域を示してある。
【０００９】アレイ能動領域８は公知の態様でグリッド
を画定するが、図２はこのグリッドのうち、セル９に関
連する部分だけを示す。即ち、脚９ａと横棒９ｂとを含
む、９０°だけ回転させた、ほぼＴ−字形の部分であ
る。脚９ａは図示のセルの上下に位置し、その一部だけ
を図示してある他のセルの、それぞれ対応の脚９ａと連
続し、かつ電気的に接続している；脚９ａはまた、セル
９と対称の構造を有する（図示しない）右側の隣接セル
の脚とも接続している。脚９ａはメモリトランジスタの
ソース領域を収容するための部位であり、脚９ａとは反
対側に位置する横棒９ｂの端部は選択トランジスタのド
レン領域を収容するための部位であり、セルのゲート領
域は横棒９ｂに形成される。ＬＶまたはＨＶ・ＰＭＯＳ
トランジスタを形成するためには、図示した能動領域の
他にも能動領域を設けるのが通常である。
を画定するが、図２はこのグリッドのうち、セル９に関
連する部分だけを示す。即ち、脚９ａと横棒９ｂとを含
む、９０°だけ回転させた、ほぼＴ−字形の部分であ
る。脚９ａは図示のセルの上下に位置し、その一部だけ
を図示してある他のセルの、それぞれ対応の脚９ａと連
続し、かつ電気的に接続している；脚９ａはまた、セル
９と対称の構造を有する（図示しない）右側の隣接セル
の脚とも接続している。脚９ａはメモリトランジスタの
ソース領域を収容するための部位であり、脚９ａとは反
対側に位置する横棒９ｂの端部は選択トランジスタのド
レン領域を収容するための部位であり、セルのゲート領
域は横棒９ｂに形成される。ＬＶまたはＨＶ・ＰＭＯＳ
トランジスタを形成するためには、図示した能動領域の
他にも能動領域を設けるのが通常である。
【００１０】次いで、能動領域マスク４を除去し、基板
のフリー表面３を酸化させることによって犠牲酸化物層
１０を形成し、Ｎ−タイプのイオン性ドーパントをマス
ク注入することによってＨＶ・ＰＭＯＳトランジスタの
（図示しない）Ｎ−ＨＶ領域を形成する；次に、ＨＶ能
動領域７及びアレイ能動領域８を残してウエファ１の全
面をレジストを含むＨＶ・Ｐ−ウェルマスク１１で被覆
し、図３に矢印１２で示すように、Ｐ−タイプのイオン
性ドーパントを注入する。その結果、図３に示すよう
に、ＨＶトランジスタのＰ−タイプのＰ−ＨＶ領域１３
及びセルの、これも同じくＰ−タイプのＰ−マトリック
ス領域１４が基板２に形成される。Ｐ−ＨＶ領域１３及
びＰ−マトリックス領域１４はそれぞれＨＶ能動領域７
及びアレイ能動領域８と形状がそっくりそのままであ
り、従って、各セルは（図８に示すように、セル９の能
動領域の脚９ａに相当する）脚１４ａと、（図８に示
す、横棒９ｂに相当する）横棒１４ｂを有する。
のフリー表面３を酸化させることによって犠牲酸化物層
１０を形成し、Ｎ−タイプのイオン性ドーパントをマス
ク注入することによってＨＶ・ＰＭＯＳトランジスタの
（図示しない）Ｎ−ＨＶ領域を形成する；次に、ＨＶ能
動領域７及びアレイ能動領域８を残してウエファ１の全
面をレジストを含むＨＶ・Ｐ−ウェルマスク１１で被覆
し、図３に矢印１２で示すように、Ｐ−タイプのイオン
性ドーパントを注入する。その結果、図３に示すよう
に、ＨＶトランジスタのＰ−タイプのＰ−ＨＶ領域１３
及びセルの、これも同じくＰ−タイプのＰ−マトリック
ス領域１４が基板２に形成される。Ｐ−ＨＶ領域１３及
びＰ−マトリックス領域１４はそれぞれＨＶ能動領域７
及びアレイ能動領域８と形状がそっくりそのままであ
り、従って、各セルは（図８に示すように、セル９の能
動領域の脚９ａに相当する）脚１４ａと、（図８に示
す、横棒９ｂに相当する）横棒１４ｂを有する。
【００１１】ＨＶ・Ｐ−ウェルマスク１１を除去した
後、Ｎ−タイプのイオン性ドーパントをマスク注入する
ことによって、ＬＶ・ＰＭＯＳトランジスタの（図示し
ない）Ｎ−ＬＶ領域を形成する；次いで、ＬＶ能動領域
６を残してウエファ１の全面を、レジストを含むＬＶ・
Ｐ−ウェルマスク１７で被覆し、図４に矢印１８で示す
ように、Ｐータイプのイオン性ドーパントを注入する。
その結果、図４に示すように、基板２にＬＶ・ＮＭＯＳ
トランジスタのＰ−タイプのＰ−ＬＶ領域１９が形成さ
れる。このようにして、Ｐ−ＨＶ領域１３とＰ−ＬＶ領
域１９を互いに分離し、それぞれの電気的性能を所要の
レベルに合わせて最適化することができる。
後、Ｎ−タイプのイオン性ドーパントをマスク注入する
ことによって、ＬＶ・ＰＭＯＳトランジスタの（図示し
ない）Ｎ−ＬＶ領域を形成する；次いで、ＬＶ能動領域
６を残してウエファ１の全面を、レジストを含むＬＶ・
Ｐ−ウェルマスク１７で被覆し、図４に矢印１８で示す
ように、Ｐータイプのイオン性ドーパントを注入する。
その結果、図４に示すように、基板２にＬＶ・ＮＭＯＳ
トランジスタのＰ−タイプのＰ−ＬＶ領域１９が形成さ
れる。このようにして、Ｐ−ＨＶ領域１３とＰ−ＬＶ領
域１９を互いに分離し、それぞれの電気的性能を所要の
レベルに合わせて最適化することができる。
【００１２】ＬＶ・Ｐ−ウェルマスク１７を除去した
後、コンデンサマスク２０を形成し、横棒１４ｂに垂直
な部分を除くウエファ１の全面を被覆する。次いで、図
５に矢印２１で示すように、（例えば、燐のような）Ｎ
−タイプのイオン性ドーパントを注入する。各セルの各
選択トランジスタと、これと連携するメモリトランジス
タとの間の電気的導通に必要なＮ−タイプの連結領域２
２を横棒１４ｂに形成する。図５に示す構造はこのよう
にして形成されたものである。
後、コンデンサマスク２０を形成し、横棒１４ｂに垂直
な部分を除くウエファ１の全面を被覆する。次いで、図
５に矢印２１で示すように、（例えば、燐のような）Ｎ
−タイプのイオン性ドーパントを注入する。各セルの各
選択トランジスタと、これと連携するメモリトランジス
タとの間の電気的導通に必要なＮ−タイプの連結領域２
２を横棒１４ｂに形成する。図５に示す構造はこのよう
にして形成されたものである。
【００１３】コンデンサマスク２０を除去した後、ウエ
ファ１を熱処理し、犠牲酸化物層１０を除去し、マトリ
ックス酸化を行うことによってすべての領域１３、１４
及び１９の表面にマトリックス酸化物層２５を形成す
る。次に、図７に断面図で、図８に上面図でそれぞれ示
すマトリックス酸化物マスク２４を利用して、マトリッ
クス酸化物マスク２４の真下に位置する部分を除くすべ
ての場所からマトリックス酸化物層を除去することによ
って、一部が連結領域２２にかぶさり、一部が脚９ａに
かぶさる領域２５ｂをＰ−マトリックス領域１４に、か
つマスキング領域２５ａをＰ−ＬＶ領域１９にそれぞれ
形成する（図７）。
ファ１を熱処理し、犠牲酸化物層１０を除去し、マトリ
ックス酸化を行うことによってすべての領域１３、１４
及び１９の表面にマトリックス酸化物層２５を形成す
る。次に、図７に断面図で、図８に上面図でそれぞれ示
すマトリックス酸化物マスク２４を利用して、マトリッ
クス酸化物マスク２４の真下に位置する部分を除くすべ
ての場所からマトリックス酸化物層を除去することによ
って、一部が連結領域２２にかぶさり、一部が脚９ａに
かぶさる領域２５ｂをＰ−マトリックス領域１４に、か
つマスキング領域２５ａをＰ−ＬＶ領域１９にそれぞれ
形成する（図７）。
【００１４】マトリックス酸化物領域２４を除去した
後、ウエファ１を再度酸化させることにより、露出基板
全面にトンネル酸化物層２６を形成して、領域１４及び
１９における既存の酸化物（領域２５ａ、２５ｂ）の厚
さを増大させる。図９の構造はこのようにして得られた
ものである。次に、適当にドーピング処理された第１多
結晶シリコン層（ポリ１層２７）を付着させ；これに続
いて、図１０に示すように、例えばＯＮＯ三重層（シリ
コンの酸化物／シリコンの窒化物／シリコンの酸化物）
を含む中間ポリ層（誘電層）３１を形成する。
後、ウエファ１を再度酸化させることにより、露出基板
全面にトンネル酸化物層２６を形成して、領域１４及び
１９における既存の酸化物（領域２５ａ、２５ｂ）の厚
さを増大させる。図９の構造はこのようにして得られた
ものである。次に、適当にドーピング処理された第１多
結晶シリコン層（ポリ１層２７）を付着させ；これに続
いて、図１０に示すように、例えばＯＮＯ三重層（シリ
コンの酸化物／シリコンの窒化物／シリコンの酸化物）
を含む中間ポリ層（誘電層）３１を形成する。
【００１５】次いで、図１１及び１２に示すフローティ
ングゲートマスク３０を形成し；図１１に参照番号２７
ｂで示す、メモリトランジスタのフローティングゲート
領域が形成される場所を除くすべての場所で、誘電層３
１、ポリ１層２７及びトンネル酸化物層２６をエッチン
グする；その結果、トンネル酸化物層２６のうち、メモ
リトランジスタのフローティングゲート領域２６ｂのエ
ッジと連続しているトンネル領域２６ｂだけが残る。こ
の工程において、能動領域１９における領域２５ａの厚
さが縮小する。
ングゲートマスク３０を形成し；図１１に参照番号２７
ｂで示す、メモリトランジスタのフローティングゲート
領域が形成される場所を除くすべての場所で、誘電層３
１、ポリ１層２７及びトンネル酸化物層２６をエッチン
グする；その結果、トンネル酸化物層２６のうち、メモ
リトランジスタのフローティングゲート領域２６ｂのエ
ッジと連続しているトンネル領域２６ｂだけが残る。こ
の工程において、能動領域１９における領域２５ａの厚
さが縮小する。
【００１６】フローティングゲートマスク３０を除去し
た後、基板２の全フリー表面、具体的にはＰ−ＨＶ１３
及びＰ−マトリックス領域（図１３）にＨＶゲート酸化
物層３４を形成するためのＨＶ酸化工程に進む。酸化物
層３４は図１３に示すように、メモリトランジスタの側
方に形成され、領域２５ａは再びその厚さを増す。次い
で、Ｐ−ＨＶ領域１３及びアレイゾーン１５を覆ってい
るレジストを含むＨＶ酸化物マスク３５を利用してＰ−
ＬＶ領域１９から領域２５ａを除去する（図１４）。
た後、基板２の全フリー表面、具体的にはＰ−ＨＶ１３
及びＰ−マトリックス領域（図１３）にＨＶゲート酸化
物層３４を形成するためのＨＶ酸化工程に進む。酸化物
層３４は図１３に示すように、メモリトランジスタの側
方に形成され、領域２５ａは再びその厚さを増す。次い
で、Ｐ−ＨＶ領域１３及びアレイゾーン１５を覆ってい
るレジストを含むＨＶ酸化物マスク３５を利用してＰ−
ＬＶ領域１９から領域２５ａを除去する（図１４）。
【００１７】ＨＶ酸化物マスク３５を除去した後、ＬＶ
酸化工程でＰ−ＬＶ領域１９にＬＶゲート酸化物層３６
を形成する。これによりＰ−ＨＶ１３及びＰ−マトリッ
クス１４領域におけるＨＶゲート酸化物層３４の厚さが
増し、図１５に示す構造が得られる。次に、図１６に示
すように、第２の多結晶シリコン層（ドーピング処理さ
れていないポリ２層４３）を付着させる。ＬＶゲートマ
スク４４が形成されて、（図示しない）Ｎ−ＨＶ領域、
Ｐ−ＨＶ領域１３及びアレイゾーン１５を被覆する。Ｌ
Ｖゲートマスク４４は、図１７及び１８に示すように、
ＮＭＯＳかＰＭＯＳかに関係なくＬＶトランジスタのゲ
ート領域が画定されるＰ−ＬＶ領域１９、及びＬＶ・Ｐ
ＭＯＳトランジスタのゲート領域が画定される（図示し
ない）Ｎ−ＬＶ領域においてポリ２層を被覆する。次い
で、ポリ２層４３の露出面を除去して図１７の構造を得
る。この構造では、Ｐ−ＬＶ領域１９におけるポリ２層
４３の残り部分がＬＶ・ＮＭＯＳトランジスタのゲート
領域４３ａを形成する。図示のように、ＬＶトランジス
タのゲート領域を画定しながら、（図示しない）Ｎ−Ｈ
Ｖ領域における層と同様に、Ｐ−ＨＶ１３及びＰ−マト
リックス１４領域の層を保護する；その結果、上記方法
によって、ＬＶトランジスタ及びＨＶトランジスタ及び
メモリセルのゲート領域が別々に画定される。
酸化工程でＰ−ＬＶ領域１９にＬＶゲート酸化物層３６
を形成する。これによりＰ−ＨＶ１３及びＰ−マトリッ
クス１４領域におけるＨＶゲート酸化物層３４の厚さが
増し、図１５に示す構造が得られる。次に、図１６に示
すように、第２の多結晶シリコン層（ドーピング処理さ
れていないポリ２層４３）を付着させる。ＬＶゲートマ
スク４４が形成されて、（図示しない）Ｎ−ＨＶ領域、
Ｐ−ＨＶ領域１３及びアレイゾーン１５を被覆する。Ｌ
Ｖゲートマスク４４は、図１７及び１８に示すように、
ＮＭＯＳかＰＭＯＳかに関係なくＬＶトランジスタのゲ
ート領域が画定されるＰ−ＬＶ領域１９、及びＬＶ・Ｐ
ＭＯＳトランジスタのゲート領域が画定される（図示し
ない）Ｎ−ＬＶ領域においてポリ２層を被覆する。次い
で、ポリ２層４３の露出面を除去して図１７の構造を得
る。この構造では、Ｐ−ＬＶ領域１９におけるポリ２層
４３の残り部分がＬＶ・ＮＭＯＳトランジスタのゲート
領域４３ａを形成する。図示のように、ＬＶトランジス
タのゲート領域を画定しながら、（図示しない）Ｎ−Ｈ
Ｖ領域における層と同様に、Ｐ−ＨＶ１３及びＰ−マト
リックス１４領域の層を保護する；その結果、上記方法
によって、ＬＶトランジスタ及びＨＶトランジスタ及び
メモリセルのゲート領域が別々に画定される。
【００１８】再酸化工程の後、ＬＶ・ＮＭＯＳトランジ
スタのゲート領域４３ａをシールするため、図示しない
が、Ｎ−ＬＶ及びＮ−ＨＶ領域を被覆するレジストマス
クを利用して、図１９に矢印４７で示すように、Ｎ−タ
イプのイオン性ドーパントを注入する（ＬＤＤＮ注
入）。Ｎ−タイプＬＤＤ領域４８がゲート領域４３ａの
両側（Ｐ−ＬＶ領域１９の内側）に形成される；ポリ２
層４３も適当にドーピング処理する。
スタのゲート領域４３ａをシールするため、図示しない
が、Ｎ−ＬＶ及びＮ−ＨＶ領域を被覆するレジストマス
クを利用して、図１９に矢印４７で示すように、Ｎ−タ
イプのイオン性ドーパントを注入する（ＬＤＤＮ注
入）。Ｎ−タイプＬＤＤ領域４８がゲート領域４３ａの
両側（Ｐ−ＬＶ領域１９の内側）に形成される；ポリ２
層４３も適当にドーピング処理する。
【００１９】図示しないレジストマスクを除去した後、
マスクを介してＰ−タイプのイオン性ドーパントを注入
する；特にこの工程では、Ｎ−ＬＶ領域に（図示しな
い）Ｐ−タイプＬＬＤ領域が形成される間、Ｐ−ＨＶ１
３及びＰ−ＬＶ１９領域とアレイゾーン１５を被覆す
る。次いで、ウエファ１の全面に誘電層（例えば、ＴＥ
ＯＳ−テトラエチルオルソシリケート）を付着させる。
次いで、公知の態様でＴＥＯＳ層を異方エッチングして
水平部分から完全に除去し、スペーサ５２が形成される
ゲート領域４３ａの両端に残すとともに、一部はフロー
ティングゲート領域２７ｂ及びアレイゾーン１５にも残
るようにする（図２０）。但し、スペーサはそのエッジ
が鳥の嘴状を呈する（このことは公知であり、図が煩雑
になるのを避けるため図示しない）から、フィールド酸
化物領域５には形成しない；また、ＨＶトランジスタの
ゲート領域はまだ画定されていないから、Ｐ−ＨＶ領域
１３にも対応のＮ−ＨＶ領域にもスペーサを形成しな
い。
マスクを介してＰ−タイプのイオン性ドーパントを注入
する；特にこの工程では、Ｎ−ＬＶ領域に（図示しな
い）Ｐ−タイプＬＬＤ領域が形成される間、Ｐ−ＨＶ１
３及びＰ−ＬＶ１９領域とアレイゾーン１５を被覆す
る。次いで、ウエファ１の全面に誘電層（例えば、ＴＥ
ＯＳ−テトラエチルオルソシリケート）を付着させる。
次いで、公知の態様でＴＥＯＳ層を異方エッチングして
水平部分から完全に除去し、スペーサ５２が形成される
ゲート領域４３ａの両端に残すとともに、一部はフロー
ティングゲート領域２７ｂ及びアレイゾーン１５にも残
るようにする（図２０）。但し、スペーサはそのエッジ
が鳥の嘴状を呈する（このことは公知であり、図が煩雑
になるのを避けるため図示しない）から、フィールド酸
化物領域５には形成しない；また、ＨＶトランジスタの
ゲート領域はまだ画定されていないから、Ｐ−ＨＶ領域
１３にも対応のＮ−ＨＶ領域にもスペーサを形成しな
い。
【００２０】次いで、図示しないがＮ−ＬＶ及びＮ−Ｈ
Ｖ領域を被覆するレジストマスクを利用して、図２０に
矢印５４で示すようにＮ−タイプのイオン性ドーパント
を注入する。これにより、Ｐ−ＬＶ領域１９にスペーサ
５２と自己整合するＮ＋タイプのＬＶ−ＮＭＯＳソース
及びドレン領域５５が形成される。ＬＶ−ＮＭＯＳソー
ス及びドレン領域５５にはＬＤＤ領域４８よりも多量の
ドーパントを添加する。また、ポリ２層４３及びゲート
領域４３ａをＮドーパントで処理する一方、ＨＶ及びＬ
Ｖ・ＰＭＯＳトランジスタが形成される部位を被覆す
る。図２０の構造はこのようにして得られた構造であ
る。
Ｖ領域を被覆するレジストマスクを利用して、図２０に
矢印５４で示すようにＮ−タイプのイオン性ドーパント
を注入する。これにより、Ｐ−ＬＶ領域１９にスペーサ
５２と自己整合するＮ＋タイプのＬＶ−ＮＭＯＳソース
及びドレン領域５５が形成される。ＬＶ−ＮＭＯＳソー
ス及びドレン領域５５にはＬＤＤ領域４８よりも多量の
ドーパントを添加する。また、ポリ２層４３及びゲート
領域４３ａをＮドーパントで処理する一方、ＨＶ及びＬ
Ｖ・ＰＭＯＳトランジスタが形成される部位を被覆す
る。図２０の構造はこのようにして得られた構造であ
る。
【００２１】（図示しない）レジストマスクを除去した
後、マスクを介してＰ−タイプのイオン性ドーパントを
注入する同様の工程によって、（図示しない態様で）Ｎ
−ＬＶタイプ領域にソース及びドレン領域を形成し、Ｎ
−ＬＶ及びＮ−ＨＶ領域のポリ２層４３にＰ−タイプの
ドーパントを添加する。この工程で、Ｐ−ＬＶ１９、Ｐ
−ＨＶ１３及びＰ−マトリックス領域１４が完全に被覆
される。
後、マスクを介してＰ−タイプのイオン性ドーパントを
注入する同様の工程によって、（図示しない態様で）Ｎ
−ＬＶタイプ領域にソース及びドレン領域を形成し、Ｎ
−ＬＶ及びＮ−ＨＶ領域のポリ２層４３にＰ−タイプの
ドーパントを添加する。この工程で、Ｐ−ＬＶ１９、Ｐ
−ＨＶ１３及びＰ−マトリックス領域１４が完全に被覆
される。
【００２２】次に、ＨＶゲートマスク５６を形成して、
ＨＶトランジスタ（ＨＶ・ＮＭＯＳの場合はＰ−ＨＶ領
域１３）と、選択トランジスタのゲート領域及びメモリ
トランジスタのゲート領域を形成するＰ−マトリックス
領域１４の部分が形成される能動領域を除くウエファの
表面を被覆する（図２１及び２２参照）。次いで、ＨＶ
ゲートマスク５６で被覆されていないポリ２層４３の部
分をエッチングする；図２１の構造はこのようにして得
られた構造である。
ＨＶトランジスタ（ＨＶ・ＮＭＯＳの場合はＰ−ＨＶ領
域１３）と、選択トランジスタのゲート領域及びメモリ
トランジスタのゲート領域を形成するＰ−マトリックス
領域１４の部分が形成される能動領域を除くウエファの
表面を被覆する（図２１及び２２参照）。次いで、ＨＶ
ゲートマスク５６で被覆されていないポリ２層４３の部
分をエッチングする；図２１の構造はこのようにして得
られた構造である。
【００２３】次に、再酸化工程に進み、基板２のフリー
表面全体、具体的にはメモリトランジスタのフローティ
ングゲート領域２７ｂ、４３ｂの側方及び選択トランジ
スタのゲート領域の側方に、図２３に示すように酸化物
層５７を形成する。尚、４３ｃは選択トランジスタのゲ
ート領域、４３ｂはメモリトランジスタのゲート領域、
４３ｄはＨＶ ＮＭＯＳトランジスタのゲート領域であ
る。
表面全体、具体的にはメモリトランジスタのフローティ
ングゲート領域２７ｂ、４３ｂの側方及び選択トランジ
スタのゲート領域の側方に、図２３に示すように酸化物
層５７を形成する。尚、４３ｃは選択トランジスタのゲ
ート領域、４３ｂはメモリトランジスタのゲート領域、
４３ｄはＨＶ ＮＭＯＳトランジスタのゲート領域であ
る。
【００２４】ＨＶゲートマスク５６の除去及び再酸化の
後、図示しないがＮ−ＬＶ及びＮ−ＨＶ領域（図示しな
い）を被覆するＮＨＶマスクを形成する。ＮＨＶマスク
を利用して、図２３に矢印６３で示すようにＮ−タイプ
のイオン性ドーパントを注入する。その結果、Ｐ−ＨＶ
領域１３において、ＨＶゲート領域の両側に、ＬＶ−Ｎ
ＭＯＳソース及びドレン領域６４よりもドーパント添加
の少ないＮタイプのＨＶ−ＮＭＯＳソース及びドレン領
域６４が形成される；これと同時に、Ｐ−マトリックス
領域１４に、選択トランジスタのドレイン領域６５ａが
形成され、一方の側では、公知の態様で選択トランジス
タのゲート領域４３ｃ及びメモリトランジスタのソース
領域６５ｂと自己整合し、選択トランジスタと対向しな
い他方の側では、メモリトランジスタのゲート領域４３
ｂと整合する。さらにまた、各選択トランジスタと連携
のメモリトランジスタとの間のゾーンにも注入する；但
し、この注入は比較的ドーパント量の多い連結領域２２
の内側で行われ、図では見えない（関連ゾーンを破線で
示したのはそのためである）。但し、不整合の場合、こ
の注入で電気的連結が確立される。ＨＶ選択トランジス
タ６５ａのＨＶ−ＮＭＯＳソース及びドレン領域６４と
メモリトランジスタのソース領域は（ソース領域と同様
に）ＬＶ−ＮＭＯＳソース及びドレン領域５５よりもド
ーピングレベルが低いから、そのブレークダウン電圧は
高いが抵抗値も大きい。
後、図示しないがＮ−ＬＶ及びＮ−ＨＶ領域（図示しな
い）を被覆するＮＨＶマスクを形成する。ＮＨＶマスク
を利用して、図２３に矢印６３で示すようにＮ−タイプ
のイオン性ドーパントを注入する。その結果、Ｐ−ＨＶ
領域１３において、ＨＶゲート領域の両側に、ＬＶ−Ｎ
ＭＯＳソース及びドレン領域６４よりもドーパント添加
の少ないＮタイプのＨＶ−ＮＭＯＳソース及びドレン領
域６４が形成される；これと同時に、Ｐ−マトリックス
領域１４に、選択トランジスタのドレイン領域６５ａが
形成され、一方の側では、公知の態様で選択トランジス
タのゲート領域４３ｃ及びメモリトランジスタのソース
領域６５ｂと自己整合し、選択トランジスタと対向しな
い他方の側では、メモリトランジスタのゲート領域４３
ｂと整合する。さらにまた、各選択トランジスタと連携
のメモリトランジスタとの間のゾーンにも注入する；但
し、この注入は比較的ドーパント量の多い連結領域２２
の内側で行われ、図では見えない（関連ゾーンを破線で
示したのはそのためである）。但し、不整合の場合、こ
の注入で電気的連結が確立される。ＨＶ選択トランジス
タ６５ａのＨＶ−ＮＭＯＳソース及びドレン領域６４と
メモリトランジスタのソース領域は（ソース領域と同様
に）ＬＶ−ＮＭＯＳソース及びドレン領域５５よりもド
ーピングレベルが低いから、そのブレークダウン電圧は
高いが抵抗値も大きい。
【００２５】ＮＨＶマスクを除去した後、ＨＶ・ＰＭＯ
Ｓトランジスタのソース及びドレン領域を同様に（図示
しない）マスクを介して注入する。次いで、ウエファ１
の表面に、例えばＴＥＯＳまたは窒化物を含む保護誘電
層７０を付着させる。次に、図２４に示すサリサイド保
護膜７２を形成し、ＬＶトランジスタが存在する（ＮＭ
ＯＳの場合ならＰ−ＬＶ領域１９）能動領域を除くウエ
ファ１の表面を被覆する。サリサイド保護マスク７２を
利用してＰ−ＬＶ領域１９の誘電層７０を除去する（図
２４）。サリサイド保護マスク７２を除去した後、ツェ
ナーダイオード、軽度ドーピング処理精密抵抗器及び／
または非サリサイド処理Ｎ及びＰタイプのトランジスタ
を形成したければ、図示しないが、適当なマスクを介し
て誘電層を付着させ、画定する。さもなければ、露出し
ているポリ２層を直接サリサイド処理する。上述したサ
リサイド処理の結果、図２５に示すように、ＬＶ・ＰＭ
ＯＳ及びＮＭＯＳトランジスタのソース及びドレン領域
に珪化チタン領域が形成され（ＬＶ−ＮＭＯＳソース及
びドレン領域５５における珪化物領域７５ａ１、及びＬ
Ｖ・ＰＭＯＳトランジスタにおける対応の領域）、ＬＶ
・ＰＭＯＳ及びＮＭＯＳトランジスタのゲート領域にも
珪化チタン領域が形成される（ＬＶ・ＮＭＯＳトランジ
スタのゲート領域４３ａにおける珪化物領域７５ａ２及
びＬＶ・ＰＭＯＳトランジスタの対応の領域）。
Ｓトランジスタのソース及びドレン領域を同様に（図示
しない）マスクを介して注入する。次いで、ウエファ１
の表面に、例えばＴＥＯＳまたは窒化物を含む保護誘電
層７０を付着させる。次に、図２４に示すサリサイド保
護膜７２を形成し、ＬＶトランジスタが存在する（ＮＭ
ＯＳの場合ならＰ−ＬＶ領域１９）能動領域を除くウエ
ファ１の表面を被覆する。サリサイド保護マスク７２を
利用してＰ−ＬＶ領域１９の誘電層７０を除去する（図
２４）。サリサイド保護マスク７２を除去した後、ツェ
ナーダイオード、軽度ドーピング処理精密抵抗器及び／
または非サリサイド処理Ｎ及びＰタイプのトランジスタ
を形成したければ、図示しないが、適当なマスクを介し
て誘電層を付着させ、画定する。さもなければ、露出し
ているポリ２層を直接サリサイド処理する。上述したサ
リサイド処理の結果、図２５に示すように、ＬＶ・ＰＭ
ＯＳ及びＮＭＯＳトランジスタのソース及びドレン領域
に珪化チタン領域が形成され（ＬＶ−ＮＭＯＳソース及
びドレン領域５５における珪化物領域７５ａ１、及びＬ
Ｖ・ＰＭＯＳトランジスタにおける対応の領域）、ＬＶ
・ＰＭＯＳ及びＮＭＯＳトランジスタのゲート領域にも
珪化チタン領域が形成される（ＬＶ・ＮＭＯＳトランジ
スタのゲート領域４３ａにおける珪化物領域７５ａ２及
びＬＶ・ＰＭＯＳトランジスタの対応の領域）。
【００２６】保護誘電層７８を形成した後、図２５の最
終構造が得られる。この構造はＬＶ・ＮＭＯＳトランジ
スタ８０、ＨＶＮＭＯＳトランジスタ８１、及び選択ト
ランジスタ８３とメモリトランジスタ８４によって形成
されたＥＥＰＲＯＭセル８２を含む。最終工程として、
接点及び接続導線の形成、不活性化層の形成などを行
う。
終構造が得られる。この構造はＬＶ・ＮＭＯＳトランジ
スタ８０、ＨＶＮＭＯＳトランジスタ８１、及び選択ト
ランジスタ８３とメモリトランジスタ８４によって形成
されたＥＥＰＲＯＭセル８２を含む。最終工程として、
接点及び接続導線の形成、不活性化層の形成などを行
う。
【００２７】従って、完成デバイスでは、ＥＥＰＲＯＭ
セル８２はサリサイド処理されておらず、高いブレーク
ダウン電圧を有する。また、メモリトランジスタ８４は
完全に非自己整合状態にある。但し、選択トランジスタ
８３は両側において自己整合状態にある。従って、単一
の成形工程で起こりうる不整合を考慮して、比較的短い
構造を得ることができる。
セル８２はサリサイド処理されておらず、高いブレーク
ダウン電圧を有する。また、メモリトランジスタ８４は
完全に非自己整合状態にある。但し、選択トランジスタ
８３は両側において自己整合状態にある。従って、単一
の成形工程で起こりうる不整合を考慮して、比較的短い
構造を得ることができる。
【００２８】ＬＶ（ＮＭＯＳ及びＰＭＯＳ）トランジス
タはデュアルゲート（ソース及びドレン領域４８、５５
と同タイプのイオン性ドーパントで処理されたゲート領
域４３ａ）、サリサイド処理ソース／ドレン領域５５及
びゲート領域４３ａを含む高速ＬＤＤ構造を有する。Ｈ
Ｖ（ＮＭＯＳ及びＰＭＯＳ）トランジスタはデュアルゲ
ート／ドレン延長構造を有し、サリサイド処理されてい
ない。
タはデュアルゲート（ソース及びドレン領域４８、５５
と同タイプのイオン性ドーパントで処理されたゲート領
域４３ａ）、サリサイド処理ソース／ドレン領域５５及
びゲート領域４３ａを含む高速ＬＤＤ構造を有する。Ｈ
Ｖ（ＮＭＯＳ及びＰＭＯＳ）トランジスタはデュアルゲ
ート／ドレン延長構造を有し、サリサイド処理されてい
ない。
【００２９】以上に述べた製法は必要工程数を極力少な
くしながら、極めて異なる性質を有するＬＶ、ＨＶ及び
メモリ部品の同時製造を可能にする。図８に示すマトリ
ックス酸化物マスク２４の成形及びこれに続くＰ−ＬＶ
領域１９におけるマスク領域２５ｂの形成は、以後の工
程中、Ｐ−ＬＶ領域１９を保護する。即ち、Ｐ−ＬＶ領
域１９は（ＨＶゲート酸化物層３４を除去するため）1
回だけエッチング加工を施されるが、これに先立つマト
リックス酸化物２５（図７）及びトンネル酸化物２６
（図１１）の際には保護される。従って、この２つの先
行エッチング工程中にＰ−ＬＶ領域１９が損傷を受ける
ことはない。
くしながら、極めて異なる性質を有するＬＶ、ＨＶ及び
メモリ部品の同時製造を可能にする。図８に示すマトリ
ックス酸化物マスク２４の成形及びこれに続くＰ−ＬＶ
領域１９におけるマスク領域２５ｂの形成は、以後の工
程中、Ｐ−ＬＶ領域１９を保護する。即ち、Ｐ−ＬＶ領
域１９は（ＨＶゲート酸化物層３４を除去するため）1
回だけエッチング加工を施されるが、これに先立つマト
リックス酸化物２５（図７）及びトンネル酸化物２６
（図１１）の際には保護される。従って、この２つの先
行エッチング工程中にＰ−ＬＶ領域１９が損傷を受ける
ことはない。
【００３０】最後に、図面に沿って以上に述べた方法及
びデバイスには、本発明の範囲内で多様な変更を加える
ことができる。
びデバイスには、本発明の範囲内で多様な変更を加える
ことができる。
【図１】本発明の製法の初期段階におけるシリコンウエ
ファの断面を示す。
ファの断面を示す。
【図２】図１に示したウエファの上面図である。
【図３】図１の次の製造段階におけるウエファを示す図
１と同様の断面図である。
１と同様の断面図である。
【図４】図３の次の製造段階におけるウエファを示す図
１と同様の断面図である。
１と同様の断面図である。
【図５】図４の次の製造段階におけるウエファを示す図
１と同様の断面図である。
１と同様の断面図である。
【図６】図５の次の製造段階におけるウエファを示す図
１と同様の断面図である。
１と同様の断面図である。
【図７】図６の次の製造段階におけるウエファを示す図
１と同様の断面図である。
１と同様の断面図である。
【図８】図７に示したウエファの上面図である。
【図９】図７の次の製造段階におけるウエファを示す図
７と同様の断面図である。
７と同様の断面図である。
【図１０】図９の次の製造段階におけるウエファを示す
図７と同様の断面図である。
図７と同様の断面図である。
【図１１】図１０の次の製造段階におけるウエファを示
す図７と同様の断面図である。
す図７と同様の断面図である。
【図１２】図１１に示したウエファの上面図である。
【図１３】図１１の次の製造段階におけるウエファを示
す図１１と同様の断面図である。
す図１１と同様の断面図である。
【図１４】図１３の次の製造段階におけるウエファを示
す図１１と同様の断面図である。
す図１１と同様の断面図である。
【図１５】図１４の次の製造段階におけるウエファを示
す図１１と同様の断面図である。
す図１１と同様の断面図である。
【図１６】図１５の次の製造段階におけるウエファを示
す図１１と同様の断面図である。
す図１１と同様の断面図である。
【図１７】図１６の次の製造段階におけるウエファを示
す図１１と同様の断面図である。
す図１１と同様の断面図である。
【図１８】図１７に示したウエファの上面図である。
【図１９】図１７の次の製造段階におけるウエファを示
す図１７と同様の断面図である。
す図１７と同様の断面図である。
【図２０】図１９の次の製造段階におけるウエファを示
す図１７と同様の断面図である。
す図１７と同様の断面図である。
【図２１】図２０の次の製造段階におけるウエファを示
す図１７と同様の断面図である。
す図１７と同様の断面図である。
【図２２】図２１に示したウエファの上面図である。
【図２３】図２１の次の製造段階におけるウエファを示
す図２１と同様の断面図である。
す図２１と同様の断面図である。
【図２４】図２３の次の製造段階におけるウエファを示
す図２１と同様の断面図である。
す図２１と同様の断面図である。
【図２５】図２４の次の製造段階におけるウエファを示
す図２１と同様の断面図である。
す図２１と同様の断面図である。
フロントページの続き (72)発明者 ナデア ガルビアティ イタリア国，20038 セレーニョ，ビア トゥラティ，23 (72)発明者 ブルーノ バヤーナ イタリア国，24100 ベルガモ，ビア ベ リーニ，39
Claims (9)
- 【請求項１】 低電圧トランジスタ（８０）、高電圧ト
ランジスタ（８１）及びメモリセル（８２）を含む電子
デバイスの製法であって、 ａ）シリコン基板（２）の低電圧トランジスタを形成す
べき第１領域（１９）に低電圧酸化物領域（３６）を、
前記基板の高電圧トランジスタを形成すべき第２領域
（１４）に高電圧酸化物領域（３４）を、前記基板のＥ
ＥＰＲＯＭセルの選択トランジスタ（８３）及びメモリ
トランジスタ（８４）を形成すべき第３領域に選択酸化
物領域（３４）、トンネル酸化物領域（２６ｂ）及びマ
トリックス酸化物領域（２５ｂ）をそれぞれ形成し； ｂ）前記トンネル酸化物領域及び前記マトリックス酸化
物領域にフローティングゲート領域（２７ｂ）を形成
し； ｃ）前記フローティングゲート領域に絶縁領域（３１
ｂ）を形成し； ｄ）前記低電圧ゲート酸化物領域に低電圧ゲート領域
（４３ａ）を形成し； ｅ）前記低電圧ゲート領域（４３ａ）の側方に第１ソー
ス及びドレン領域（４８、５５）を形成し； ｆ）前記低電圧ソース及びドレン領域（４８、５５）及
び前記第１ゲート領域に珪化物領域（７５ａ１、７５ａ
２）を形成し； ｇ）前記第２及び第３領域（１３、１４）を完全に被覆
する半導体材料領域（４３）を形成し；更に ｈ）前記半導体領域を成形する工程によって、同時に、
前記高電圧酸化物領域に高電圧ゲート領域（４３ｄ）
を、前記選択酸化物領域に選択ゲート領域（４３ｃ）
を、更に前記絶縁領域に制御ゲート領域（４３ｄ）を形
成する；各工程を含むことを特徴とする、電子デバイス
の製法。 - 【請求項２】 珪化物領域を形成する前記工程ｆ）が： ｆ１）シリコンとは異なる材料の保護マスク（７２）で
前記第２（１３）及び第３（１４）領域を被覆し； ｆ２）前記ソース、ドレン（４８、５５）及び低電圧ゲ
ート（４３ａ）領域をサリサイド材料と反応させること
によって前記珪化物領域（７５ａ１、７５ａ２）を得
る；各工程を含むことを特徴とする、請求項１に記載の
電子デバイスの製法。 - 【請求項３】 珪化物領域（７５ａ１、７５ａ２）を形
成する前記工程ｆ）の前に前記同時に形成する工程ｈ）
を行うことと、前記同時に形成する工程ｈ）の後でかつ
前記珪化物領域を形成する工程ｆ）の前に、 ｉ）前記第２領域（１３）において、前記高電圧ゲート
領域（４３ｄ）の側方に第２ソース及びドレン領域（６
４）を形成し； ｊ）前記第３領域（１４）において、前記フローティン
グゲート及び選択領域（２７ｂ、４３ｃ）の側方に第３
ソース及びドレン領域（６５ａ、６５ｂ）を形成する工
程を行うことを特徴とする、請求項１または２に記載の
電子デバイスの製法。 - 【請求項４】 前記工程ｉ）及びｊ）を同時に行うこと
を特徴とする、請求項３に記載の製法。 - 【請求項５】 前記低電圧ゲート領域（４３ａ）形成工
程ｄ）及び前記半導体材料領域（４３）形成工程ｇ）
は、前記第１領域（１９）に多結晶シリコン（４３）の
上層を付着させ、選択的に前記上層を除去することによ
って前記低電圧ゲート領域（４３ａ）と前記半導体材料
領域を同時に形成する工程を含むことを特徴とする、請
求項１乃至４の何れか１項に記載の電子デバイスの製
法。 - 【請求項６】 前記工程ａ）は、 ａ１）前記第１（１９）、第２（１３）及び第３領域
（１４）にまたがるマトリックス酸化物層（２５）を形
成し； ａ２）前記第２領域及び前記第３領域の所定部分から選
択的に前記マトリックス酸化物層を除去することによっ
て、前記第３領域上に前記マトリックス酸化物領域（２
５ｂ）を、前記第１領域上に仮領域を形成し； ａ３）前記第３領域では前記マトリックス酸化物領域及
び前記基板（２）の上方に、前記第１領域では前記仮領
域の上方に、前記第２領域では前記基板の上方に延びる
トンネル酸化物層（２６）を形成し； ａ４）前記第１及び第２領域、及び選択的に前記第３領
域上の前記トンネル酸化物層を除去することによって、
前記マトリックス酸化物領域の側方に前記トンネル酸化
物領域（２６ｂ）を形成し； ａ５）前記第３領域では前記マトリックス酸化物領域
（２５ｂ）、前記トンネル酸化物領域（２６ｂ）及び前
記基板上に、前記第１領域では前記仮領域（２５ａ）の
上方に、前記第２領域では前記基板の上方に延びる高電
圧酸化物層（３４）を形成し； ａ６）前記第１領域から前記高電圧酸化物層を除去し； ａ７）前記第１領域上に低電圧酸化物層（３６）を形成
する、各工程を含むことを特徴とする、請求項１乃至５
の何れか１項に記載の電子デバイスの製法。 - 【請求項７】 前記工程ａ３）の後に、 多結晶シリコン（２７）の下部層（２７）を付着させ；
前記下部層上に誘電材料の中間ポリ層（３１）付着させ
る；各工程を設け、 前記工程ａ４）は前記工程ｂ）及びｃ）と同時に行わ
れ、前記中間ポリ層、前記下部層及び前記トンネル酸化
物層（２６ｂ）を選択的にエッチングすることによっ
て、前記第３領域上において、前記トンネル酸化物領域
（２６ｂ）、前記マトリックス酸化物領域（２５ｂ）、
前記フローティングゲート領域（２７ｂ）及び前記絶縁
領域（３１ｂ）によって形成される積層を形成すること
を特徴とする、請求項６に記載の電子デバイスの製法。 - 【請求項８】 前記工程ａ）の前に、前記第３領域にイ
オン性ドーパント（２１）を導入することにより、一部
が前記メモリトランジスタ（８４）の下、一部が前記選
択トランジスタ（８３）と前記メモリトランジスタ（８
４）の間の中間ゾーンの下に位置する連結領域（２２）
を形成する工程を実行することを特徴とする、請求項１
乃至７の何れか１項に記載の電子デバイスの製法。 - 【請求項９】 低電圧トランジスタ（８０）、高電圧ト
ランジスタ（８１）、及び選択トランジスタ（８３）及
びメモリトランジスタ（８４）を含むＥＥＰＲＯＭセル
（８２）を含み、 前記メモリトランジスタ（８４）は、積層構造（２７
ｂ、３１ｂ、４３ｂ）と、前記積層構造の第１の側にお
ける第２導電タイプ半導体材料の基板（２）中に形成さ
れた第１導電タイプの第１導電領域（６５ｂ）を含み、
前記積層構造は制御ゲート領域（４３ｂ）、絶縁領域
（３１ｂ）及びフローティングゲート領域（２７ｂ）を
画定するものであり；前記選択トランジスタは、どちら
も前記基板に形成された選択ゲート領域（４３ｃ）及び
前記第１導電タイプの第２導電領域（６５ａ）を含み；
前記基板に、前記選択トランジスタの側方に位置し、一
部が前記メモリトランジスタの前記積層構造の下に位置
するように連結領域（２２）を設け；前記低電圧トラン
ジスタが、いずれもサリサイド処理されたソース及びド
レイン領域（４８、５５）及び制御ゲート領域（４３
ａ、７５ａ２）を有し；前記高電圧トランジスタがソー
ス及びドレイン領域（６４）を有する、電子デバイスで
あって、 前記高電圧トランジスタの前記ソース及びドレイン領
域、前記第１導電領域、前記積層構造及び前記選択ゲー
ト領域がサリサイド処理されていないことを特徴とす
る、電子デバイス。
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| EP98830644A EP0996152A1 (en) | 1998-10-23 | 1998-10-23 | Process for manufacturing electronic devices comprising non-salicidated nonvolatile memory cells, non-salicidated HV transistors, and salicidated-junction LV transistors |
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- 1999-10-22 US US09/426,094 patent/US6573130B1/en not_active Expired - Lifetime
- 1999-10-25 JP JP11302595A patent/JP2000133729A/ja active Pending
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