JPH11111950A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH11111950A JPH11111950A JP9267033A JP26703397A JPH11111950A JP H11111950 A JPH11111950 A JP H11111950A JP 9267033 A JP9267033 A JP 9267033A JP 26703397 A JP26703397 A JP 26703397A JP H11111950 A JPH11111950 A JP H11111950A
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- film
- conductive film
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置に形成された配線抵
抗における抵抗値のばらつきを低減する。 【解決手段】 第１のポリシリコン１８を選択的にエッ
チングすることにより配線抵抗体１８Ｂを形成する。こ
の配線抵抗体１８Ｂ上にＯＮＯ膜２０を堆積し、配線抵
抗体１８Ｂの上面及び側面をＯＮＯ膜２０からなる保護
絶縁膜２０Ｂで覆う。その後、ＮＡＮＤ型メモリセルの
直列的に接続された各メモリセル間に、後酸化により耐
圧用酸化膜２６を形成する。配線抵抗体１８Ｂの上面及
び側面がＯＮＯ膜２０からなる保護絶縁膜２０Ｂで覆わ
れているので、この後酸化により、配線抵抗体１８Ｂが
酸化されることがなくなる。このため、配線抵抗体１８
Ｂにおける抵抗値のばらつきを低減することができる。
抗における抵抗値のばらつきを低減する。 【解決手段】 第１のポリシリコン１８を選択的にエッ
チングすることにより配線抵抗体１８Ｂを形成する。こ
の配線抵抗体１８Ｂ上にＯＮＯ膜２０を堆積し、配線抵
抗体１８Ｂの上面及び側面をＯＮＯ膜２０からなる保護
絶縁膜２０Ｂで覆う。その後、ＮＡＮＤ型メモリセルの
直列的に接続された各メモリセル間に、後酸化により耐
圧用酸化膜２６を形成する。配線抵抗体１８Ｂの上面及
び側面がＯＮＯ膜２０からなる保護絶縁膜２０Ｂで覆わ
れているので、この後酸化により、配線抵抗体１８Ｂが
酸化されることがなくなる。このため、配線抵抗体１８
Ｂにおける抵抗値のばらつきを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置及びその製造方法に関
し、特に、周辺回路中に配線を抵抗として用いた配線抵
抗を有する不揮発性半導体記憶装置及びその製造方法に
関する。
可能な不揮発性半導体記憶装置及びその製造方法に関
し、特に、周辺回路中に配線を抵抗として用いた配線抵
抗を有する不揮発性半導体記憶装置及びその製造方法に
関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置にあっては、メ
モリセル等が形成された領域以外の領域に、必要に応じ
て周辺回路を形成していた。この周辺回路の素子の中に
は、抵抗素子が存在していた。これまで、このような抵
抗素子としては、拡散層を使用していた。すなわち、半
導体基板に不純物イオンを打ち込むことにより、拡散層
を形成し、この拡散層を抵抗素子として使用していた。
しかし、この拡散層を用いた抵抗素子は、温度依存度が
大きかった。このため、不揮発性半導体記憶装置の設計
上要求される使用範囲内の温度であっても、この抵抗素
子の抵抗値が大きく変化してしまうという問題があっ
た。また、拡散層を抵抗素子として用いる場合には、こ
の拡散層を他と分離するための素子分離領域も必要とな
り、このためどうしても面積が大きくなってしまうとい
う問題もあった。
モリセル等が形成された領域以外の領域に、必要に応じ
て周辺回路を形成していた。この周辺回路の素子の中に
は、抵抗素子が存在していた。これまで、このような抵
抗素子としては、拡散層を使用していた。すなわち、半
導体基板に不純物イオンを打ち込むことにより、拡散層
を形成し、この拡散層を抵抗素子として使用していた。
しかし、この拡散層を用いた抵抗素子は、温度依存度が
大きかった。このため、不揮発性半導体記憶装置の設計
上要求される使用範囲内の温度であっても、この抵抗素
子の抵抗値が大きく変化してしまうという問題があっ
た。また、拡散層を抵抗素子として用いる場合には、こ
の拡散層を他と分離するための素子分離領域も必要とな
り、このためどうしても面積が大きくなってしまうとい
う問題もあった。
【０００３】このため、最近では素子分離が不要で、温
度依存度が小さいポリシリコンの配線を用いて、配線抵
抗素子を形成していた。すなわち、ポリシリコンに不純
物を添加することにより、所望の抵抗値を有する配線抵
抗素子を得ていた。
度依存度が小さいポリシリコンの配線を用いて、配線抵
抗素子を形成していた。すなわち、ポリシリコンに不純
物を添加することにより、所望の抵抗値を有する配線抵
抗素子を得ていた。
【０００４】図８及び図９に基づいて、ＮＡＮＤ型メモ
リセルと配線抵抗素子とを有する不揮発性半導体記憶装
置を例にとり、その製造工程の一部を説明する。
リセルと配線抵抗素子とを有する不揮発性半導体記憶装
置を例にとり、その製造工程の一部を説明する。
【０００５】図８（ａ）からわかるように、半導体基板
１０のメモリセル形成予定領域に、ＬＯＣＯＳ法によ
り、素子間分離用のフィールド酸化膜１２を形成する。
次に、この中間不揮発性半導体記憶装置上に、酸化によ
りゲート酸化膜１６を形成する。さらに、この中間不揮
発性半導体記憶装置上に、ＣＶＤ（chemicl vapor depo
sition）によりポリシリコンからなる第１のポリシリコ
ン層１８を形成する。すなわち、メモリセル形成予定領
域及び配線抵抗素子形成予定領域の双方に、第１のポリ
シリコン層１８を形成する。続いて、この第１のポリシ
リコン層１８に、リンを熱拡散させることにより、第１
のポリシリコン層１８を所望の抵抗値にする。
１０のメモリセル形成予定領域に、ＬＯＣＯＳ法によ
り、素子間分離用のフィールド酸化膜１２を形成する。
次に、この中間不揮発性半導体記憶装置上に、酸化によ
りゲート酸化膜１６を形成する。さらに、この中間不揮
発性半導体記憶装置上に、ＣＶＤ（chemicl vapor depo
sition）によりポリシリコンからなる第１のポリシリコ
ン層１８を形成する。すなわち、メモリセル形成予定領
域及び配線抵抗素子形成予定領域の双方に、第１のポリ
シリコン層１８を形成する。続いて、この第１のポリシ
リコン層１８に、リンを熱拡散させることにより、第１
のポリシリコン層１８を所望の抵抗値にする。
【０００６】次に図８（ｂ）からわかるように、メモリ
セル形成予定領域にあるこの第１のポリシリコン層１８
を所定のパターンにエッチングする。このエッチングに
より、ＮＡＮＤ型メモリセルの長さ方向にスリットＳＬ
が開孔されたフローティングゲート用導電膜１８Ａが形
成される。したがって、このフローティングゲート用導
電膜１８Ａは、図中断面方向である、隣接したＮＡＮＤ
型メモリセル間は分離されているが、断面と直交する方
向である、ＮＡＮＤ型メモリセルの長さ方向には、まだ
分離されていない。但し、配線抵抗素子形成予定領域に
ある第１のポリシリコン層１８はエッチングしない。こ
のため、配線抵抗素子形成予定領域には、第１のポリシ
リコン層１８Ｘが残る。
セル形成予定領域にあるこの第１のポリシリコン層１８
を所定のパターンにエッチングする。このエッチングに
より、ＮＡＮＤ型メモリセルの長さ方向にスリットＳＬ
が開孔されたフローティングゲート用導電膜１８Ａが形
成される。したがって、このフローティングゲート用導
電膜１８Ａは、図中断面方向である、隣接したＮＡＮＤ
型メモリセル間は分離されているが、断面と直交する方
向である、ＮＡＮＤ型メモリセルの長さ方向には、まだ
分離されていない。但し、配線抵抗素子形成予定領域に
ある第１のポリシリコン層１８はエッチングしない。こ
のため、配線抵抗素子形成予定領域には、第１のポリシ
リコン層１８Ｘが残る。
【０００７】次に図９（ａ）からわかるように、この中
間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Nitrid
e-Oxide）膜２０を形成し、このＯＮＯ膜２０上にＣＶ
Ｄにより第２のポリシリコン層２２を形成する。続い
て、この第２のポリシリコン層２２上に、ＣＶＤ法によ
り、加工マスク用の酸化膜２３を形成する。
間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Nitrid
e-Oxide）膜２０を形成し、このＯＮＯ膜２０上にＣＶ
Ｄにより第２のポリシリコン層２２を形成する。続い
て、この第２のポリシリコン層２２上に、ＣＶＤ法によ
り、加工マスク用の酸化膜２３を形成する。
【０００８】次に図９（ｂ）からわかるように、ゲート
加工を行う。すなわち、ＲＩＥにより、加工マスク用の
酸化膜２３をエッチングする。この加工マスク用の酸化
膜２３をマスクとして使用することにより、第２のポリ
シリコン２２をエッチングする。さらに、光リソグラフ
ィーにより配線抵抗素子部形成予定領域をパターニング
し、メモリセル形成予定領域は加工マスク用の酸化膜２
３をマスクとして、ＯＮＯ膜２０とフローティングゲー
ト用導電膜１８Ａと第１のポリシリコン層１８Ｘとを同
時にエッチングする。これにより、メモリセル形成予定
領域に、コントロールゲートＣＧ、フローティングゲー
トＦＧ、ゲート間絶縁膜２０Ａが形成される。また、配
線抵抗素子形成予定領域に、配線抵抗体１８Ｂと保護絶
縁膜２０Ｘとからなる、配線抵抗素子Ｒが形成される。
加工を行う。すなわち、ＲＩＥにより、加工マスク用の
酸化膜２３をエッチングする。この加工マスク用の酸化
膜２３をマスクとして使用することにより、第２のポリ
シリコン２２をエッチングする。さらに、光リソグラフ
ィーにより配線抵抗素子部形成予定領域をパターニング
し、メモリセル形成予定領域は加工マスク用の酸化膜２
３をマスクとして、ＯＮＯ膜２０とフローティングゲー
ト用導電膜１８Ａと第１のポリシリコン層１８Ｘとを同
時にエッチングする。これにより、メモリセル形成予定
領域に、コントロールゲートＣＧ、フローティングゲー
トＦＧ、ゲート間絶縁膜２０Ａが形成される。また、配
線抵抗素子形成予定領域に、配線抵抗体１８Ｂと保護絶
縁膜２０Ｘとからなる、配線抵抗素子Ｒが形成される。
【０００９】図１０（ａ）は、この配線抵抗素子Ｒを平
面的に示す図であり、図１０（ｂ）は、配線抵抗素子Ｒ
のコンタクト部ＣＴ、ＣＴ間である配線部における断面
図であり、図１０（ｃ）は、配線抵抗素子Ｒのコンタク
ト部ＣＴにおける断面図である。これら図１０（ａ）
（ｂ）からわかるように、配線抵抗素子Ｒは、第２のポ
リシリコン２２及びマスク材としての酸化膜２３を取り
除き、第１のポリシリコン層１８ＸとＯＮＯ膜２０とを
一括してエッチングすることにより、形成される。
面的に示す図であり、図１０（ｂ）は、配線抵抗素子Ｒ
のコンタクト部ＣＴ、ＣＴ間である配線部における断面
図であり、図１０（ｃ）は、配線抵抗素子Ｒのコンタク
ト部ＣＴにおける断面図である。これら図１０（ａ）
（ｂ）からわかるように、配線抵抗素子Ｒは、第２のポ
リシリコン２２及びマスク材としての酸化膜２３を取り
除き、第１のポリシリコン層１８ＸとＯＮＯ膜２０とを
一括してエッチングすることにより、形成される。
【００１０】図１１は、別の従来の配線抵抗素子Ｒ’を
示す図である。図１１（ａ）は配線抵抗素子Ｒ’を平面
的に示す図であり、図１１（ｂ）はコンタクト部ＣＴ、
ＣＴ間である配線部における配線抵抗素子Ｒ’の断面図
であり、図１１（ｃ）は配線抵抗素子Ｒ’のコンタクト
部ＣＴにおける断面図である。
示す図である。図１１（ａ）は配線抵抗素子Ｒ’を平面
的に示す図であり、図１１（ｂ）はコンタクト部ＣＴ、
ＣＴ間である配線部における配線抵抗素子Ｒ’の断面図
であり、図１１（ｃ）は配線抵抗素子Ｒ’のコンタクト
部ＣＴにおける断面図である。
【００１１】これらの図１１（ａ）（ｂ）からわかるよ
うに、配線抵抗体１８Ｂ上側に位置する第２のポリシリ
コン層２２及び酸化膜２３の一部を取り除かない場合も
ある。すなわち、配線抵抗体１８Ｂのコンタクト部上側
に位置する第２のポリシリコン２２及び酸化膜２３を取
り除き、それ以外の部分である配線部上側に位置する第
２のポリシリコン層２２及び酸化膜２３は取り除かない
場合もあった。
うに、配線抵抗体１８Ｂ上側に位置する第２のポリシリ
コン層２２及び酸化膜２３の一部を取り除かない場合も
ある。すなわち、配線抵抗体１８Ｂのコンタクト部上側
に位置する第２のポリシリコン２２及び酸化膜２３を取
り除き、それ以外の部分である配線部上側に位置する第
２のポリシリコン層２２及び酸化膜２３は取り除かない
場合もあった。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た配線抵抗体１８Ｂは、ＮＡＮＤ型メモリセルの後酸化
により、酸化されてしまうという問題があった。すなわ
ち、図９（ｂ）に示す状態において、ＮＡＮＤ型メモリ
セルの酸化処理を行う。図１２は、この酸化処理後にお
けるＮＡＮＤ型メモリセルの長さ方向の断面を示す図で
ある。この図１２からわかるように、後酸化は、ゲート
端にバーズビークを入れることによりＲＩＥ等でのゲー
ト端のダメージの回復や、Ｎ-及びＰ-の拡散層を伸ばし
たりする目的で行われる。
た配線抵抗体１８Ｂは、ＮＡＮＤ型メモリセルの後酸化
により、酸化されてしまうという問題があった。すなわ
ち、図９（ｂ）に示す状態において、ＮＡＮＤ型メモリ
セルの酸化処理を行う。図１２は、この酸化処理後にお
けるＮＡＮＤ型メモリセルの長さ方向の断面を示す図で
ある。この図１２からわかるように、後酸化は、ゲート
端にバーズビークを入れることによりＲＩＥ等でのゲー
ト端のダメージの回復や、Ｎ-及びＰ-の拡散層を伸ばし
たりする目的で行われる。
【００１３】図１３は、この後酸化前と後酸化後におけ
る配線抵抗体１８Ｂの観察結果を示す図である。すなわ
ち、図１３（ａ）は後酸化前の配線抵抗体１８Ｂの横断
面を示す図であり、図１３（ｂ）は後酸化前の配線抵抗
体１８Ｂの縦断面を示す図である。図１３（ｃ）は後酸
化後の配線抵抗体１８Ｂの横断面を示す図であり、図１
３（ｄ）は後酸化後の配線抵抗体１８Ｂの縦断面を示す
図である。
る配線抵抗体１８Ｂの観察結果を示す図である。すなわ
ち、図１３（ａ）は後酸化前の配線抵抗体１８Ｂの横断
面を示す図であり、図１３（ｂ）は後酸化前の配線抵抗
体１８Ｂの縦断面を示す図である。図１３（ｃ）は後酸
化後の配線抵抗体１８Ｂの横断面を示す図であり、図１
３（ｄ）は後酸化後の配線抵抗体１８Ｂの縦断面を示す
図である。
【００１４】図１３（ａ）（ｂ）からわかるように、配
線抵抗体１８Ｂの上面にはＯＮＯ膜２０からなる保護絶
縁膜２０Ｘが形成されているが、配線抵抗体１８Ｂの側
面には形成されていない。したがって、配線抵抗体１８
Ｂの側面は露出している。このため、図１３（ｃ）
（ｄ）からわかるように、後酸化後には、この配線抵抗
体１８Ｂの側面が酸化され、酸化膜２５が形成されてし
まう。この配線抵抗体１８Ｂはポリシリコンにより形成
されているため、グレインが存在する。このため、酸化
膜２５はこのグレインに沿って形成されたりもする。こ
のように酸化膜２５が形成されると、配線抵抗体１８Ｂ
が部分的に極端に細まる場合もある。このため、グレイ
ンの状態や後酸化量がばらついて、配線抵抗体１８Ｂの
抵抗値もばらつくという問題がある。
線抵抗体１８Ｂの上面にはＯＮＯ膜２０からなる保護絶
縁膜２０Ｘが形成されているが、配線抵抗体１８Ｂの側
面には形成されていない。したがって、配線抵抗体１８
Ｂの側面は露出している。このため、図１３（ｃ）
（ｄ）からわかるように、後酸化後には、この配線抵抗
体１８Ｂの側面が酸化され、酸化膜２５が形成されてし
まう。この配線抵抗体１８Ｂはポリシリコンにより形成
されているため、グレインが存在する。このため、酸化
膜２５はこのグレインに沿って形成されたりもする。こ
のように酸化膜２５が形成されると、配線抵抗体１８Ｂ
が部分的に極端に細まる場合もある。このため、グレイ
ンの状態や後酸化量がばらついて、配線抵抗体１８Ｂの
抵抗値もばらつくという問題がある。
【００１５】そこで本発明は上記課題に鑑みてなされた
ものであり、後酸化により酸化されることのない配線抵
抗体１８Ｂを有する不揮発性半導体記憶装置を提供する
ことを目的とする。すなわち、メモリセル側に後酸化を
施した場合でも、配線抵抗体１８Ｂの抵抗値のばらつき
が少ない不揮発性半導体記憶装置を提供することを目的
とする。さらに、このように後酸化による配線抵抗体１
８Ｂの酸化を防止した場合でも、製造工程数が増加する
ことのない不揮発性半導体記憶装置の製造方法を提供す
ることを目的とする。
ものであり、後酸化により酸化されることのない配線抵
抗体１８Ｂを有する不揮発性半導体記憶装置を提供する
ことを目的とする。すなわち、メモリセル側に後酸化を
施した場合でも、配線抵抗体１８Ｂの抵抗値のばらつき
が少ない不揮発性半導体記憶装置を提供することを目的
とする。さらに、このように後酸化による配線抵抗体１
８Ｂの酸化を防止した場合でも、製造工程数が増加する
ことのない不揮発性半導体記憶装置の製造方法を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る不揮発性半導体記憶装置は、電気的書
き換えが可能な複数のメモリセルと、配線を抵抗として
用いた配線抵抗素子とを、有する不揮発性半導体記憶装
置であって、前記メモリセルは、半導体基板上に形成さ
れた第１の絶縁膜と、この第１の絶縁膜上に、第１の導
電膜を選択的にエッチングすることにより形成された、
電荷蓄積用のフローティングゲートと、このフローティ
ングゲート上に、第２の絶縁膜を選択的にエッチングす
ることにより形成された、ゲート間絶縁膜と、このゲー
ト間絶縁膜上に、第２の導電膜を選択的にエッチングす
ることにより形成された、コントロールゲートと、を備
えるとともに、前記配線抵抗素子は、前記第１の絶縁膜
上に、前記第１の導電膜を選択的にエッチングすること
により形成された、配線抵抗体と、この配線抵抗体の上
面及び側面を覆うように、前記第２の絶縁膜を選択的に
エッチングすることにより形成された、保護絶縁膜と、
を備えている、ことを特徴とする。
め、本発明に係る不揮発性半導体記憶装置は、電気的書
き換えが可能な複数のメモリセルと、配線を抵抗として
用いた配線抵抗素子とを、有する不揮発性半導体記憶装
置であって、前記メモリセルは、半導体基板上に形成さ
れた第１の絶縁膜と、この第１の絶縁膜上に、第１の導
電膜を選択的にエッチングすることにより形成された、
電荷蓄積用のフローティングゲートと、このフローティ
ングゲート上に、第２の絶縁膜を選択的にエッチングす
ることにより形成された、ゲート間絶縁膜と、このゲー
ト間絶縁膜上に、第２の導電膜を選択的にエッチングす
ることにより形成された、コントロールゲートと、を備
えるとともに、前記配線抵抗素子は、前記第１の絶縁膜
上に、前記第１の導電膜を選択的にエッチングすること
により形成された、配線抵抗体と、この配線抵抗体の上
面及び側面を覆うように、前記第２の絶縁膜を選択的に
エッチングすることにより形成された、保護絶縁膜と、
を備えている、ことを特徴とする。
【００１７】
【発明の実施の形態】本実施形態に係る不揮発性半導体
記憶装置は、配線抵抗体の側面及び上面をＯＮＯ膜で覆
った状態で後酸化することにより、配線抵抗体の側面が
酸化して抵抗値がばらつくのを抑制したものである。以
下に、図面に基づいて本実施形態を詳細に説明する。
記憶装置は、配線抵抗体の側面及び上面をＯＮＯ膜で覆
った状態で後酸化することにより、配線抵抗体の側面が
酸化して抵抗値がばらつくのを抑制したものである。以
下に、図面に基づいて本実施形態を詳細に説明する。
【００１８】図１乃至図４は本発明の一実施形態に係る
不揮発性半導体記憶装置の製造工程を示す断面図であ
る。図５（ａ）は、図２（ｂ）の状態における配線抵抗
領域の平面図であり、図５（ｂ）（ｃ）はその断面図で
ある。
不揮発性半導体記憶装置の製造工程を示す断面図であ
る。図５（ａ）は、図２（ｂ）の状態における配線抵抗
領域の平面図であり、図５（ｂ）（ｃ）はその断面図で
ある。
【００１９】図１（ａ）からわかるように、半導体基板
１０のメモリセル形成予定領域と配線抵抗素子形成予定
領域とに、ＬＯＣＯＳ法により、素子間分離用のフィー
ルド酸化膜１２を形成する。すなわち、Ｐ-型の半導体
基板１０上のメモリセル形成予定領域に、Ｂ-イオン
（ボロンイオン）等を打ち込むことにより、Ｐ+型のフ
ィールドインプラ領域１４を形成する。次に、窒化膜を
マスクとして使用することにより、半導体基板１０上に
選択的に、素子間分離用の厚いフィールド酸化膜１２を
形成する。続いて、素子形成予定領域にＢ−イオンやＰ
＋イオン等のチャネルインプラを行う。次に、この中間
不揮発性半導体記憶装置上に、酸化によりゲート酸化膜
１６を形成する。これらフィールド酸化膜１２とゲート
酸化膜１６とにより、第１の絶縁膜が形成される。続い
て、この中間不揮発性半導体記憶装置上に、ＣＶＤ（ch
emicl vapor deposition）によりポリシリコンからなる
第１のポリシリコン層１８を形成する。すなわち、メモ
リセル形成予定領域及び配線抵抗素子形成予定領域の双
方に、第１のポリシリコン層１８を形成する。続いて、
この第１のポリシリコン層１８に、リンを熱拡散させる
ことにより、第１のポリシリコン層１８を所望の抵抗値
にする。これにより第１の導電膜が形成される。なお、
第１のポリシリコン層１８にリンをドーピングするにあ
たっては、この第１のポリシリコン層１８をＣＶＤで堆
積していく際に、併せて、リンをドーピングしていくこ
とも可能である。
１０のメモリセル形成予定領域と配線抵抗素子形成予定
領域とに、ＬＯＣＯＳ法により、素子間分離用のフィー
ルド酸化膜１２を形成する。すなわち、Ｐ-型の半導体
基板１０上のメモリセル形成予定領域に、Ｂ-イオン
（ボロンイオン）等を打ち込むことにより、Ｐ+型のフ
ィールドインプラ領域１４を形成する。次に、窒化膜を
マスクとして使用することにより、半導体基板１０上に
選択的に、素子間分離用の厚いフィールド酸化膜１２を
形成する。続いて、素子形成予定領域にＢ−イオンやＰ
＋イオン等のチャネルインプラを行う。次に、この中間
不揮発性半導体記憶装置上に、酸化によりゲート酸化膜
１６を形成する。これらフィールド酸化膜１２とゲート
酸化膜１６とにより、第１の絶縁膜が形成される。続い
て、この中間不揮発性半導体記憶装置上に、ＣＶＤ（ch
emicl vapor deposition）によりポリシリコンからなる
第１のポリシリコン層１８を形成する。すなわち、メモ
リセル形成予定領域及び配線抵抗素子形成予定領域の双
方に、第１のポリシリコン層１８を形成する。続いて、
この第１のポリシリコン層１８に、リンを熱拡散させる
ことにより、第１のポリシリコン層１８を所望の抵抗値
にする。これにより第１の導電膜が形成される。なお、
第１のポリシリコン層１８にリンをドーピングするにあ
たっては、この第１のポリシリコン層１８をＣＶＤで堆
積していく際に、併せて、リンをドーピングしていくこ
とも可能である。
【００２０】次に図１（ｂ）からわかるように、この第
１のポリシリコン層１８を所定のパターンに選択的にエ
ッチングする。すなわち、この中間不揮発性半導体記憶
装置上にフォトレジストを塗布した上で、パターニング
し、ＲＩＥ（reactive ion etching）によりエッチング
する。このエッチングにより、メモリセル形成予定領域
にある第１のポリシリコン層１８には、スリットが形成
される。これにより、図中断面方向である、隣接したＮ
ＡＮＤ型メモリセル間は分離されているが、断面と直交
する方向である、ＮＡＮＤ型メモリセルの長さ方向に
は、まだ分離されていない、フローティングゲート用導
電膜１８Ａが形成される。また、配線抵抗素子形成予定
領域には、配線抵抗体１８Ｂが形成される。
１のポリシリコン層１８を所定のパターンに選択的にエ
ッチングする。すなわち、この中間不揮発性半導体記憶
装置上にフォトレジストを塗布した上で、パターニング
し、ＲＩＥ（reactive ion etching）によりエッチング
する。このエッチングにより、メモリセル形成予定領域
にある第１のポリシリコン層１８には、スリットが形成
される。これにより、図中断面方向である、隣接したＮ
ＡＮＤ型メモリセル間は分離されているが、断面と直交
する方向である、ＮＡＮＤ型メモリセルの長さ方向に
は、まだ分離されていない、フローティングゲート用導
電膜１８Ａが形成される。また、配線抵抗素子形成予定
領域には、配線抵抗体１８Ｂが形成される。
【００２１】次に図２（ａ）からわかるように、この中
間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Nitrid
e-Oxide）膜２０を形成する。例えば、熱酸化により下
側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶ
Ｄ)により窒化膜を形成し、熱酸化により上側酸化膜を
形成することで、ＯＮＯ膜２０を形成する。このＯＮＯ
膜２０が第２の絶縁膜を構成する。続いて、このＯＮＯ
膜２０上にＣＶＤにより第２のポリシリコン層２２を形
成する。この第２のポリシリコン層２２はリン等をドー
ピングすることにより、低抵抗化が図られている。この
第２のポリシリコン層２２が第２の導電膜を形成する。
続いて、この第２のポリシリコン層２２上に、ＣＶＤ法
により、加工マスク用の酸化膜２３を形成する。
間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Nitrid
e-Oxide）膜２０を形成する。例えば、熱酸化により下
側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶ
Ｄ)により窒化膜を形成し、熱酸化により上側酸化膜を
形成することで、ＯＮＯ膜２０を形成する。このＯＮＯ
膜２０が第２の絶縁膜を構成する。続いて、このＯＮＯ
膜２０上にＣＶＤにより第２のポリシリコン層２２を形
成する。この第２のポリシリコン層２２はリン等をドー
ピングすることにより、低抵抗化が図られている。この
第２のポリシリコン層２２が第２の導電膜を形成する。
続いて、この第２のポリシリコン層２２上に、ＣＶＤ法
により、加工マスク用の酸化膜２３を形成する。
【００２２】次に図２（ｂ）からわかるように、ゲート
加工を行う。すなわち、ＲＩＥにより、メモリセル形成
予定領域にある加工マスク用の酸化膜２３を所定のパタ
ーンにエッチングし、配線抵抗素子形成予定領域にある
酸化膜２３を全面的にエッチングする。続いて、この酸
化膜２３を加工マスク材として使用することにより、第
２のポリシリコン層２２をエッチングする。つまり、メ
モリセル形成予定領域にある第２のポリシリコン層２２
と、配線抵抗素子形成予定領域にある第２のポリシリコ
ン層２２とを、同時にエッチングする。これにより、メ
モリセル形成予定領域にあるポリシリコン層２２が図中
断面方向に第２のエッチングされてコントロールゲート
ＣＧが形成される。また、配線抵抗素子形成予定領域に
ある第２のポリシリコン層２２が取り除かれる。次に、
光リソグラフィーにより、配線抵抗素子形成予定領域を
全体的にレジストで覆って、カバーする。続いて、加工
マスク用の酸化膜２３をマスクとして使用することによ
り、ＯＮＯ膜２０とフローティングゲート用導電膜１８
Ａとを選択的にエッチングする。これにより、メモリセ
ル形成予定領域に、フローティングゲートＦＧが形成さ
れる。すなわち、このエッチング工程により、フローテ
ィングゲート用導電膜１８を図中断面と直交する方向で
あるＮＡＮＤ型メモリセルの長さ方向に分断して、複数
のフローティングゲートＦＧを形成する。ＯＮＯ膜２０
も同様に、図中断面と直交する方向であるＮＡＮＤ型メ
モリセルの長さ方向に分断して、連続的なゲート間絶縁
膜２０Ａを形成する。第２のポリシリコン層２２も同様
に、図中断面と直交する方向であるＮＡＮＤ型メモリセ
ルの長さ方向に分断して、連続的なコントロールゲート
ＣＧを形成する。このコントロールゲートＣＧは、ワー
ド線となる。また、図５からわかるように、このとき配
線抵抗体１８Ｂは、ＯＮＯ膜２０により形成された保護
絶縁膜２０Ｂで覆われている。すなわち、配線抵抗体１
８Ｂの上面及び側面はＯＮＯ膜２０からなる保護絶縁膜
２０Ｂで覆われている。これら配線抵抗体１８Ｂと保護
絶縁膜２０Ｂとで、配線抵抗素子ＲＥＳが構成される。
次に、必要に応じてＮ-やＰ-のインプラを行う。また、
ショートチャネルの問題から熱工程によりイオンが延び
ると困る領域には、後述する後酸化後にインプラを行
う。
加工を行う。すなわち、ＲＩＥにより、メモリセル形成
予定領域にある加工マスク用の酸化膜２３を所定のパタ
ーンにエッチングし、配線抵抗素子形成予定領域にある
酸化膜２３を全面的にエッチングする。続いて、この酸
化膜２３を加工マスク材として使用することにより、第
２のポリシリコン層２２をエッチングする。つまり、メ
モリセル形成予定領域にある第２のポリシリコン層２２
と、配線抵抗素子形成予定領域にある第２のポリシリコ
ン層２２とを、同時にエッチングする。これにより、メ
モリセル形成予定領域にあるポリシリコン層２２が図中
断面方向に第２のエッチングされてコントロールゲート
ＣＧが形成される。また、配線抵抗素子形成予定領域に
ある第２のポリシリコン層２２が取り除かれる。次に、
光リソグラフィーにより、配線抵抗素子形成予定領域を
全体的にレジストで覆って、カバーする。続いて、加工
マスク用の酸化膜２３をマスクとして使用することによ
り、ＯＮＯ膜２０とフローティングゲート用導電膜１８
Ａとを選択的にエッチングする。これにより、メモリセ
ル形成予定領域に、フローティングゲートＦＧが形成さ
れる。すなわち、このエッチング工程により、フローテ
ィングゲート用導電膜１８を図中断面と直交する方向で
あるＮＡＮＤ型メモリセルの長さ方向に分断して、複数
のフローティングゲートＦＧを形成する。ＯＮＯ膜２０
も同様に、図中断面と直交する方向であるＮＡＮＤ型メ
モリセルの長さ方向に分断して、連続的なゲート間絶縁
膜２０Ａを形成する。第２のポリシリコン層２２も同様
に、図中断面と直交する方向であるＮＡＮＤ型メモリセ
ルの長さ方向に分断して、連続的なコントロールゲート
ＣＧを形成する。このコントロールゲートＣＧは、ワー
ド線となる。また、図５からわかるように、このとき配
線抵抗体１８Ｂは、ＯＮＯ膜２０により形成された保護
絶縁膜２０Ｂで覆われている。すなわち、配線抵抗体１
８Ｂの上面及び側面はＯＮＯ膜２０からなる保護絶縁膜
２０Ｂで覆われている。これら配線抵抗体１８Ｂと保護
絶縁膜２０Ｂとで、配線抵抗素子ＲＥＳが構成される。
次に、必要に応じてＮ-やＰ-のインプラを行う。また、
ショートチャネルの問題から熱工程によりイオンが延び
ると困る領域には、後述する後酸化後にインプラを行
う。
【００２３】続いて、後酸化を行う。すなわち、図１２
からわかるように、酸化処理を行うことにより、ゲート
端にバーズビークを入れてＲＩＥ等でのゲート端のダメ
ージの回復を行ったり、Ｎ-及びＰ-の拡散層を伸ばした
りする。次に、Ｐ+イオン（リンイオン）やＡｓ+イオン
（ヒ素イオン）等を打ち込んで、ソース／ドレイン領域
２６を形成する。
からわかるように、酸化処理を行うことにより、ゲート
端にバーズビークを入れてＲＩＥ等でのゲート端のダメ
ージの回復を行ったり、Ｎ-及びＰ-の拡散層を伸ばした
りする。次に、Ｐ+イオン（リンイオン）やＡｓ+イオン
（ヒ素イオン）等を打ち込んで、ソース／ドレイン領域
２６を形成する。
【００２４】次に図３からわかるように、コンタクト開
孔（図示省略）を形成し、さらに、この中間不揮発性半
導体記憶装置上にＣＶＤにより層間絶縁膜２８を形成す
る。続いて、この中間不揮発性半導体記憶装置上にスパ
ッタリングにより、バリアメタル層とアルミ配線層とを
形成し、これらバリアメタル層とアルミ配線層とを光リ
ソグラフィーとＲＩＥにより選択的にエッチングするこ
とにより、ビット線３０を形成する。
孔（図示省略）を形成し、さらに、この中間不揮発性半
導体記憶装置上にＣＶＤにより層間絶縁膜２８を形成す
る。続いて、この中間不揮発性半導体記憶装置上にスパ
ッタリングにより、バリアメタル層とアルミ配線層とを
形成し、これらバリアメタル層とアルミ配線層とを光リ
ソグラフィーとＲＩＥにより選択的にエッチングするこ
とにより、ビット線３０を形成する。
【００２５】次に、図４からわかるように、この中間不
揮発性半導体記憶装置上に、ＣＶＤによりパッシベーシ
ョン膜３２を形成する。このパッシベーション膜３２
は、表面保護膜としての働きを有するものである。以上
の工程により、不揮発性半導体記憶装置は完成する。
揮発性半導体記憶装置上に、ＣＶＤによりパッシベーシ
ョン膜３２を形成する。このパッシベーション膜３２
は、表面保護膜としての働きを有するものである。以上
の工程により、不揮発性半導体記憶装置は完成する。
【００２６】以上のように、本実施形態によれば、配線
抵抗体１８ＢをＯＮＯ膜２０で覆うようにしたので、後
酸化の際に配線抵抗体１８Ｂが酸化されてしまうのを防
止することができる。図６は配線抵抗体１８Ｂ部分にお
ける、この後酸化前と後酸化後の観察結果を示す図であ
る。図６（ａ）は、後酸化前における配線抵抗体１８Ｂ
の横断面を観察した結果を示す図であり、図６（ｂ）は
縦断面を観察した結果を示す図である。図６（ｃ）は、
後酸化後における配線抵抗体１８Ｂの横断面を観察した
結果を示す図であり、図６（ｄ）は縦断面を観察した結
果を示す図である。
抵抗体１８ＢをＯＮＯ膜２０で覆うようにしたので、後
酸化の際に配線抵抗体１８Ｂが酸化されてしまうのを防
止することができる。図６は配線抵抗体１８Ｂ部分にお
ける、この後酸化前と後酸化後の観察結果を示す図であ
る。図６（ａ）は、後酸化前における配線抵抗体１８Ｂ
の横断面を観察した結果を示す図であり、図６（ｂ）は
縦断面を観察した結果を示す図である。図６（ｃ）は、
後酸化後における配線抵抗体１８Ｂの横断面を観察した
結果を示す図であり、図６（ｄ）は縦断面を観察した結
果を示す図である。
【００２７】図６（ａ）（ｂ）からわかるように、配線
抵抗体１８Ｂの側面及び上面はＯＮＯ膜２０からなる保
護絶縁膜２０Ｂで覆われている。つまり、従来のように
配線抵抗体１８Ｂの側面が露出していない。このため、
図６（ｃ）（ｄ）からわかるように、後酸化をした後で
あっても、配線抵抗体１８Ｂの側面が酸化されてしまう
ということがなくなる。すなわち、主としてＯＮＯ膜２
０のうちの窒化膜の働きにより、配線抵抗体１８Ｂの酸
化を防止することができる。このように、配線抵抗体１
８Ｂの酸化の防止、特に、側面からの酸化の防止を図る
ことにより、グレインの状態のばらつきや、後酸化量の
ばらつきにより、配線抵抗体１８Ｂの抵抗値がばらつい
てしまうという問題を回避することができる。すなわ
ち、配線抵抗体１８Ｂの抵抗値の個体差を大幅に低減す
ることができる。
抵抗体１８Ｂの側面及び上面はＯＮＯ膜２０からなる保
護絶縁膜２０Ｂで覆われている。つまり、従来のように
配線抵抗体１８Ｂの側面が露出していない。このため、
図６（ｃ）（ｄ）からわかるように、後酸化をした後で
あっても、配線抵抗体１８Ｂの側面が酸化されてしまう
ということがなくなる。すなわち、主としてＯＮＯ膜２
０のうちの窒化膜の働きにより、配線抵抗体１８Ｂの酸
化を防止することができる。このように、配線抵抗体１
８Ｂの酸化の防止、特に、側面からの酸化の防止を図る
ことにより、グレインの状態のばらつきや、後酸化量の
ばらつきにより、配線抵抗体１８Ｂの抵抗値がばらつい
てしまうという問題を回避することができる。すなわ
ち、配線抵抗体１８Ｂの抵抗値の個体差を大幅に低減す
ることができる。
【００２８】しかも、図２（ａ）からわかるように、配
線抵抗体１８Ｂを覆うＯＮＯ膜２０は、フローティング
ゲート用導電膜１８Ａ上にＯＮＯ膜２０を堆積するのと
同一の工程により、堆積することができる。すなわち、
フローティングゲートＦＧとコントロールゲートＣＧと
を絶縁するためのＯＮＯ膜２０を形成する工程により、
配線抵抗体１８Ｂを覆うＯＮＯ膜２０を形成することが
できる。このため、工程数を増加させることなく、配線
抵抗体１８ＢをＯＮＯ膜２０で覆うことができる。
線抵抗体１８Ｂを覆うＯＮＯ膜２０は、フローティング
ゲート用導電膜１８Ａ上にＯＮＯ膜２０を堆積するのと
同一の工程により、堆積することができる。すなわち、
フローティングゲートＦＧとコントロールゲートＣＧと
を絶縁するためのＯＮＯ膜２０を形成する工程により、
配線抵抗体１８Ｂを覆うＯＮＯ膜２０を形成することが
できる。このため、工程数を増加させることなく、配線
抵抗体１８ＢをＯＮＯ膜２０で覆うことができる。
【００２９】図７は本実施形態の変形例を示す図であ
り、前述した図５に相当する図である。図７（ａ）は、
図２（ｂ）の状態における配線抵抗素子ＲＥＳの平面図
であり、図７（ｂ）は、配線抵抗素子ＲＥＳのコンタク
ト部ＣＴ、ＣＴ間である配線部の断面図であり、図７
（ｃ）は、配線抵抗素子ＲＥＳのコンタクト部ＣＴの断
面図である。
り、前述した図５に相当する図である。図７（ａ）は、
図２（ｂ）の状態における配線抵抗素子ＲＥＳの平面図
であり、図７（ｂ）は、配線抵抗素子ＲＥＳのコンタク
ト部ＣＴ、ＣＴ間である配線部の断面図であり、図７
（ｃ）は、配線抵抗素子ＲＥＳのコンタクト部ＣＴの断
面図である。
【００３０】図７（ａ）からわかるように、配線抵抗体
１８Ｂのコンタクト部ＣＴ、ＣＴ上側の第２のポリシリ
コン層２２及び酸化膜２３は取り除くが、それ以外の部
分である配線部上側の第２のポリシリコン層２２及び酸
化膜２３は残存させることも可能である。すなわち、配
線抵抗体１８Ｂにおけるコンタクトをとる領域以外を、
第２のポリシリコン層２２及び酸化膜２３で形成された
カバー部２２Ａでカバーすることも可能である。これに
より配線抵抗素子ＲＥＳ’を、配線抵抗体１８Ｂと保護
酸化膜２０Ｂとカバー部２２Ａとから構成することがで
きる。このようにすれば、配線抵抗素子ＲＥＳ’の構造
を、ＮＡＮＤ型メモリセル側の構造と同様の積層構造と
することができる。
１８Ｂのコンタクト部ＣＴ、ＣＴ上側の第２のポリシリ
コン層２２及び酸化膜２３は取り除くが、それ以外の部
分である配線部上側の第２のポリシリコン層２２及び酸
化膜２３は残存させることも可能である。すなわち、配
線抵抗体１８Ｂにおけるコンタクトをとる領域以外を、
第２のポリシリコン層２２及び酸化膜２３で形成された
カバー部２２Ａでカバーすることも可能である。これに
より配線抵抗素子ＲＥＳ’を、配線抵抗体１８Ｂと保護
酸化膜２０Ｂとカバー部２２Ａとから構成することがで
きる。このようにすれば、配線抵抗素子ＲＥＳ’の構造
を、ＮＡＮＤ型メモリセル側の構造と同様の積層構造と
することができる。
【００３１】なお、本発明は上記実施形態に限定され
ず、種々に変形可能である。例えば、上記実施形態では
ＮＡＮＤ型メモリセルと配線抵抗素子とを有する不揮発
性半導体記憶装置に基づいて説明したが、ＮＯＲ型メモ
リセルと配線抵抗素子とを有する不揮発性半導体記憶装
置についても同様に適用することができる。
ず、種々に変形可能である。例えば、上記実施形態では
ＮＡＮＤ型メモリセルと配線抵抗素子とを有する不揮発
性半導体記憶装置に基づいて説明したが、ＮＯＲ型メモ
リセルと配線抵抗素子とを有する不揮発性半導体記憶装
置についても同様に適用することができる。
【００３２】また、後酸化処理は、上述した耐圧用酸化
膜２４を形成する場合に限られるものではない。すなわ
ち、他の酸化処理に対しても本発明を適用することによ
り、配線抵抗体１８Ｂの酸化を防止することができる。
膜２４を形成する場合に限られるものではない。すなわ
ち、他の酸化処理に対しても本発明を適用することによ
り、配線抵抗体１８Ｂの酸化を防止することができる。
【００３３】さらに、上記実施形態では、配線抵抗体１
８Ｂ形成直後にＯＮＯ膜２０を堆積して、この配線抵抗
体１８Ｂを覆うようにしたが、他の処理が存在しても良
い。すなわち、配線抵抗体１８Ｂ形成後であって、酸化
処理がなされる前に、配線抵抗１８を覆うようにすれば
足りる。
８Ｂ形成直後にＯＮＯ膜２０を堆積して、この配線抵抗
体１８Ｂを覆うようにしたが、他の処理が存在しても良
い。すなわち、配線抵抗体１８Ｂ形成後であって、酸化
処理がなされる前に、配線抵抗１８を覆うようにすれば
足りる。
【００３４】
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体記憶装置によれば、配線抵抗体の上面及び側
面を保護絶縁膜で覆ったので、配線抵抗体の酸化を防止
でき、配線抵抗体の抵抗値のばらつきを低減することが
できる。
発性半導体記憶装置によれば、配線抵抗体の上面及び側
面を保護絶縁膜で覆ったので、配線抵抗体の酸化を防止
でき、配線抵抗体の抵抗値のばらつきを低減することが
できる。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す断面図である。
装置の製造過程の一部を示す断面図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す断面図である。
装置の製造過程の一部を示す断面図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す断面図である。
装置の製造過程の一部を示す断面図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す断面図である。
装置の製造過程の一部を示す断面図である。
【図５】（ａ）は図２（ｂ）の状態における配線抵抗素
子を上側から見た平面図であり、（ｂ）は配線抵抗素子
の配線部の断面図、（ｃ）は配線抵抗素子のコンタクト
部の断面図である。
子を上側から見た平面図であり、（ｂ）は配線抵抗素子
の配線部の断面図、（ｃ）は配線抵抗素子のコンタクト
部の断面図である。
【図６】（ａ）は後酸化前における配線抵抗素子の横断
面を観察した結果を示す図であり、（ｂ）は後酸化前に
おける配線抵抗素子の縦断面を観察した結果を示す図で
あり、（ｃ）は後酸化後における配線抵抗素子の横断面
を観察した結果を示す図であり、（ｄ）は後酸化後にお
ける配線抵抗素子の縦断面を観察した結果を示す図であ
る。
面を観察した結果を示す図であり、（ｂ）は後酸化前に
おける配線抵抗素子の縦断面を観察した結果を示す図で
あり、（ｃ）は後酸化後における配線抵抗素子の横断面
を観察した結果を示す図であり、（ｄ）は後酸化後にお
ける配線抵抗素子の縦断面を観察した結果を示す図であ
る。
【図７】本実施形態における変形例を示す図である。
【図８】従来の不揮発性半導体記憶装置の製造過程の一
部を示す断面図である。
部を示す断面図である。
【図９】従来の不揮発性半導体記憶装置の製造過程の一
部を示す断面図である。
部を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置における配線
抵抗素子を示す図であり、図９（ｂ）の状態における配
線抵抗を示す図である。
抵抗素子を示す図であり、図９（ｂ）の状態における配
線抵抗を示す図である。
【図１１】従来の別の不揮発性半導体記憶装置における
配線抵抗素子を示す図である。
配線抵抗素子を示す図である。
【図１２】後酸化によりＮＡＮＤ型メモリセルの各メモ
リセル間に耐圧用酸化膜を形成した状態を示す断面図で
ある。
リセル間に耐圧用酸化膜を形成した状態を示す断面図で
ある。
【図１３】（ａ）は後酸化前における配線抵抗素子の横
断面を観察した結果を示す図であり、（ｂ）は後酸化前
における配線抵抗素子の縦断面を観察した結果を示す図
であり、（ｃ）は後酸化後における配線抵抗素子の横断
面を観察した結果を示す図であり、（ｄ）は後酸化後に
おける配線抵抗素子の縦断面を観察した結果を示す図で
ある。
断面を観察した結果を示す図であり、（ｂ）は後酸化前
における配線抵抗素子の縦断面を観察した結果を示す図
であり、（ｃ）は後酸化後における配線抵抗素子の横断
面を観察した結果を示す図であり、（ｄ）は後酸化後に
おける配線抵抗素子の縦断面を観察した結果を示す図で
ある。
【符号の説明】 １０ 半導体基板 １２ フィールド酸化膜（第１の絶縁膜） １４ フィールドインプラ領域 １６ ゲート酸化膜（第１の絶縁膜） １８ 第１のポリシリコン層（第１の導電膜） １８Ａ フローティングゲート用導電膜 １８Ｂ 配線抵抗体 ２０ ＯＮＯ膜（第２の絶縁膜） ２０Ａ ゲート間絶縁膜 ２０Ｂ 保護絶縁膜 ２２ 第２のポリシリコン層（第２の導電膜） ２４ 耐圧用酸化膜 ２６ ソース／ドレイン領域 ２８ 層間絶縁膜 ３０ ビット線 ３２ パッシベーション膜
Claims (10)
- 【請求項１】電気的書き換えが可能な複数のメモリセル
と、配線を抵抗として用いた配線抵抗素子とを、有する
不揮発性半導体記憶装置であって、 前記メモリセルは、 半導体基板上に形成された第１の絶縁膜と、 この第１の絶縁膜上に、第１の導電膜を選択的にエッチ
ングすることにより形成された、電荷蓄積用のフローテ
ィングゲートと、 このフローティングゲート上に、第２の絶縁膜を選択的
にエッチングすることにより形成された、ゲート間絶縁
膜と、 このゲート間絶縁膜上に、第２の導電膜を選択的にエッ
チングすることにより形成された、コントロールゲート
と、 を備えるとともに、 前記配線抵抗素子は、 前記第１の絶縁膜上に、前記第１の導電膜を選択的にエ
ッチングすることにより形成された、配線抵抗体と、 この配線抵抗体の上面及び側面を覆うように、前記第２
の絶縁膜を選択的にエッチングすることにより形成され
た、保護絶縁膜と、 を備えている、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１の導電膜はポリシリコンであり、
前記第２の絶縁膜はＯＮＯ膜であることを特徴とする請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】前記配線抵抗素子は、前記保護絶縁膜上の
少なくとも一部に、前記第２の導電膜を選択的にエッチ
ングすることにより形成された、カバー部をさらに備え
ることを特徴とする請求項１又は請求項２に記載の不揮
発性半導体記憶装置。 - 【請求項４】前記フローティングゲートと前記配線抵抗
体とは、同一の工程により前記第１の導電膜を選択的に
エッチングすることにより形成されたものであり、 前記ゲート間絶縁膜と前記保護絶縁膜とは、同一の工程
により前記第２の絶縁膜を選択的にエッチングすること
により形成されたものである、 ことを特徴とする請求項１乃至請求項３のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項５】前記メモリセルはＮＡＮＤ型メモリセルで
あることを特徴とする請求項１乃至請求項４のいずれか
に記載の不揮発性半導体記憶装置。 - 【請求項６】電気的書き換えが可能な複数のメモリセル
と、配線を抵抗として用いた配線抵抗素子とを、有する
不揮発性半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 この第１の絶縁膜上に、第１の導電膜を形成する工程
と、 この第１の導電膜を選択的にエッチングすることによ
り、メモリセル形成予定領域に電荷蓄積用のフローティ
ングゲートを形成する工程と、 前記第１の導電膜を選択的にエッチングすることによ
り、配線抵抗素子形成予定領域に配線抵抗体を形成する
工程と、 前記メモリセル形成予定領域上及び前記配線抵抗素子形
成予定領域上とに、第２の絶縁膜を形成し、少なくとも
前記配線抵抗体の上面及び側面を覆う工程と、 この第２の絶縁膜上に第２の導電膜を形成する工程と、 前記第２の絶縁膜を選択的にエッチングすることによ
り、前記メモリセル形成予定領域における前記フローテ
ィングゲート上に、ゲート間絶縁膜を形成する工程と、 前記第２の絶縁膜を選択的にエッチングすることによ
り、前記配線抵抗素子形成予定領域に保護絶縁膜を形成
する工程と、 前記第２の導電膜を選択的にエッチングすることによ
り、前記メモリセル形成予定領域における前記ゲート間
絶縁膜上に、コントロールゲートを形成する工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項７】前記第２の導電膜を選択的にエッチングす
る工程では、前記配線抵抗体上側に位置する第２の導電
膜もエッチングにより取り除くことを特徴とする請求項
６に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項８】前記第２の導電膜を選択的にエッチングす
る工程では、前記配線抵抗体上側に位置する第２の導電
膜のうち、前記配線抵抗体のコンタクト部上側に位置す
る第２の導電膜はエッチングにより取り除き、このコン
タクト部以外の配線抵抗体上側に位置する第２の導電膜
は残存させることを特徴とする請求項６に記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項９】前記フローティングゲートを形成する工程
と、前記配線抵抗体を形成する工程とは、同一工程であ
り、 前記前記ゲート間絶縁膜を形成する工程と、前記保護絶
縁膜を形成する工程とは、同一工程である、 ことを特徴とする請求項６乃至請求項８のいずれかに記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】電気的書き換えが可能なＮＡＮＤ型メモ
リセルと、配線を抵抗として用いた配線抵抗とを、有す
る不揮発性半導体記憶装置の製造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 この第１の絶縁膜上に、第１の導電膜を形成する工程
と、 この第１の導電膜を選択的にエッチングすることによ
り、メモリセル形成予定領域にＮＡＮＤ型メモリセルの
長さ方向へ向かってスリットを有するフローティングゲ
ート用導電膜を形成する工程と、 前記第１の導電膜を選択的にエッチングすることによ
り、配線抵抗素子形成予定領域に配線抵抗体を形成する
工程と、 前記メモリセル形成予定領域上及び前記配線抵抗形成予
定領域上に、第２の絶縁膜を形成し、少なくとも前記配
線抵抗体の上面及び側面を覆う工程と、 この第２の絶縁膜上に、第２の導電膜を形成する工程
と、 この第２の導電膜と前記第２の絶縁膜と前記第１の導電
膜とを選択的にエッチングすることにより、前記メモリ
セル形成予定領域に、フローティングゲートと、コント
ロールゲートと、これらフローティングゲート及びコン
トロールゲートの間に位置するゲート間絶縁膜と、を形
成する工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267033A JPH11111950A (ja) | 1997-09-30 | 1997-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267033A JPH11111950A (ja) | 1997-09-30 | 1997-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111950A true JPH11111950A (ja) | 1999-04-23 |
Family
ID=17439126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267033A Pending JPH11111950A (ja) | 1997-09-30 | 1997-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013211448A (ja) * | 2012-03-30 | 2013-10-10 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-09-30 JP JP9267033A patent/JPH11111950A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013211448A (ja) * | 2012-03-30 | 2013-10-10 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
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