JP5099983B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、複合ゲート構造のトランジスタと単一ゲート構造のトランジスタとをもった半導体装置及びその製造方法に関し、特に、浮遊ゲートと制御ゲートの複合ゲート構造の不揮発性メモリセルと、制御ゲートのみの単一ゲート構造のトランジスタを含む不揮発性半導体装置、及びその製造方法に関する。
電源を切っても情報が消えない不揮発性半導体記憶装置のうち、ＥＰＲＯＭ（Electrically Programmable Read Only Memory) は、個々のメモリセルへの情報の書き込みが電気的にでき、また、フラッシュメモリなどのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)は、個々のメモリセルへの情報の書き込み、消去が電気的にできるという特徴を有する。
このようなＥＰＲＯＭやＥＥＰＲＯＭなどのメモリセルとしては、一般に、多結晶シリコン膜からなる浮遊ゲートと制御ゲートの２つのゲート電極が絶縁膜を介して積層された複合ゲート構造のＭＯＳトランジスタが用いられている。そして、メモリセルトランジスタ以外の、例えば周辺回路領域に形成されるＭＯＳトランジスタの単一ゲート構造のゲート電極としては、メモリセルトランジスタの浮遊ゲートおよび制御ゲートと同時に成膜された２層の多結晶シリコン膜を用いることにより、半導体装置の製造工程を簡略化するようにしている。このような構成は、例えば下記の特許文献１、特許文献２及び特許文献３に開示されている。
特許文献１においては、メモリトランジスタの浮遊ゲートと制御ゲートとを含む複合ゲートと、周辺トランジスタの単一構造のゲートを、共に第１の多結晶シリコン膜、絶縁膜、第２の多結晶シリコン膜の３層により形成している。
そして、周辺トランジスタにおいては、第１、第２の多結晶シリコン膜を絶縁膜に形成した開口を通して電気的に一体に接続することにより、実質的に単層構造のゲートと同一にしている。
しかし、特許文献１の記憶装置は、周辺トランジスタのゲート電極を構成する、第１、第２の多結晶シリコン膜の間の絶縁膜の所定箇所に開口を形成することが必要なため、工程が複雑になる問題があった。
また、特許文献２及び特許文献３には、第１の多結晶シリコン膜、シリコン酸化膜、第２の多結晶シリコン膜を順次積層してメモリセルトランジスタの浮遊ゲート及び制御ゲートを形成し、一方周辺回路トランジスタの制御ゲートは第２の多結晶シリコン膜を直接第１のシリコン多結晶膜の上に積層することにより形成することが開示されている。
しかし、メモリセルトランジスタの複合ゲートと、周辺回路トランジスタのゲート電極とを、第１、第２の多結晶シリコン膜の積層により構成する場合、第１、第２の多結晶シリコン膜は、配線としても使用されるため、リンのような不純物を導入して抵抗を小さくすることが必要であるが、特許文献２及び特許文献３のいずれもそれに関しては何も示されていなかった。
なお、記憶トランジスタの複合ゲートを、低濃度にリンをドープした第１の多結晶シリコン膜と、層間絶縁膜と、高濃度にリンをドープした第２の多結晶シリコン膜を順次積層して形成することが、下記の特許文献４に開示されている。
一般に、浮遊ゲート、制御ゲートを構成する第１、第２の多結晶シリコン膜にリンのような不純物を導入する方法として、加速された不純物イオンを注入するイオン注入法と、炉の中でオキシ塩化リンを気化させて気相から多結晶シリコン膜中にリンを拡散させる気相拡散法、または熱拡散法がある。
ところが、熱拡散法では不純物濃度が拡散温度に対応した固溶度で決められてしまうため、不純物を低濃度に多結晶シリコン膜内に導入するのが困難である。メモリセルトランジスタの第１の多結晶シリコン膜の不純物濃度が高くなると、ゲート酸化膜と第１の多結晶シリコン膜との界面状態が悪化し、浮遊ゲートである第１の多結晶シリコン膜への電子の注入および排出が均一に行われなくなり、メモリセルが安定に動作しなくなってしまう。
一方、イオン注入法では、ゲート酸化膜の破壊や基板の結晶欠陥の発生のために、第１の多結晶シリコン膜を十分に低抵抗化できる量の不純物を導入するのが困難である。第１の多結晶シリコン膜を十分に低抵抗化できないと、周辺トランジスタの、第１および第２の多結晶シリコン膜からなるゲート電極の抵抗が高くなる。
そして、ゲート電極の抵抗が高くなると、ゲート電極に電圧が印加されたときに第１の多結晶シリコン膜が空乏化し、周辺トランジスタのしきい値電圧が安定しなくなってしまう。
従来は、メモリセルトランジスタおよびメモリセルトランジスタ以外のトランジスタがともに２層の多結晶シリコン膜構造を有する不揮発性半導体記憶装置において、下層の多結晶シリコン膜の不純物濃度が、メモリセルトランジスタに必要な条件とこれ以外のトランジスタに必要な条件とを同時に満たすようにすることができなかった。
また、特許文献１の記憶装置は、周辺トランジスタ形成領域である素子活性領域において、ゲート電極を構成する第１および第２の多結晶シリコン膜は、この第１および第２の多結晶シリコン膜の間の絶縁膜の所定箇所に開口部を介して接続されていた。
このために、この第２の多結晶シリコン膜に含有する不純物濃度を高く設定した場合には、この第２の多結晶シリコン膜に含有した不純物が、前記開口部を介して下方に拡散し、ゲート酸化膜と第１の多結晶シリコン膜との界面状態を悪化するという問題が生じていた。
本発明は前述の問題点にかんがみ、複合ゲート構造をもった第１のトランジスタと、単一ゲート構造をもった第２のトランジスタを含む半導体装置において、第１のトランジスタのトンネル酸化膜と浮遊ゲートとの界面を良好な状態に保つとともに、第２のトランジスタの単一ゲートの配線抵抗を十分に低抵抗化することを実現する半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、第１の多結晶シリコン膜、絶縁膜、第２の多結晶シリコン膜が基板側から順次積層されて形成された複合ゲートを有する第１のトランジスタと、第３の多結晶シリコン膜と、第４の多結晶シリコン膜とが前記基板側から順次積層されて形成された単一ゲートを有する第２のトランジスタとを備え、前記第２の多結晶シリコン膜と前記第４の多結晶シリコン膜とは同じ厚みに形成されているとともに、前記第２の多結晶シリコン膜、前記第４の多結晶シリコン膜及び前記第３の多結晶シリコン膜は同じ不純物濃度で形成されており、前記第１の多結晶シリコン膜は、前記第３の多結晶シリコン膜とは同じ厚みに形成されているとともに、前記第２の多結晶シリコン膜よりも低濃度の不純物濃度で形成されており、前記絶縁膜は、前記第１の多結晶シリコン膜を前記第２の多結晶シリコン膜よりも低濃度の不純物濃度とするために機能するものである。
本発明の半導体装置における他の態様は、第１の多結晶シリコン膜、第１の絶縁膜、第２の多結晶シリコン膜が基板側から順次積層されて形成された複合ゲートを有する第１のトランジスタと、第３の多結晶シリコン膜、第２の絶縁膜、第４の多結晶シリコン膜が前記基板側から順次積層されて形成された単一ゲートを有し、前記単一ゲートの両側の素子分離領域には、前記第３の多結晶シリコン膜と前記第４の多結晶シリコン膜とが積層されていて前記単一ゲートのゲート配線が設けられている第２のトランジスタとを備え、前記第２の多結晶シリコン膜と前記第４の多結晶シリコン膜とは同じ厚みに形成されているとともに、前記第２の多結晶シリコン膜、前記第４の多結晶シリコン膜及び前記素子分離領域における前記第３の多結晶シリコン膜は同じ不純物濃度で形成されており、前記第１の多結晶シリコン膜は、前記第３の多結晶シリコン膜とは同じ厚みに形成されているとともに、前記第２の多結晶シリコン膜よりも低濃度の不純物濃度で形成され、且つ前記単一ゲートを構成する前記第３の多結晶シリコン膜とは同じ不純物濃度で形成されており、前記第１の絶縁膜は、前記第１の多結晶シリコン膜を前記第２の多結晶シリコン膜よりも低濃度の不純物濃度とするために機能するものであり、前記第２の絶縁膜は、前記単一ゲートを構成する前記第３の多結晶シリコン膜を前記第４の多結晶シリコン膜よりも低濃度の不純物濃度とするために機能するものである。
また、本発明の半導体装置におけるその他の態様は、第１の導電膜、第１の絶縁膜、第２の導電膜が基板側から順次積層されて形成された複合ゲートを有する第１のトランジスタと、第３の導電膜、第２の絶縁膜、第４の導電膜が前記基板側から順次積層されて形成された単一ゲートを有し、前記単一ゲートの両側の素子分離領域には、前記第３の導電膜と前記第４の導電膜とが積層されていて前記単一ゲートのゲート配線が設けられている第２のトランジスタとを備え、前記第１の導電膜は、前記第３の導電膜とは同じ厚みに形成されているとともに、前記単一ゲートを構成する前記第３の導電膜とは同じ導電率で形成されており、前記第２の導電膜は、前記第４の導電膜とは同じ厚みに形成されているとともに、前記第１の導電膜の導電率よりも高く形成され、且つ前記第４の導電膜及び前記素子分離領域における前記第３の導電膜とは同じ不純物濃度で形成されており、前記第１の絶縁膜は、前記第２の導電膜の導電率を第１の導電膜の導電率よりも高くするために機能するものであり、前記第２の絶縁膜は、前記第４の導電膜の導電率及び前記素子分離領域における前記第３の導電膜の導電率を、前記単一ゲートを構成する前記第３の導電膜の導電率よりも高くするために機能するものである。
本発明の半導体装置の製造方法は、複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、前記半導体基板の全面に第１の多結晶シリコン膜を形成する工程と、前記第１の多結晶シリコン膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、前記第１の領域において、前記第１の多結晶シリコン膜を所定の形状にパターニングする工程と、前記半導体基板の前記第２の領域を除き、少なくとも前記第１の領域上に少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、前記半導体基板の全面に第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記複合ゲートを形成し、前記第２の領域においては、前記第２の多結晶シリコン膜及び前記第１の多結晶シリコン膜を前記第２の濃度の不純物膜とする前記単一ゲートを形成する工程とを有する。
本発明の半導体装置の製造方法における他の態様は、複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、前記半導体基板の全面に第１の多結晶シリコン膜を形成する工程と、前記第１の多結晶シリコン膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、前記第１の領域において、前記第１の多結晶シリコン膜を所定の形状にパターニングする工程と、前記半導体基板における前記単一ゲート形成領域の両側の素子分離領域を除き、少なくとも前記第１の領域及び前記単一ゲート形成領域に、少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、前記半導体基板の全面に第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記複合ゲートを形成し、前記第２の領域においては、前記単一ゲート形成領域に、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記単一ゲートを形成し、且つ前記素子分離領域に、前記第３の多結晶シリコン膜及び前記第４の多結晶シリコン膜を前記第２の濃度の不純物膜とする前記単一ゲートのゲート配線を形成する工程とを有する。
また、本発明の半導体装置の製造方法における他の態様は、複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、前記半導体基板の全面に第１の導電膜を形成する工程と、前記第１の導電膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、前記第１の領域において、前記第１の導電膜を所定の形状にパターニングする工程と、前記半導体基板における前記単一ゲート形成領域の両側の素子分離領域を除き、少なくとも前記第１の領域及び前記単一ゲート形成領域に、少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、前記半導体基板の全面に第２の導電膜を形成する工程と、前記第２の導電膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第２の導電膜の導電率を前記第１の導電膜の導電率よりも高くした前記複合ゲートを形成し、前記第２の領域においては、前記単一ゲート形成領域に、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第２の導電膜の導電率を前記第１の導電膜の導電率よりも高くした前記複合ゲートを形成し、且つ前記素子分離領域に、前記第１の導電膜及び前記第２の導電膜を前記単一ゲート形成領域における前記第２の導電膜と同じ導電率とする前記単一ゲートのゲート配線を形成する工程とを有する。
本発明によれば、第１のトランジスタにおいては、熱拡散法により制御ゲートとなる多結晶シリコン膜に比較的高濃度の不純物を導入する際、当該不純物の浮遊ゲートとなる多結晶シリコン膜への拡散をその間に設けられた絶縁膜で阻止して当該浮遊ゲートの不純物濃度を比較的低濃度に保つことができるとともに、第２のトランジスタにおいては、ゲート電極となる多結晶シリコン膜の不純物濃度を比較的高濃度で均一にすることができる。これにより、第１のトランジスタのトンネル酸化膜と浮遊ゲートとの界面を良好な状態に保つことができ、かつ、第２のトランジスタのゲート電極配線を十分に低抵抗化することが可能となり、信頼性が高く、高速動作可能な不揮発性半導体記憶装置を実現することができる。
さらに、第２のトランジスタの単一ゲートを２層構造の多結晶シリコン膜で構成し、多結晶シリコン膜間に絶縁膜を設けるようにしたので、イオン注入法により上層の多結晶シリコン膜に比較的高濃度の不純物を導入する際、当該不純物の下層の多結晶シリコン膜への拡散を阻止して当該下層の多結晶シリコン膜の不純物濃度を比較的低濃度に保つことができ、第２のトランジスタにおいても、ゲート絶縁膜と下層の多結晶シリコン膜との界面を良好な状態に保つことができる。
本発明による第１の実施形態によるＥＥＰＲＯＭの製造方法を、図１を参照しながら説明する。図１の（ａ）〜（ｄ）において、左側はメモリセル領域に形成されるメモリセルトランジスタを示し、右側は周辺回路領域に形成されるＭＯＳトランジスタ（周辺トランジスタ）を示している。
第１の実施形態のＥＥＰＲＯＭを製造するには、まず、図１（ａ）に示すように、シリコン基板１の表面にＬＯＣＯＳ法により膜厚５００ｎｍ程度のフィールド酸化膜２による素子分離領域を形成する。そして、メモリセル領域においてフィールド酸化膜２による素子分離領域に囲まれた活性領域のシリコン基板１上に熱酸化法により膜厚１０〜１２ｎｍ程度のトンネル酸化膜３を形成する。
しかる後、周辺回路領域においてフィールド酸化膜２に囲まれた活性領域のシリコン基板１上に熱酸化法により膜厚１０〜４０ｎｍ程度のゲート酸化膜４を形成する。なお、トンネル酸化膜３とゲート酸化膜４との形成順序は逆であってもよいし、同時であってもよい。
次に、図１（ｂ）に示すように、膜厚１５０ｎｍ程度の実質的には均一の厚みをもった多結晶シリコン膜５をＣＶＤ法により全面に形成する。
次に、図１（ｃ）に示すように、イオン注入法により、多結晶シリコン膜５の不純物濃度が１×１０18〜１×１０19Ａｔｏｍ／ｃｍ3 程度となるようにリンを打ち込む。多結晶シリコン膜５の不純物濃度がこれを超えた場合には、メモリセル領域においてトンネル酸化膜３と多結晶シリコン膜５との界面状態が悪化し、浮遊ゲートである多結晶シリコン膜５への電子の注入および排出が均一に行われなくなって好ましくない。なお、リンの代わりに砒素をイオン注入してもよい。
次に、図１（ｄ）に示すように、メモリセル領域の多結晶シリコン膜５をパターニングして浮遊ゲート形状に加工する。
次に、図２（ａ）に示すように、ＣＶＤ法などにより、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）６を全面に形成する。このＯＮＯ膜６を構成する２層のシリコン酸化膜の膜厚はともに１０ｎｍ程度であり、シリコン窒化膜の膜厚は２０ｎｍ程度であり、ＯＮＯ膜６全体の酸化膜換算膜厚は３０ｎｍ程度である。
次に、図２（ｂ）に示すように、メモリセル領域を被覆するパターンのフォトレジスト（図示せず）をマスクとして用いたエッチングを施して、周辺回路領域に形成されたＯＮＯ膜６を総て除去する。
次に、図２（ｃ）に示すように、膜厚１５０ｎｍ程度の均一な厚みをもった多結晶シリコン膜７をＣＶＤ法により全面に形成する。
次に、図２（ｄ）に示すように、オキシ塩化リン（ＰＯＣｌ3 ：三塩化ホスホリル）を気化させた炉の中で熱処理を施すことによる気相拡散法によって、多結晶シリコン膜７にリンを拡散させる。このリンの気相拡散は、多結晶シリコン膜７の不純物濃度が多結晶シリコン膜５の不純物濃度の少なくとも１０倍となるように、多結晶シリコン膜７の不純物濃度が１×１０20〜１×１０21Ａｔｏｍ／ｃｍ3 程度となるまで行う。なお、リンの代わりに砒素を拡散させてもよい。
このとき、周辺回路領域では多結晶シリコン膜５と多結晶シリコン膜７とが接触しているため、多結晶シリコン膜５にも多結晶シリコン膜７からリンが拡散し、多結晶シリコン膜５の不純物濃度も１×１０20〜１×１０21Ａｔｏｍ／ｃｍ3 程度となる。一方、メモリセル領域では、多結晶シリコン膜５と多結晶シリコン膜７との間には、緻密でリンの拡散速度が遅いシリコン窒化膜を含むＯＮＯ膜６が介在している。このため、リンはメモリセル領域ではＯＮＯ膜６を通って多結晶シリコン膜５にまで拡散していかない。したがって、メモリセル領域の多結晶シリコン膜５の不純物濃度は、１×１０18〜１×１０19Ａｔｏｍ／ｃｍ3 程度のままとなる。
しかる後、フォトレジスト（図示せず）を全面に塗布した後、メモリセル領域においてはメモリセルトランジスタ１１の制御ゲート１５のパターン（図３）に、周辺回路領域においては周辺トランジスタ１２のゲート電極１６のパターン（図４）に、このフォトレジストをそれぞれパターニングする。
そして、パターニングされたフォトレジストをマスクとして、多結晶シリコン膜７、ＯＮＯ膜６および多結晶シリコン膜５に異方性エッチングを施す。これにより、メモリセル領域には多結晶シリコン膜５からなる浮遊ゲートと多結晶シリコン膜７からなる制御ゲートとが形成されるとともに、周辺回路領域には多結晶シリコン膜５、７からなる周辺トランジスタのゲート電極が形成される。
この後、制御ゲートやゲート電極をマスクとしたイオン注入を行ってメモリセルトランジスタ１１および周辺トランジスタ１２にソース・ドレインとなる不純物拡散層１８、１９を形成する工程や、さらにメモリセルトランジスタ１１および周辺トランジスタ１２の全体が覆われるような層間絶縁膜（図示せず）を形成する工程などを行って、ＥＥＰＲＯＭが完成する。
このように、本実施形態では、イオン注入法により多結晶シリコン膜５に比較的低濃度のリンを導入し、メモリセル領域の少なくとも多結晶シリコン膜５上にだけＯＮＯ膜６を残存させているので、気相拡散法により多結晶シリコン膜７に比較的高濃度のリンを導入する際、ＯＮＯ膜６中のシリコン窒化膜がリンの拡散ストッパとして機能する。したがって、メモリセル領域の多結晶シリコン膜５の不純物濃度を比較的低濃度に保つことができるとともに、周辺回路領域の多結晶シリコン膜５の不純物濃度を比較的高濃度にすることができる。
本実施形態では、周辺トランジスタのゲート電極を構成する多結晶シリコン膜５、７とメモリトランジスタの制御ゲートを構成する多結晶シリコン膜７は、ほぼ同じ導電率で、メモリトランジスタの浮遊ゲートを構成する多結晶シリコン膜５よりも高い導電率である。また、多結晶シリコン膜５と７は、実質的に均一の断面をもっているので、周辺トランジスタのゲート電極を構成する多結晶シリコン膜５、７とメモリトランジスタの制御ゲートを構成する多結晶シリコン膜７は、ほぼ同じ抵抗値をもっている。
よって、メモリセルトランジスタ１１のトンネル酸化膜３と多結晶シリコン膜５との界面を良好な状態に保つことができ、且つ、周辺トランジスタ１２のゲート電極を十分に低抵抗化することができる。この結果、信頼性が高く、高速動作可能なＥＥＰＲＯＭを製造することができるようになる。
なお、本実施形態では図２（ｂ）の工程において周辺回路領域に形成されたＯＮＯ膜６を総て除去するようにしたが、周辺回路領域に形成されたＯＮＯ膜６を周辺トランジスタが形成されている領域にある部分のみを除去するようにしてもよい。このときもＯＮＯ膜６の除去された部分を通じて気相拡散法で導入したリンが多結晶シリコン膜５にまで拡散していくため、周辺回路領域の多結晶シリコン膜５の不純物濃度を比較的高濃度にすることができる。
さらに、この場合、メモリセルトランジスタ１１の縦方向の膜構造と周辺トランジスタ１２の縦方向の膜構造とがほぼ同一となるので、前述した多結晶シリコン膜７、ＯＮＯ膜６および多結晶シリコン膜５に異方性エッチングを施して浮遊ゲートなどを形成する工程において、これらの加工性が向上するという利点がある。
また、本実施形態ではメモリセルトランジスタ１１と同時に形成されるＭＯＳトランジスタとして周辺回路領域のＭＯＳトランジスタ１２を例に説明したが、本実施形態は、例えばＥＥＰＲＯＭのメモリセルトランジスタ１１のスイッチング用の選択トランジスタであるＭＯＳトランジスタなどをメモリセルトランジスタ１１と同時に形成する場合にも適用することが可能である。さらに、本実施形態は、ＥＥＰＲＯＭの製造だけではなく、メモリセルトランジスタおよびメモリセルトランジスタ以外のトランジスタがともに２層の多結晶シリコン膜構造を有する不揮発性半導体記憶装置であれば、ＥＰＲＯＭなどの他の不揮発性半導体記憶装置の製造にも適用することが可能である。
次に、本発明の第２の実施形態を、図５の（ａ）及び（ｂ）を参照して説明する。図５（ａ）は、本実施形態の第２の実施例の製造工程における周辺トランジスタのゲート電極部分の断面を示し、図５の（ｂ）のＸ−Ｘ線に沿った断面図である。また、図５の（ｂ）は、第２の実施例の周辺トランジスタを含む領域の平面図を示している。
この第２の実施形態においても、第１の実施形態における図１の（ａ）〜図２の（ａ）の工程と実質的に同じ工程が実行される。第２の実施形態が第１の実施形態と異なるのは、図２の（ｂ）の工程である。第１の実施形態においては、図２の（ｂ）の工程において周辺トランジスタの形成される領域のＯＮＯ膜が除去されたが、第２の実施形態においては、周辺トランジスタの形成される活性領域（図５の（ｂ）の２１）を含む領域２３をマスクして、領域２３に存在するＯＮＯ膜は残し、フィールド酸化膜２の形成される素子分離領域に存在するＯＮＯ膜のみを除去する。
したがって、第２の実施形態においては、図２の（ｂ）の工程に相当する工程において、周辺トランジスタの第１の多結晶シリコン膜５の上方の、活性領域のほぼ上方部分にＯＮＯ膜が残存する。
また、図２の（ｃ）に相当する工程においては、周辺トランジスタの第１、第２の多結晶シリコン膜５、７の間の部分に図５の（ａ）に示されるようにＯＮＯ膜６が残存する。すなわち、第２の実施形態における図２の（ｃ）の工程において、右側の周辺トランジスタの断面は、図５の（ａ）に示されるようになる。
この結果、図２の（ｄ）の第２の多結晶シリコン膜７に不純物イオンを導入する工程において、第１の多結晶シリコン膜５の活性領域にある部分（図５の（ｂ）の５ａ）は、不純物イオンが導入されず濃度が低いままで抵抗が高くなるが、ゲート電極の配線として機能する第１の多結晶シリコン膜５のフィールド酸化膜の上の部分（図５の（ｂ）の５ｂ）は、第２の多結晶シリコン膜７と同じ不純物濃度となり抵抗が低くなり、回路の動作の遅延が防止される。また、メモリセルトランジスタのトンネル酸化膜の場合と同じ理由により、周辺トランジスタのゲート酸化膜４の信頼性が高くなる。
なお、図５の（ｂ）の１９は、周辺トランジスタのドレイン／ソース領域２４ｏｒ２５はドレイン／ソース領域を配線層（図示せず）に接続するためのコンタクトホールである。
また、図５の（ｂ）の２２は、周辺トランジスタのゲート電極５を配線層（図示せず）に接続するためのコンタクトホールである。
また、図５の（ｂ）の２２は、周辺トランジスタのゲート電極５を配線層（図示せず）に接続するためのコンタクトホールである。
次に、本発明の第３の実施形態を、図６を参照して説明する。この第３の実施形態は、第２の実施形態における、図５の（ａ）の工程（第１の実施形態の図２の（ｃ）の工程に相当）の後、第２の多結晶シリコン膜７の上に層間絶縁膜２６を形成した後、フォトリソグラフィー及びエッチング技術により、この層間絶縁膜２６及び第２の多結晶シリコン膜７にコンタクトホール２７を形成する。
コンタクトホール２７をＯＮＯ膜６上に形成する場合、ＯＮＯ膜６がコンタクトホール２７を形成する時のエッチングストッパとしても機能する。また、素子活性領域上で、信頼性を確保しつつゲート酸化膜４上にコンタクトホール２７を形成可能となるので、半導体装置の集積度が高くするため、半導体素子を微細化する上で有効である。また、第２の多結晶シリコン膜７の膜厚を、第１の多結晶シリコン膜５より薄く形成する場合には、ＯＮＯ膜６のエッチングストッパとしての機能が特に有効となる。
次に、コンタクトホール２７を形成した後、コンタクトホール２７の内面を少なくとも覆い、第２の多結晶シリコン膜７に接触する配線層２８を形成する。
なお、第３の実施形態のコンタクトホール２７は、素子活性領域上に形成された層間絶縁膜２６及び第２の多結晶シリコン膜７に形成されているが、層間絶縁膜２６にのみ形成してもよい。すなわち、ＯＮＯ膜６上にコンタクトホールが形成されていれば、半導体装置の製造上での、信頼性を確保しつつ微細化が可能となる。
なお、第３の実施形態のコンタクトホール２７は、素子活性領域上に形成された層間絶縁膜２６及び第２の多結晶シリコン膜７に形成されているが、層間絶縁膜２６にのみ形成してもよい。すなわち、ＯＮＯ膜６上にコンタクトホールが形成されていれば、半導体装置の製造上での、信頼性を確保しつつ微細化が可能となる。
１ シリコン基板
２ フィールド酸化膜
３ トンネル酸化膜（第１の絶縁膜）
４ ゲート酸化膜（第２の絶縁膜）
５ 多結晶シリコン膜
６ ＯＮＯ膜
７ 多結晶シリコン膜
１１ メモリセルトランジスタ
１２ 周辺トランジスタ
２ フィールド酸化膜
３ トンネル酸化膜（第１の絶縁膜）
４ ゲート酸化膜（第２の絶縁膜）
５ 多結晶シリコン膜
６ ＯＮＯ膜
７ 多結晶シリコン膜
１１ メモリセルトランジスタ
１２ 周辺トランジスタ
Claims (5)
- 複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、
半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、
前記半導体基板の全面に第１の多結晶シリコン膜を形成する工程と、
前記第１の多結晶シリコン膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、
前記第１の領域において、前記第１の多結晶シリコン膜を所定の形状にパターニングする工程と、
前記半導体基板の前記第２の領域を除き、少なくとも前記第１の領域上に少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、
前記半導体基板の全面に第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記複合ゲートを形成し、前記第２の領域においては、前記第２の多結晶シリコン膜及び前記第１の多結晶シリコン膜を前記第２の濃度の不純物膜とする前記単一ゲートを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、
半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、
前記半導体基板の全面に第１の多結晶シリコン膜を形成する工程と、
前記第１の多結晶シリコン膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、
前記第１の領域において、前記第１の多結晶シリコン膜を所定の形状にパターニングする工程と、
前記半導体基板における前記単一ゲート形成領域の両側の素子分離領域を除き、少なくとも前記第１の領域及び前記単一ゲート形成領域に、少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、
前記半導体基板の全面に第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記複合ゲートを形成し、前記第２の領域においては、前記単一ゲート形成領域に、前記第２の多結晶シリコン膜を前記第２の濃度の不純物膜とするとともに、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第１の多結晶シリコン膜を前記第１の濃度の不純物膜とする前記単一ゲートを形成し、且つ前記素子分離領域に、前記第３の多結晶シリコン膜及び前記第４の多結晶シリコン膜を前記第２の濃度の不純物膜とする前記単一ゲートのゲート配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第２のトランジスタの前記第２の多結晶シリコン膜の直上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込み、前記単一ゲートの前記第２の多結晶シリコン膜と電気的に接続される配線層を形成する工程と
をさらに有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 複合ゲートを有する第１のトランジスタと、単一ゲートを有する第２のトランジスタとを含む半導体装置の製造方法であって、
半導体基板の前記第１のトランジスタを形成する第１の領域の表面上に第１の絶縁膜を形成し、前記第２のトランジスタを形成する第２の領域の表面上に第２の絶縁膜を形成する工程と、
前記半導体基板の全面に第１のシリコン膜を形成する工程と、
前記第１のシリコン膜に、所定の第１の濃度で不純物をイオン注入法により導入する工程と、
前記第１の領域において、前記第１のシリコン膜を所定の形状にパターニングする工程と、
前記半導体基板における前記単一ゲート形成領域の両側の素子分離領域を除き、少なくとも前記第１の領域及び前記単一ゲート形成領域に、少なくともシリコン窒化膜を含む第３の絶縁膜を形成する工程と、
前記半導体基板の全面に第２のシリコン膜を形成する工程と、
前記第２のシリコン膜に前記第１の濃度よりも高い所定の第２の濃度で不純物を熱拡散法により導入して、前記第１の領域においては、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第２のシリコン膜の導電率を前記第１のシリコン膜の導電率よりも高くした前記複合ゲートを形成し、前記第２の領域においては、前記単一ゲート形成領域に、前記第３の絶縁膜で前記第２の濃度の不純物の導入を阻止して前記第２のシリコン膜の導電率を前記第１のシリコン膜の導電率よりも高くした前記単一ゲートを形成し、且つ前記素子分離領域に、前記第１のシリコン膜及び前記第２のシリコン膜を前記単一ゲート形成領域における前記第２のシリコン膜と同じ導電率とする前記単一ゲートのゲート配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第２のトランジスタの前記第２のシリコン膜の直上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め込み、前記単一ゲートの前記第２のシリコン膜と電気的に接続される配線層を形成する工程と
をさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
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