KR100414562B1 - 비휘발성 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 셀의 제조 방법에 관한 것으로, 메모리 셀(MC)의 집적화를 위해 콘트롤 게이트전극의 상부층으로 텅스텐(W)을 사용하고, 상기 텅스텐(W)의 이상 산화를 방지하기 위해 행해지는 선택적 산화 공정전에 소오스 영역 및 드레인 영역을 형성하기 위한 이온 주입 공정을 선행하여 실시하므로써, 상기 메모리 셀의 집적화에 따른 워드 라인의 RC 지연 시간을 감소시킴과 아울러 실리콘 기판과 터널 산화막 간에 소정 거리를 확보할 수 있어 플래쉬 메모리의 데이터 리텐션 문제를 해결할 수 있는 비휘발성 메모리 셀의 제조 방법을 제시한다.
Description
본 발명은 비휘발성 메모리 셀의 제조 방법에 관한 것으로, 특히, 선택적 산화(Selective Oxidation)공정을 이용한 비휘발성 메모리의 리텐션(Retention) 특성을 강화하기 위한 비휘발성 메모리 셀의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM은 부유 게이트전극과 제어 게이트전극이 적층된 스택형 게이트 구조를 갖는다.
상기 스택형 게이트 구조의 메모리 셀은 F-N 터널링(Fowler-Nordheim tunneling)에 의해 데이터를 프로그램 및 소거하며, 반도체 기판 상부에 터널 산화막, 플로팅 게이트전극, 유전체막 및 콘트롤 게이트전극이 적층된 구조로 형성된다. 상기 게이트전극들은 일반적으로 내열성이 강한 불순물이 도핑된 다결정질 실리콘층(polysilicon) 또는 다결정질 실리콘층 및 텅스텐 실리사이드(WSix)의 적층 구조로 이루어진다.
일반적으로, 상기 게이트전극들이 형성된 이후에는 게이트전극의 패턴 형성시 발생하는 식각 손상을 보상하기 위한 고온 열처리 공정이 수반되는데 이 열처리 공정에 의해 터널 산화막의 에지(edge) 부위의 실리콘 기판이 산화되어 성장하는 GGO(Graded Gate Oxide) 현상이 발생한다. 이러한 GGO 현상은 플로팅 게이트전극과 반도체 기판 간에 발생하여 상기 플로팅 게이트전극과 반도체 기판 사이를 소정 거리로 유지되도록 함으로써, 비휘발성 메모리에서 가장 중요한 리텐션(retention)문제를 해결한다.
그러나, 1998년 게제지 IEEE에 게제된 "In-situ barrier formation for high reliable W/barrier/poly-Si gate using denudation of WNx on polycrystalline Si, LG, semiconductor co. LTD, Byung Hak Lee외 6명"을 살펴보면, 이 논문에서는 텅스텐 실리사이드(Wsix) 또는 텅스텐(tungsten; W)으로 형성된 게이트전극의 폭(width) 변화에 대한 저항 변화율을 제시하고 있다.
본 논문에 도시된 게이트전극의 폭 변화에 대한 저항 변화율에 관한 특성 그래프를 살펴보면, 이 특성 그래프에서는 게이트전극의 폭이 0.2㎛이하로 감소할 경우, 텅스텐 실리사이드(Wsix)로 형성된 게이트전극의 저항은 급격히 증가하는 반면, 텅스텐(W)으로 형성된 게이트전극의 저항은 거의 변화없이 일정하게 유지되는 것을 알 수 있다. 즉, 텅스텐 실리사이드(Wsix)로 형성된 게이트전극은 폭이 0.2㎛이하로 감소함에 따라 저항이 급격히 증가하는 반면, 텅스텐(W)으로 형성된 게이트전극은 폭의 감소와 무관하게 저항이 일정하게 유지된다.
따라서, 텅스텐 실리사이드(Wsix)로 게이트전극을 형성할 경우에는 메모리 셀을 집적화함에 따라 저항이 증가하여 회로적으로 RC 지연 시간이 늦어지는 문제가 발생한다. 이에 따라, 메모리 셀의 집적화를 구현하기 위해 텅스텐(W)을 이용한 게이트전극을 형성하기 위한 방안이 시급히 제안되고 있다.
그러나, 텅스텐(W)은 고온에서 쉽게 산소와 반응하여 이상 산화되는 특성 때문에 소정의 고온 열처리 공정시 이상 산화되어 게이트전극 상부 표면 특성을 약화시키는 문제를 초래한다. 최근, 이러한 문제를 해결하기 위한 방안으로 고온 열처리 공정 대신에 선택적 산화(selective oxidation) 공정이 제시되고 있다. 하지만,선택적 산화 공정은 텅스텐(W)이 이상 산화되는 것을 방지할 수는 있는 반면, 터널 산화막의 에지 부위의 반도체 기판 상부 표면을 충분히 산화시키지 못해 비휘발성 메모리 셀의 리텐션 문제를 해결하지 못하는 문제가 발생한다.
따라서, 텅스텐(W)을 이용하여 게이트전극을 형성할 경우에는 비휘발성 메모리 셀의 리텐션 문제를 해결하기 위한 새로운 제조 방법이 제시되어야 한다.
따라서, 본 발명은 비휘발성 메모리 셀의 집적화를 구현하기 위해 텅스텐(W)을 이용하여 게이트전극을 형성하고, 상기 게이트전극을 사용하면서 발생하는 고온의 열처리 문제를 극복하기 위한 비휘발성 메모리 셀의 제조 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 제 1 및 제 2 실시예에 따른 비휘발성 메모리 셀의 평면도.
도 2는 본 발명의 제 1 실시예에 따라 도 1에 도시된 선 'X1-X1'로 절단한 비휘발성 메모리 셀의 단면도.
도 3은 본 발명의 제 1 실시예에 따라 1에 도시된 선 'X2-X2'로 절단한 비휘발성 메모리 셀의 단면도.
도 4a 내지 도 9a 및 도 10 내지 도 12는 도 2에 도시된 비휘발성 메모리 셀의 제조 단계를 설명하기 위한 단면도.
도 4b 내지 도 9b는 도 3에 도시된 비휘발성 메모리 셀의 제조 단계를 설명하기 위한 단면도.
도 13은 본 발명의 제 2 실시예에 따라 도 1에 도시된 'X1-X1' 절단한 비휘발성 메모리 셀의 단면도.
도 14 내지 도 19는 도 13에 도시된 비휘발성 메모리 셀의 제조 단계를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 반도체 기판 2, 22 : 소자분리막
3, 23 : 터널 산화막 4, 24 : 제 1 다결정 실리콘층
4a, 24a : 플로팅 게이트전극 5, 25 : 유전체막
6, 26 : 제 2 다결정 실리콘층 7, 27 : 텅스텐 질화막(WN)/텅스텐(W)
8, 28 : 콘트롤 게이트전극 9, 29 : 하드 마스크층
10, 32 : 소오스 영역 11, 33 : 드레인 영역
12, 30, 34 : 산화층 13, 31, 35 : 스페이서
본 발명은 반도체 기판 상부에 터널 산화막, 플로팅 게이트전극, 유전체막 및 콘트롤 게이트전극을 형성하는 단계; 소오스/드레인 이온 주입공정을 진행하여 소오스 및 드레인 영역을 형성하는 단계; 선택적 산화 공정을 진행하여 상기 소오스 및 드레인 영역 상에 산화층을 형성하는 단계; 및 상기 플로팅 게이트전극 및 콘트롤 게이트전극 양측면에 스페이서를 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상부에 터널 산화막, 제 1 다결정 실리콘층, 유전체막 및 제 2 다결정 실리콘층, 텅스텐층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층, 텅스텐층, 제 2 다결정 실리콘층 및 유전체막을 일방향으로 식각하여 콘트롤 게이트전극을 형성하는 단계; 제 1 선택적 산화 공정을 진행하여 상기 제 2 다결정 실리콘층 및 유전체막의 양측면에 제 1 산화층을 형성하는 단계; 상기 콘트롤 게이트전극의 양측면에 제 1 스페이서를 형성하는 단계; 상기 제 1 다결정 실리콘층 및 터널 산화막을 식각하여 플로팅 게이트전극을 형성하는 단계; 소오스/드레인 이온 주입공정을 진행하여 소오스 및 드레인 영역을 형성하는 단계; 제 2 선택적 산화 공정을 진행하여 상기 소오스 및 드레인 영역 상에 제 2 산화층을 형성하는 단계; 및 상기 플로팅 게이트전극 및 콘트롤 게이트전극의 측면에 제 2 스페이서를 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 제 1 및 제 2 실시예에 따른 비휘발성 메모리 셀의 평면도이고, 도 2는 도 1에 도시된 'X1-X1'선의 단면도이며, 도 3은 도 1에 도시된 'X2-X2'선의 단면도이다. 여기서, 본 발명은 비휘발성 메모리 셀을 포함하는 장치로서 하나의 플래쉬 메모리 셀을 예를 들어 설명한다.
도 1 내지 도 3을 참조하면, 상기 도면들에 도시된 콘트롤 게이트전극(8)은 복수의 메모리 셀(MC)의 콘트롤 게이트라인 기능을 한다. 플로팅 게이트전극(4a)은 각각의 메모리 셀(MC)에 개별적으로 배치되며 전기적으로 부유상태에 있다.
반도체 기판(1)이 제공되고, 상기 반도체 기판(1)에는 활성영역과 상기 활성영역들을 서로 분리하기 위한 다수의 소자분리영역으로 구분하기 위해 소자분리막(2)이 형성되며, 상기 활성영역에는 소오스 영역(10)과 드레인 영역(11)이 형성된다. 반도체 기판(1)의 활성영역 상에는 터널 산화막(3), 플로팅 게이트전극(4a), 유전체막(ONO; 5), 콘트롤 게이트전극(8) 및 하드 마스크층(9)이 순차적으로 적층된다. 상기 플로팅 게이트전극(4a)은 제 1 다결정 실리콘층(4)이 형성된 후, 식각공정을 진행하여 상기 제 1 다결정 실리콘층(4)을 식각함으로써 형성된다.상기 콘트롤 게이트전극(8)은 하부층으로 제 2 다결정 실리콘층(6)이 형성되고, 상부층으로 텅스텐 질화막(WN)/텅스텐(W)(7)이 형성된 적층 구조로 이루어진다.
일반적으로, NOR형 플래시 메모리에서, 복수의 메모리 셀(MC)의 공통배선인 비트선(도시안됨)은 메모리 셀(MC)의 드레인 영역(11)에 접속되고, 소오스 영역(10)은 그 자체가 확산층 배선으로서, 콘트롤 게이트전극(8)이 연장하는 방향으로 평행하게 형성된다. 여기서, 상기 확산층 배선은 복수의 메모리 셀(MC) 사이의 공통배선(공통 소오스 영역)으로 작용한다.
상기 제 1 실시예의 비휘발성 메모리 셀의 중요한 특징은 다결정 실리콘막(6)과 텅스텐(W; 7)의 적층 구조로 콘트롤 게이트전극(8)을 형성하면서, 상기 터널 산화막(3)의 에지 부위의 소오스 영역(10) 및 드레인 영역(11) 상에 산화층(12)을 형성하여 메모리 셀의 데이터 리텐션 문제를 방지하는데 있다.
상기의 특징을 구현하기 위해 제 1 실시예는 콘트롤 게이트전극(8)과 플로팅 게이트전극(4a)의 패턴을 형성한 후, 소오스 영역(10) 및 드레인 영역(11)을 형성하기 위한 이온 주입(ion implantation) 공정을 반도체 기판(1) 전면에 행해지는선택적 산화 공정전에 선행하여 실시한다. 그 결과, 상기 텅스텐(W; 7)의 이상 산화를 야기시키지 않고 상기 터널 산화막(3)의 에지 부위의 소오스 영역(10) 및 드레인 영역(11) 상에 산화층(12)을 형성할 수 있다.
이하, 도 4a 내지 도 12를 참조하여 제 1 실시예의 메모리 셀의 제조방법을 설명한다.
도 4a, 5a, 6a, 7a, 8a, 9a, 10, 11, 12는 도 1의 'X1-X1'선 단면도이며, 도 4b, 5b, 6b, 7b, 8b, 9b는 도 1의 'X2-X2'선 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(1)이 마련되고, 상기 반도체 기판(1)에 활성영역을 정의(define)하기 위해 소자분리영역에는 소자분리막(2)이 선택적으로 형성된다.
도 5a 및 도 5b를 참조하면, 상기 반도체 기판(1) 상에는 터널산화막(3) 및 다결정 실리콘층(4)이 순차적으로 형성된다. 상기 터널산화막(3)은 상기 반도체 기판(1)의 노출면을 열 산화하여 형성하거나, 증착공정을 통해 형성된다. 상기 제 1 다결정 실리콘층(4)은 상기 터널산화막(3) 상부에 화학증착법(Chmical Vapor Depositoon; CVD)을 이용해 도핑되지 않은 비정질 실리콘(도시되지 않음)을 성장시킨 후, 상기 비정질 실리콘 상에 비소(또는 인, 붕소) 이온들을 주입 및 열처리(어닐링)하여 형성된다. 이때, 상기 비정질 실리콘 상부에는 산화막이 이온 주입 심도를 소정 범위로 조절하기 위해 형성되고, 이온 주입 공정후에 상기 산화막은 식각 용액(예를 들면, HF용액)에 의해 에칭되어 제거된다. 여기서, 다결정 실리콘층(4)은 비정질 실리콘를 열처리하여 다결정 실리콘을 형성한 후, 그 상부에PSG(Phosphosilicate Glass), BSG(Borosilicate Glass)등을 퇴적하고 열처리하여 상기 PSG 또는 BSG등에 포함된 인 또는 붕소를 다결정 실리콘으로 확산시켜 형성될 수도 있다.
도 6a 및 도 6b를 참조하면, 소자분리막(2)이 형성된 소자분리영역 상의 부유 게이트전극(4) 및 터널 산화막(3)은 일반적인 사진 식각법(photo rithography)과 소정의 식각법에 의해 패터닝된다.
도 7a 및 도 7b를 참조하면, 상기 부유 게이트전극(4) 상부에는 다결정 실리콘층(4)의 상부 표면을 열산화시켜 그 표면상에 제 1 산화막을 성장시킨 후, LPCVD법으로 실리콘 질화막을 퇴적하고 그 상부에 제 2 산화막(HTO라 함)을 LPCVD법으로 퇴적하여 3층 구조(ONO 구조)인 유전체막(5)이 형성된다. 여기서, 제 1 산화막은 HTO로 형성될 수도 있다. 아울러, 제 1 산화막을 제 1 다결정 실리콘층(4)을 산화시켜 형성할 경우에는 상기 제 1 산화막이 제어성이 우수하게 형성되도록 건조 산화법이 이용된다. 또한, 상기 유전체막(5)은 ONO 절연막 대신에 열 산화막으로 형성된 단층 절연막으로 형성될 수도 있다. 이어서, 상기 유전체막(5) 상부에는 제 2 다결정 실리콘층(6), 텅스텐 질화막(WN)/텅스텐(W)(7) 및 자기 정렬(Self align etch; SAE)시 마스크로 이용하기 위한 하드 마스크층(9)이 형성된다.
도 8a 및 도 8b를 참조하면, 전체 구조 상부에 광에 반응하는 포토레지스트가 증착된 후, 포토 마스크를 이용한 노광 공정에 의해 소정의 형태로 패터닝된 포토레지스트 패턴(100)이 형성된다. 이어서, 상기 포토레지스트 패턴(100)을 마스크로 이용한 식각공정을 진행하여 상기 하드 마스크층(9), 텅스텐질화막(WN)/텅스텐(W)(7) 및 유전체막(5)이 순차적으로 식각하여 콘트롤 게이트전극(8)이 형성된다. 이후, 소정의 스트립공정을 진행하여 상기 포토레지스트 패턴(100)을 제거한다.
도 9a 및 도 9b를 참조하면, 자기 정렬 식각(SAE) 공정을 진행하여 제 1 다결정 실리콘층(4) 및 터널 산화막(3)을 순차적으로 식각하여 플로팅 게이트전극(4a)이 형성된다. 이때, 활성영역의 일부분중 소오스 영역(10)과 드레인 영역(11)이 형성될 영역은 상기 식각 공정에 의해 노출된다.
이후의 소자분리영역의 제조 공정은 특별한 변화가 없으므로 설명을 생략하고 활성영역에 한정하여 설명하기로 한다.
도 10을 참조하면, 소오스/드레인 이온 주입마스크를 이용한 소오스/드레인 이온 주입공정을 진행하여 상기 활성영역에 소오스 영역(10) 및 드레인 영역(11)이 형성된다. 상기 소오스/드레인 이온 주입공정은 5Kev 내지 30keV 정도의 이온 주입에너지 또는 15KeV 내지 45KeV 정도의 주입 에너지를 이용하여 한 스텝으로 행해지거나, 5KeV 내지 30keV 정도의 주입에너지로 행해진 후, 15KeV 내지 45KeV 정도의 주입 에너지로 마무리하는 두 스텝으로 행해진다.
도 11을 참조하면, 전체 구조 상부에 선택적 산화공정을 진행하여 상기 플로팅 게이트전극(4a)의 양측벽과 상기 소오스 영역(10) 및 드레인 영역(11) 상에 산화층(12)이 형성된다. 상기 선택적 산화 공정은 텅스텐 질화막(WN)/텅스텐(W)(7)의 이상 산화를 방지하기 위해 수소(hydrogen) 가스가 사용된다. 여기서, 상기 선택적 산화 공정은 소오스 영역(10) 및 드레인 영역(11)을 형성하기 위한 이온 주입 공정에 선행하여 한 번더 이루어 질 수도 있다.
도 12를 참조하면, 전체 구조 상부에 게이트 스페이서용 절연막이 형성된 후, 소정의 식각공정을 진행하여 상기 게이트전극들의 양측벽에는 스페이서(13)가 형성되고, 상기 식각공정에 의해 상기 스페이서(13)와 일방향으로 상기 산화층(12)이 식각되어 상기 소오스 영역(10) 및 드레인 영역(11)의 소정 부위가 노출된다.
상기에서 설명한 바와 같이, 상기 선택적 산화 공정은 일반적인 선택적 산화 공정과 동일한 조건(예를 들면, 2분 내지 7분 정도의 공정 시간)으로 이루어지는데, 이러한 산화 공정 조건으로도 상기 산화층(12)은 50Å 내지 400Å 정도의 두께로 형성된다. 이러한 결과는 종래의 동일한 선택적 산화 공정 조건으로 형성되는 산화막의 두께(예를 들면, 20Å 내지 50Å 정도의 두께)에 비해 월등이 높은 수치이다. 이렇게 동일한 산화 조건하에서 종래의 산화막에 비해 본 발명의 제 1 실시예의 산화층(12)의 두께가 높은 이유는 선택적 산화 공정이 행해지기전에 소스 영역(10) 및 드레인 영역(11)을 형성하기 위한 이온 주입 공정이 먼저 이루어지기 때문이다. 즉, 불순물이 주입된 반도체 기판(1), 예를 들면 소스 영역(10) 및 드레인 영역(11)이 불순물이 주입되지 않은 반도체 기판(1) 영역보다 선택적 산화 공정에 의해 산화되는 속도가 빠르게 이루어지기 때문이다.
이하, 본 발명의 제 2 실시예에 따른 다른 비휘발성 메모리 셀에 대해 설명한다.
본 발명의 제 2 실시예의 메모리 셀의 구조는 도 1에 도시된 메모리 셀의 구조와 기본적으로 동일하다. 단, 본 발명의 제 1 실시예와의 상이점은 도 13에 도시된 바와 같이, 본 발명의 제 2 실시예의 메모리 셀(MC)의 플로팅 게이트전극(24a)이 패터닝되기 전에 제 1 선택적 산화 공정을 행하여 제 1 산화층(30)을 전식각 공정에 의해 오버에칭(over etch)되는 제 2 다결정 실리콘(26)과 유전체막(25)의 측면에 형성하는데 있다. 또한, 본 발명의 제 2 실시예는 상기 플로팅 게이트전극(24a)의 폭이 콘트롤 게이트전극(28) 폭보다 크게 형성되도록 하여 효과적인 메모리 셀의 채널 길이 마진을 확보하는데 있다.
이하, 도 14 내지 도 18은 본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 단면도로서, 도 1의 선 'X1-X1'을 따라 도시한 단면도이다. 여기서는 활성영역에 대해서만 설명하기로 하고, 하드 마스크층이 형성되는 단계까지는 제 1 실시예와 동일하므로 그에 대한 설명은 생략하고, 여기서는 그 이후의 제조 단계부터 설명하기로 한다.
도 14를 참조하면, 전체 구조 상부에 포토레지스트를 형성한 후, 포토 마스크를 이용한 노광 공정을 진행하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용한 식각공정을 진행하여 하드 마스크층(29) 및 텅스텐 질화막(WN)/텅스텐(W)(27), 제 2 다결정 실리콘층(26) 및 유전체막(25)을 일방향으로 식각하여 콘트롤 게이트전극(28)이 형성된다. 이 과정에서, 콘트롤 게이트전극(28)의 하부층인 제 2 다결정 실리콘층(26) 및 유전체막(25)의 양측면이 오버 식각(over etching)되는데, 이는, 콘트롤 게이트전극(28)의 상부층인 텅스텐 질화막(WN)/텅스텐(W)(27)에 비해 제 2 다결정 실리콘층(26)과 유전체막(25)의 식각율이 높기 때문이다.
도 15을 참조하면, 제 1 선택적 산화공정을 진행하여 상기 오버 식각되는 제 2 다결정 실리콘층(26) 및 유전체막(25)의 양측면에 제 1 산화층(30)이 형성된다. 상기 제 1 선택적 산화공정은 수소를 사용하여 실시된다.
도 16을 참조하면, 전체 구조 상부에 콘트롤 게이트전극 스페이서용 절연막이 형성된 후, 식각공정을 진행하여 상기 콘트롤 게이트전극 스페이서용 절연막을 식각하여 상기 콘트롤 게이트전극(28)의 양측면에는 제 1 스페이서(31)가 형성된다. 이어서, 자기 정렬 식각(SAE) 공정을 진행하여 제 1 다결정 실리콘층(24) 및 터널 산화막(23)을 순차적으로 식각하여 플로팅 게이트전극(24a)이 형성된다. 이 과정에서, 상기 플로팅 게이트전극(24a)은 제 1 스페이서(31)를 마스크로 하여 자기 정렬 식각(SAE) 공정이 진행됨에 따라, 상기 플로팅 게이트전극(24a)의 폭은 상기 콘트롤 게이트전극(28) 폭보다 크게 형성되어 효과적인 메모리 셀의 채널 길이 마진을 확보할 수 있다.
도 17을 참조하면, 소오스/드레인 이온 주입 마스크를 이용한 소오스/드레인이온 주입공정을 진행하여 활성영역에 소오스 영역(32) 및 드레인 영역(33)이 형성된다. 상기 소오스/드레인 이온 주입공정은 5Kev 내지 30keV 정도의 주입에너지 또는 15KeV 내지 45KeV 정도의 주입 에너지를 이용하여 한 스텝으로 행해지거나, 5KeV 내지 30keV 정도의 주입에너지로 행해진 후, 15KeV 내지 45KeV 정도의 주입 에너지로 마무리하는 두 스텝으로 행해진다.
도 18을 참조하면, 전체 구조 상부에 제 2 선택적 산화공정을 진행하여 상기플로팅 게이트전극(24a)의 양측면과 소오스 영역(32) 및 드레인 영역(33) 상에 제 2 산화층(34)이 형성된다.
도 19를 참조하면, 전체 구조 상부에 게이트전극 스페이서용 절연막을 형성한 후, 식각공정을 진행하여 상기 게이트전극들의 양측벽에는 제 2 스페이서(35)가 형성되고, 상기 식각공정에 의해 상기 제 2 스페이서(35)와 일방향으로 상기 제 2 산화층(34)이 식각되어 상기 소오스 영역(32) 및 드레인 영역(33)의 소정 부위가 노출된다.
상술한 바와 같이, 본 발명은 텅스텐(W)을 이용하여 게이트전극을 형성하므로써, 메모리 셀의 집적화에 따른 워드 라인의 RC 지연 시간을 감소킬 수 있다.
또한, 본 발명은 콘트롤 게이트전극이 패터닝되어 형성된 후, 그 측면에 스페이서를 형성하므로써, 이후 선택적 산화 공정에 의한 유전체막의 들림을 방지할 수있다.
또한, 상기 스페이서를 마스크로 이용해 플로팅 게이트전극을 패터닝하여 형성하므로써, 상기 플로팅 게이트전극의 길이를 유동적으로 변화시킬 수 있어 채널 길이 마진 효과를 얻을 수 있다.
또한, 선택적 산화 공정을 행하기전에 소오스 및 드레인 영역을 형성하기 위한 소오스/드레인 이온 주입공정을 선행하여 터널산화막 에지 부위의 산화의 속도를 촉진시키므로써, 반도체 기판과 터널 산화막 간에 소정 거리를 확보할 수 있어플래쉬 메모리 셀의 데이터 리텐션 문제를 해결할 수 있다
Claims (14)
- 반도체 기판 상부에 터널 산화막, 플로팅 게이트전극 및 유전체막이 형성되고, 상기 유전체막 상에는 다결정 실리콘층과 텅스텐층을 포함하는 콘트롤 게이트전극이 형성되는 단계;소오스/드레인 이온 주입공정을 진행하여 소오스 및 드레인 영역이 형성되는 단계;선택적 산화 공정을 진행하여 상기 소오스 및 드레인 영역 상에 산화층이 형성되는 단계; 및상기 플로팅 게이트전극 및 콘트롤 게이트전극 양측면에 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트전극은 상기 다결정 실리콘층과 상기 텅스텐층 사이에 형성된 텅스텐 질화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 이온 주입공정은 5Kev 내지 30keV 정도의 주입에너지 또는 15KeV 내지 45KeV 정도의 주입 에너지를 이용하여 한 스텝으로 행해지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 이온 주입공정은 5KeV 내지 30keV 정도의 주입에너지로 행해진 후, 15KeV 내지 45KeV 정도의 주입 에너지로 마무리하는 두 스텝으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 산화층은 50Å 내지 400Å정도의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 제 1 산화막, 질화막 및 제 2 산화막의 적층 구조로 형성되거나, 상기 제 1 산화막의 단일 층으로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 이온 주입공정을 진행하기전에 전체 구조 상부에 선택적 산화 공정을 진행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 선택적 산화 공정은 수소 가스를 이용하는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 반도체 기판 상부에 터널 산화막, 제 1 다결정 실리콘층, 유전체막 및 제 2 다결정 실리콘층, 텅스텐층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층, 텅스텐층, 제 2 다결정 실리콘층 및 유전체막을 일방향으로 식각하여 콘트롤 게이트전극을 형성하는 단계;제 1 선택적 산화 공정을 진행하여 상기 제 2 다결정 실리콘층 및 유전체막의 양측면에 제 1 산화층을 형성하는 단계;상기 콘트롤 게이트전극의 양측면에 제 1 스페이서를 형성하는 단계;상기 제 1 다결정 실리콘층 및 터널 산화막을 식각하여 플로팅 게이트전극을형성하는 단계;소오스/드레인 이온 주입공정을 진행하여 소오스 및 드레인 영역을 형성하는 단계;제 2 선택적 산화 공정을 진행하여 상기 소오스 및 드레인 영역 상에 제 2 산화층을 형성하는 단계; 및상기 플로팅 게이트전극 및 콘트롤 게이트전극의 측면에 제 2 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 9 항에 있어서,상기 소오스/드레인 이온 주입공정은 5Kev 내지 30keV 정도의 주입에너지 또는 15KeV 내지 45KeV 정도의 주입 에너지를 이용하여 한 스텝으로 행해지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 9 항에 있어서,상기 소오스/드레인 이온 주입공정은 5KeV 내지 30keV 정도의 주입에너지로 행해진 후, 15KeV 내지 45KeV 정도의 주입 에너지로 마무리하는 두 스텝으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 9 항에 있어서,상기 제 2 산화층은 50Å 내지 400Å정도의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 9 항에 있어서,상기 유전체막은 제 1 산화막, 질화막 및 제 2 산화막의 적층 구조로 형성되거나, 상기 제 1 산화막의 단일 층으로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
- 제 9 항에 있어서,상기 제 1 및 제 2 선택적 산화 공정은 수소 가스를 이용하는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
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