KR100882721B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

실시 예에 따른 반도체 소자는, 반도체 기판 위에 형성된 제1폴리층과, 상기 제1폴리층 위에 형성된 IPD(Inter Poly Dielectric)층과, 상기 IPD층 위에 형성된 제2폴리층과, 상기 제2폴리층의 측벽에 형성된 산화막과, 상기 산화막의 측벽에 형성된 제1절연막; 상기 제1절연막의 측벽에 형성된 제2절연막을 포함한다.

Description

반도체 소자 및 그 제조방법 {Semiconductor device and fabricating method thereof}
실시 예는 반도체 소자 및 그 제조방법에 관한 것이다.
이동통신 단말기 등 휴대용 기기의 꾸준한 증가와 함께 제품의 소형화가 진행되고 있다. 또한 반도체 소자에 있어서도 집적도 향상과 소형화가 요청되고 있다.
도 1 내지 도 8은 종래 반도체 소자 제조방법에 의하여 노아 플래시(Nor Flash)를 제조하는 과정을 설명하기 위한 도면이다.
도 1에 나타낸 바와 같이, 기판(11) 위에 터널 옥사이드층(13), 제1폴리층(15), ONO층(17), 제2폴리층(19), 하드마스크(21)가 적층된다. 이후 상기 하드마스크(21) 위에 반사방지막(23)이 형성되고, 상기 반사방지막(23) 위에 포토레지스트막(25)이 패터닝된다.
이어서 도 2에 나타낸 바와 같이, 상기 하드마스크(21)를 식각하여 패터닝하고 상기 제2폴리층(19)을 노출시킨다. 그리고, 도 3에 나타낸 바와 같이 상기 포토레지스트막(25)과 반사방지막(23)을 애셔(asher) 공정을 통하여 제거한다.
이후 상기 하드마스크(21)를 마스크로 하여, 도 4에 나타낸 바와 같이, 상기 제2폴리층(19), ONO층(17), 제1폴리층(15)에 대한 식각공정이 수행된다. 이때 상기 터널 옥사이드층(13)도 식각될 수 있으며, 상기 제2폴리층(19) 위에 잔류 하드마스크(21a)가 존재한다.
이어서, 도 5에 나타낸 바와 같이, 상기 잔류 하드마스크(21a)를 제거하기 위한 습식식각이 수행된다. 이때, 상기 ONO층(17)의 일부 영역(A)과 상기 터널 옥사이드층(13)의 일부 영역(B)도 손상을 받게 된다. 상기 ONO층(17)의 A 영역의 확대도를 도 6에 나타내었다. 상기 잔류 하드마스크(21a)의 두께가 두꺼울수록 상기 ONO층(17)과 상기 터널 옥사이드층(13)의 손상 정도가 더 커지게 된다.
이와 같이 상기 ONO층(17)과 터널 옥사이드층(13)이 손상됨에 따라, 커플링비(coupling ratio)가 감소될 수 있으며, 플래시 셀의 효율이 떨어지게 되는 문제점이 발생된다.
한편, 이러한 단점을 개선하기 위하여 상기 잔류 하드마스크(21a)를 낮게 가져가는 경우에는 도 7에 나타낸 바와 같이 상기 제2폴리층(19)과 제1폴리층(15)이 식각되는 과정에서 원하는 형상으로 식각되지 않는 문제점이 발생된다. 이는 낮게 형성된 하드마스크(21)가 상기 제2폴리층(19)을 제대로 커버하지 못함에 따라 식각이 진행되면서 상기 제2폴리층(19)의 상부면 외곽이 손상을 받게되기 때문이다.
이와 같은 제조공정을 통하여 제조된 반도체 소자의 예를 도 8에 나타내었다. 도 8에 도시된 바와 같이, 반도체 기판(81) 위에 터널 옥사이드층(83), 제1폴리층(85), ONO층(87), 제2폴리층(89)이 적층 형성된다. 상기 제1폴리층(85)은 플로 팅 게이트이고, 상기 제2폴리층(89)은 제어 게이트일 수 있다. 상기 제2폴리층(89)의 측벽에는 질화막(95)이 형성될 수 있다. 소자가 소형화되면서 상기 제2폴리층(89)으로부터 상기 질화막(95) 외부면까지의 거리(D)는 감소된다. 예를 들어 130nm 기술에서 90nm 기술로 오면서 셀 크기가 50% 정도 감소되었다.
이때, 상기 제2폴리층(85)과 콘택(91) 간의 거리가 문제될 수 있다. 즉, 소자의 크기가 작아짐에 따라 90nm 소자에서는 상기 제2폴리층(85)과 상기 콘택(91) 간에 70~90nm의 간격이 형성된다. 이와 같이 상기 제2폴리층(85)과 상기 콘택(91) 간의 간격이 감소됨에 따라 브리지(bridge)에 의한 셀의 오동작이 발생될 수 있다. 도 8에 도시된 바와 같이, 디펙(defect)(93)이 발생되는 경우에는 상기 제2폴리층(85)과 상기 콘택(91) 간에 쉽게 브리지가 형성될 수 있는 문제점이 있다. 상기 디펙(93)은 제조 공정 상에서 발생될 수 있는 도전성 입자(particle)를 포함한다.
실시 예는 소자 신뢰도를 높이고 제조 수율을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 소자는, 반도체 기판 위에 형성된 제1폴리층; 상기 제1폴리층 위에 형성된 IPD(Inter Poly Dielectric)층; 상기 IPD층 위에 형성된 제2폴리층; 상기 제2폴리층의 측벽에 형성된 산화막; 상기 산화막의 측벽에 형성된 제1절연막; 상기 제1절연막의 측벽에 형성된 제2절연막; 을 포함한다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1폴리층을 형성하는 단계; 상기 제1폴리층 위에 IPD(Inter Poly Dielectric)층을 형성하는 단계; 상기 IPD층 위에 제2폴리층을 형성하는 단계; 상기 제2폴리층 위에 하드마스크를 패터닝하는 단계; 상기 하드마스크를 마스크로 하여 상기 제2폴리층의 일부 두께를 식각하는 단계; 노출된 상기 제2폴리층에 산화막을 형성시키는 단계; 상기 하드마스크를 마스크로 하여 상기 제2폴리층, IPD층, 제1폴리층을 식각하여 패터닝하는 단계; 를 포함한다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1폴리층을 형성하는 단계; 상기 제1폴리층 위에 IPD(Inter Poly Dielectric)층을 형성하는 단계; 상기 IPD층 위에 제2폴리층을 형성하는 단계; 상기 제2폴리층 위에 하드마스크를 패터닝하는 단계; 상기 하드마스크를 마스크로 하여 상기 제2폴리층을 식각하여 상기 IPD층을 노출시키는 단계; 노출된 상기 제2폴리층에 산화막을 형성시키는 단계; 상기 하드마스크를 마스크로 하여 상기 IPD층, 제1폴리층을 식각하여 패터닝하는 단계; 를 포함한다.
실시 예에 따른 반도체 소자 및 그 제조방법에 의하면, 소자 신뢰도를 높이고 제조 수율을 향상시킬 수 있는 장점이 있다.
이하 첨부된 도면을 참조하여 실시 예를 설명한다.
도 9 내지 도 16은 실시 예에 따른 반도체 소자 제조방법에 의하여 노아 플 래시(Nor Flash)를 제조하는 과정을 설명하기 위한 도면이다.
도 9에 나타낸 바와 같이, 기판(111) 위에 터널 옥사이드층(113), 제1폴리층(115), IPD(Inter Poly Dielectric)층(117), 제2폴리층(119), 하드마스크(121)가 적층된다. 상기 기판(111)은 하나의 예로서 실리콘 기판일 수 있으며, 상기 IPD층(117)은 하나의 예로서 ONO층일 수 있다. 이후 상기 하드마스크(121) 위에 반사방지막(123)이 형성되고, 상기 반사방지막(123) 위에 포토레지스트막(125)이 패터닝된다. 상기 하드마스크(121)는 산화막으로 형성될 수 있다.
이어서 도 10에 나타낸 바와 같이, 상기 하드마스크(121)를 식각하여 패터닝하고 상기 제2폴리층(119)을 노출시킨다. 그리고, 도 11에 나타낸 바와 같이 상기 포토레지스트막(125)과 반사방지막(123)을 제거한다. 상기 포토레지스트막(125)과 상기 반사방지막(123)은 예로서 애셔(asher) 공정을 통하여 제거될 수 있다.
이후 상기 하드마스크(121)를 마스크로 하여, 도 12에 나타낸 바와 같이, 상기 제2폴리층(119)의 일부 두께에 대하여 식각을 수행한다. 즉 실시 예에서는 상기 제2폴리층(119)을 1회에 모두 식각하는 것이 아니라 일부 두께에 대해서만 식각을 수행한다. 이때 상기 제2폴리층(119)은 하나의 예로서 처음 두께의 1/3~1/2만 식각되도록 공정이 진행될 수 있다.
이어서, 도 13에 나타낸 바와 같이, 상기 제2폴리층(119)에 산화막(123)을 형성한다. 상기 산화막(123)은 하나의 예로서 LPCVD를 이용하여 형성될 수 있으며 100~200Å의 두께로 형성될 수 있다.
그리고, 도 14에 나타낸 바와 같이, 상기 제2폴리층(119), IPD층(117), 제1 폴리층(115)에 대한 식각공정이 수행된다. 이때 상기 터널 옥사이드층(113)도 식각될 수 있으며, 상기 제2폴리층(119) 위에 잔류 하드마스크(121a)가 존재한다. 이때, 도 15에 나타낸 바와 같이, 상기 제2폴리층(119) 위에 상기 잔류 하드마스크(121a)가 존재하게 되며, 상기 제2폴리층(119)의 상부 외곽에는 상기 산화막(123)이 존재하게 된다. 이어서, 상기 잔류 하드마스크(121a)를 제거하기 위한 습식식각이 수행된다.
이때, 실시 예에 의하면 도 15에 도시된 바와 같이, 상기 제2폴리층(119)의 상부면은 상기 산화막(123)과 상기 잔류 하드마스크(121a)에 의하여 보호될 수 있게 되므로, 상기 제2폴리층(119)이 습식식각에서 손상되는 것을 방지할 수 있게 된다. 이에 따라, 상기 잔류 하드마스크(121a)의 두께를 줄일 수 있는 공정상의 자유도를 확보할 수 있게 된다. 실시 예에 의하면, 상기 잔류 하드마스크(121a)의 두께를 줄일 수 있게 되므로, 식각공정에 소요되는 시간을 단축할 수 있게 되며, 상기 IPD층(117)과 상기 터널 옥사이드층(113)이 손상되는 것을 효과적으로 방지할 수 있게 된다. 따라서 상기 IPD층(117)과 상기 터널 옥사이드층(113)이 손상되는 것을 방지할 수 있게 되므로 안정적인 커플링비(coupling ratio)를 확보하여 셀 특성을 향상시킬 수 있게 된다.
또한 실시 예에 의하면 상기 제2폴리층(119)의 상부 외곽에 상기 산화막(123)이 존재하게 되므로, 도 9에 도시된 상기 하드마스크(121)를 형성함에 있어 종래기술에 비하여 더 얇게 형성할 수 있게 되고 설계상의 자유도를 확보할 수 있게 된다.
이와 같은 제조공정을 통하여 제조된 반도체 소자의 예를 도 16에 나타내었다. 도 16에 도시된 바와 같이, 반도체 기판(181) 위에 터널 옥사이드층(183), 제1폴리층(185), IPD층(187), 제2폴리층(189)이 적층 형성된다. 상기 제1폴리층(185)은 플로팅 게이트이고, 상기 제2폴리층(189)은 제어 게이트일 수 있다.
상기 제2폴리층(189)의 상부 측벽에는 산화막(197)이 형성되어 있으며, 상기 산화막(197) 측벽에는 제1절연막(199)이 형성되어 있다. 상기 제1절연막(199)은 상기 제2폴리층(189)의 하부 측벽 및 상기 제1폴리층(185)의 측벽에도 형성되어 있다. 상기 제1절연막(199)의 측벽에는 제2절연막(195)이 형성될 수 있다. 상기 제1절연막(199)은 산화막일 수 있으며, 상기 제2절연막(195)은 질화막일 수 있다.
이와 같이 실시 예에 의하면, 상기 제2폴리층(189)으로부터 상기 제2절연막(195) 외부면까지의 거리(E)를 효율적으로 확보할 수 있게 된다. 즉, 실시 예에 의하면 상기 제2폴리층(189) 상부 외곽에 상기 산화막(197)의 두께 만큼 절연층을 더 형성할 수 있게 된다.
이에 따라, 상기 제2폴리층(189)과 콘택(191) 간의 간격을 안정적으로 확보할 수 있게 되며, 브리지(bridge)가 발생되는 것을 효과적으로 방지할 수 있게 된다. 즉 실시 예에 의하면, 디펙(defect)(193)이 발생되는 경우에도 상기 제2폴리층(189)과 상기 콘택(191) 간에 브리지가 형성되는 것을 방지할 수 있게 되며 제조 수율을 향상시킬 수 있게 된다. 상기 디펙(193)은 제조 공정 상에서 발생될 수 있는 도전성 입자(particle)를 포함한다.
도 17 내지 도 21은 다른 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
도 17 내지 도 21을 참조하여 설명되는 실시 예는 이전 실시 예에 비하여 제2폴리층을 식각하는 공정에 있어 차이가 있다. 도 9에 도시된 상태까지의 공정은 본 실시 예에 동일하게 적용될 수 있으며, 실시 예에서는 패터닝된 하드마스크(221)를 이용하여 제2폴리층(219)에 대하여 한번에 모두 식각을 수행한다. 상기 하드마스크(221)는 산화막으로 형성될 수 있다.
상기 제2폴리층(219)이 식각되면서 하부의 IPD층(217)이 노출될 수 있다. 상기 IPD층(217)은 하나의 예로서 ONO층으로 형성될 수 있다. 상기 IPD층(217)으로 ONO층이 적용되는 경우에 질화막이 식각 정지층의 역할을 수행할 수 있다.
실시 예에 의하면, 도 17에 도시된 바와 같이, 기판(211) 위에 터널 옥사이드층(213), 제1폴리층(215), IPD(Inter Poly Dielectric)층(217)이 적층되어 있다. 그리고, 패터닝된 하드마스크(221)를 이용한 식각공정에 의하여, 상기 IPD층(217) 위의 상기 제2폴리층(219)이 패터닝된다. 상기 기판(211)은 하나의 예로서 실리콘 기판일 수 있다.
이어서 도 18에 나타낸 바와 같이, 상기 제2폴리층(219)에 산화막(223)을 형성한다. 상기 산화막(223)은 하나의 예로서 LPCVD를 이용하여 형성될 수 있으며 100~200Å의 두께로 형성될 수 있다.
그리고, 도 19에 나타낸 바와 같이, 상기 IPD층(217), 제1폴리층(215)에 대한 식각공정이 수행된다. 이때 상기 터널 옥사이드층(213)도 식각될 수 있으며, 상기 제2폴리층(219) 위에 잔류 하드마스크(221a)가 존재한다. 도 19 및 도 20에 나 타낸 바와 같이, 상기 제2폴리층(219) 위에 상기 잔류 하드마스크(221a)가 존재하게 되며, 상기 제2폴리층(219)의 측벽에는 상기 산화막(223)이 존재하게 된다. 이어서, 상기 잔류 하드마스크(221a)를 제거하기 위한 습식식각이 수행된다.
이때, 실시 예에 의하면 도 19 및 도 20에 도시된 바와 같이, 상기 제2폴리층(219)은 상기 산화막(223)과 상기 잔류 하드마스크(221a)에 의하여 보호될 수 있게 되므로, 상기 제2폴리층(219)이 습식식각에서 손상되는 것을 방지할 수 있게 된다. 이에 따라, 상기 잔류 하드마스크(221a)의 두께를 줄일 수 있는 공정상의 자유도를 확보할 수 있게 된다. 실시 예에 의하면, 상기 잔류 하드마스크(221a)의 두께를 줄일 수 있게 되므로, 식각공정에 소요되는 시간을 단축할 수 있게 되며, 상기 IPD층(217)과 상기 터널 옥사이드층(213)이 손상되는 것을 효과적으로 방지할 수 있게 된다. 따라서 상기 IPD층(217)과 상기 터널 옥사이드층(213)이 손상되는 것을 방지할 수 있게 되므로 안정적인 커플링비(coupling ratio)를 확보하여 셀 특성을 향상시킬 수 있게 된다.
또한 실시 예에 의하면 상기 제2폴리층(219)의 측벽에 상기 산화막(223)이 존재하게 되므로, 도 9에 도시된 상기 하드마스크(221)를 형성함에 있어 종래기술에 비하여 더 얇게 형성할 수 있게 되고 설계상의 자유도를 확보할 수 있게 된다.
이와 같은 제조공정을 통하여 제조된 반도체 소자의 예를 도 21에 나타내었다. 도 21에 도시된 바와 같이, 반도체 기판(281) 위에 터널 옥사이드층(283), 제1폴리층(285), IPD층(287), 제2폴리층(289)이 적층 형성된다. 상기 제1폴리층(285)은 플로팅 게이트이고, 상기 제2폴리층(289)은 제어 게이트일 수 있다.
상기 제2폴리층(289)의 측벽에는 산화막(297)이 형성되어 있으며, 상기 산화막(297) 측벽에는 제1절연막(299)이 형성되어 있다. 상기 제1절연막(299)은 상기 산화막(297)의 측벽 및 상기 제1폴리층(285)의 측벽에도 형성되어 있다. 상기 제1절연막(299)의 측벽에는 제2절연막(295)이 형성될 수 있다. 상기 제1절연막(299)은 산화막일 수 있으며, 상기 제2절연막(295)은 질화막일 수 있다.
이와 같이 실시 예에 의하면, 상기 제2폴리층(289)으로부터 상기 제2절연막(295) 외부면까지의 거리(T)를 효율적으로 확보할 수 있게 된다. 즉, 실시 예에 의하면 상기 제2폴리층(289) 측면에 상기 산화막(297)의 두께 만큼 절연층을 더 형성할 수 있게 된다.
이에 따라, 상기 제2폴리층(289)과 콘택(291) 간의 간격을 안정적으로 확보할 수 있게 되며, 브리지(bridge)가 발생되는 것을 효과적으로 방지할 수 있게 된다. 즉 실시 예에 의하면, 디펙(defect)이 발생되는 경우에도 상기 제2폴리층(289)과 상기 콘택(291) 간에 브리지가 형성되는 것을 방지할 수 있게 되며 제조 수율을 향상시킬 수 있게 된다. 상기 디펙은 제조 공정 상에서 발생될 수 있는 도전성 입자(particle)를 포함한다.
도 1 내지 도 8은 종래 반도체 소자 제조방법을 나타낸 도면.
도 9 내지 도 16은 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.
도 17 내지 도 21은 다른 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
111, 211... 기판 113, 213... 터널 옥사이드층
115, 215... 제1폴리층 117, 217... IPD층
119, 219... 제2폴리층 121, 221... 하드마스크

Claims (12)

  1. 반도체 기판 위에 형성된 제1폴리층;
    상기 제1폴리층 위에 형성된 IPD(Inter Poly Dielectric)층;
    상기 IPD층 위에 형성된 제2폴리층;
    상기 제2폴리층의 측벽에 형성된 산화막;
    상기 산화막의 측벽에 형성된 제1절연막;
    상기 제1절연막의 측벽에 형성된 제2절연막;
    을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1폴리층은 플로팅 게이트이고, 상기 제2폴리층은 제어 게이트인 반도체 소자.
  3. 제1항에 있어서, 상기 산화막은 상기 제2폴리층의 상부 측벽에 형성된 반도체 소자.
  4. 제1항에 있어서, 상기 산화막은 상기 제2폴리층의 측벽 전체에 형성된 반도체 소자.
  5. 제1항에 있어서, 상기 제1절연막은 산화막이고 상기 제2절연막은 질화막인 반도체 소자.
  6. 제1항에 있어서, 상기 IPD층은 ONO층인 반도체 소자.
  7. 기판 위에 제1폴리층을 형성하는 단계;
    상기 제1폴리층 위에 IPD(Inter Poly Dielectric)층을 형성하는 단계;
    상기 IPD층 위에 제2폴리층을 형성하는 단계;
    상기 제2폴리층 위에 하드마스크를 패터닝하는 단계;
    상기 하드마스크를 마스크로 하여 상기 제2폴리층의 일부 두께를 식각하는 단계;
    노출된 상기 제2폴리층에 산화막을 형성시키는 단계;
    상기 하드마스크를 마스크로 하여 상기 제2폴리층, IPD층, 제1폴리층을 식각하여 패터닝하는 단계;
    를 포함하는 반도체 소자 제조방법.
  8. 기판 위에 제1폴리층을 형성하는 단계;
    상기 제1폴리층 위에 IPD(Inter Poly Dielectric)층을 형성하는 단계;
    상기 IPD층 위에 제2폴리층을 형성하는 단계;
    상기 제2폴리층 위에 하드마스크를 패터닝하는 단계;
    상기 하드마스크를 마스크로 하여 상기 제2폴리층을 식각하여 상기 IPD층을 노출시키는 단계;
    노출된 상기 제2폴리층에 산화막을 형성시키는 단계;
    상기 하드마스크를 마스크로 하여 상기 IPD층, 제1폴리층을 식각하여 패터닝하는 단계;
    를 포함하는 반도체 소자 제조방법.
  9. 제7항 또는 제8항에 있어서, 패터닝된 상기 제1폴리층 및 제2폴리층의 측벽에 제1절연막과 제2절연막을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  10. 제9항에 있어서, 상기 제1절연막은 산화막이고 상기 제2절연막은 질화막인 반도체 소자 제조방법.
  11. 제7항 또는 제8항에 있어서, 상기 제1폴리층은 플로팅 게이트이고, 상기 제2폴리층은 제어 게이트인 반도체 소자 제조방법.
  12. 제7항 또는 제8항에 있어서, 상기 IPD층은 ONO층으로 형성되는 반도체 소자 제조방법.
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