KR100770700B1 - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 장치 및 그 제조 방법에서, 상기 불휘발성 메모리 장치는 기판 상에 정의된 액티브 영역 상에 소정의 간격으로 이격되며, 고유전 물질을 포함하는 블로킹막 패턴 및 컨트롤 게이트 전극이 순차적으로 적층된 상부 게이트 구조물들 및 터널 절연막 및 하부 폭이 상부 게이트 구조물들보다 좁은 폭을 갖는 플로팅 게이트 전극이 순차적으로 적층된 하부 게이트 구조물들이 적층된 게이트 구조물들 사이를 매립하며 에어 갭을 갖는 절연막을 포함한다. 상기와 같은 불휘발성 메모리 장치는 하방으로 점차 감소하는 폭을 갖는 플로팅 게이트 전극이 구비되어 커플링 비가 상승되며, 게이트 구조물들 간의 기생 커패시턴스가 감소될 수 있다.
Description
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 나타내는 단면도도이다.
도 2 내지 도 6은 도 1에 도시된 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 8 내지 도 12는 도 2에 도시된 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 터널 절연막
114 : 컨트롤 게이트 전극 116 : 스페이서
118 : 블로킹막 패턴 120 :상부 게이트 구조물
122 : 플로팅 게이트 전극 124 : 하부 게이트 구조물
128 : 게이트 구조물 130 : 에어 갭
132 : 절연막
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 물질로 이루어진 유전막을 포함하는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
불휘발성 메모리 장치는 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리 등이 이 있다. 이 중 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치의 셀 트랜지스터는 일반적으로 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택 구조를 갖는다. 상기 스택 구조의 셀 트랜지스터를 갖는 플래시 메모리 장치에 대한 예들은 미합중국 특허 6,153,469호(issued to Yun et al), 미합중국 특허 6,455,374호(issued to Lee et al) 등에 개시되어 있다.
일반적으로, 상기 플래시 메모리 장치는 노어 타입과 낸드 타입의 분류할 수 있다. 상기 노어 타입의 플래시 메모리 장치는 각 셀 트랜지스터의 소스 영역 및 드레인 영역과 연결되는 콘택이 구비되고, 상기 콘택을 통해 각 소스/드레인 영역에 전기적 신호를 인가하여 단위 셀들을 각각 구동한다. 그러므로, 상기 셀 트랜지 스터 사이에는 콘택이 형성될 수 있을 정도의 충분한 간격이 필요하고, 이로 인해 상기 노어 타입의 플래시 메모리 장치는 집적화 하는 것이 용이하지 않다.
이에 반해, 낸드 타입의 플래시 메모리 장치는 복수개의 셀 트랜지스터들이 직렬 연결된 스트링 구조를 갖고 있으며, 상기 스트링 구조의 셀 트랜지스터 양단에는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터가 연결된다. 따라서 통상적으로 16개 또는 32개의 단위 셀들로 이루어지는 스트링 단위로 동작이 이루어진다. 또한, 각 셀 트랜지스터의 소스 영역 및 드레인 영역과 연결되는 콘택이 구비되지 않으므로 상기 노아 타입의 플래시 메모리 장치에 비해 집적화 측면에서 유리하다.
상기 불휘발성 메모리 장치는 일반적인 모스 트랜지스터의 구조에 전하를 축적할 수 있는 플로팅 게이트(floating gate)가 삽입되어 있는 구조를 갖는다. 구체적으로, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트(control gate)가 순차적으로 적층되어 있다.
상술한 불휘발성 메모리 장치에 데이터를 기입(program)하는 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법 (Hot Electron Injection)이 있다.
FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 불휘발성 메모리 장치에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 플로팅 게이트에 주입된다. 반면에, 열전자 주입 방법을 이용하는 방법은 불휘발성 메모리의 컨트롤 게이 트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자가 터널 산화막을 통하여 플로팅 게이트에 주입된다. 따라서, FN 터널링 및 열전자 주입방법은 두 방법 모두 터널 산화막에 고전계가 인가되어야 한다. 이때, 상기 터널 산화막에 고전계를 인가하기 위해서 높은 커플링 비율 (Coupling Ratio)이 요구된다. 상기 커플링 비율 (C/R)은 다음과 같은 수학식으로 표현된다.
[수학식 1]
여기서, 상기 Cono는 컨트롤 게이트 및 플로팅 게이트 사이의 정전 용량을 나타내고, 상기 Ctun 은 플로팅 게이트 및 반도체 기판 사이에 개재된 터널 산화막에 기인하는 정전용량을 나타낸다. 상기 수학식 1에서도 알 수 있듯이, 상기 커플링 비를 높이기 위해서는 컨트롤 게이트와 중첩되는 플로팅 게이트의 표면적을 증가 시키거나, 터널 산화막과 중첩되는 플로팅 게이트의 표면적을 감소시켜야 한다. 그러나 플로팅 게이트의 유효 표면적을 증가시키는 경우에, 불휘발성 메모리 소자의 집적도를 증가시키기가 어렵다.
또한, 최근 반도체 장치의 커패시턴스를 높이기 위하여 상기 컨트롤 게이트를 고유전 물질을 사용하여 형성하고 있는데, 상기 고유전 물질은 플로팅 게이트 전극을 이루고 있는 폴리실리콘에 비하여 상대적으로 패터닝이 어렵다. 이에 따라, 게이트 전극의 측벽 프로파일을 수직으로 형성하기 어려우며, 상기 플로팅 게이트 또한 하부의 선폭이 상부의 선폭에 비해 상대적으로 넓게 형성된다. 이는 상기 플 로팅 게이트와 상기 터널 산화막이 중첩되는 면적을 증가시켜 커플링 비율을 감소시키게 된다.
또한, 반도체 장치가 고집적화 되어감에 따라 상기 게이트 구조물들 사이의 간격이 현저하게 좁아지고 있다. 상기 게이트 구조물 간의 전기적인 절연을 위해서 상기 배선들 사이에는 통상적으로 산화물로 이루어진 절연막이 개재된다. 그러나 상기 산화물은 그 유전 상수가 4 정도로 높기 때문에 상기 배선들 사이에 기생 커패시턴스(parasitic capacitance)의 발생으로 인한 신호 지연(RC delay) 현상이 초래되어진다.
상기 설명한 것과 같이, 상기 플로팅 게이트 전극간의 기생 커패시턴스를 감소시키면서도 동시에 상기 커플링 비를 높일 수 있는 것은 용이하지 않다. 따라서 기생 커패시턴스를 감소시키면서도 원하는 커플링 비를 갖는 고집적화된 불휘발성 메모리 장치가 요구되고 있다.
따라서 본 발명의 제1 목적은 높은 커플링 비를 가지며, 기생 커패시턴스를 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 불휘발성 메모리 장치는, 기판 상에 정의된 액티브 영역 상에 소정의 간격으로 이격되어 형성되 며, 실리콘 질화막보다 높은 유전율을 갖는 고유전 물질(high-k material)을 포함하는 블로킹막 패턴 및 컨트롤 게이트 전극이 순차적으로 적층되는 상부 게이트 구조물들과 상기 상부 게이트 구조물들과 상기 기판 사이에 개재되며, 터널 절연막 및 하부의 폭이 상기 상부 게이트 구조물들의 폭보다 좁은 플로팅 게이트 전극이 순차적으로 적층된 하부 게이트 구조물들과 상기 하부 게이트 구조물들 및 상기 상부 게이트 구조물들이 적층된 게이트 구조물들 사이에 위치된 에어 갭(air-gap)을 포함하며, 상기 게이트 구조물들 사이를 매립하는 절연막을 포함한다.
본 발명의 일실시예에 따르면, 상기 상부 게이트 구조물들은 상기 컨트롤 게이트 전극의 측벽들 상에 형성된 스페이서들을 각각 포함할 수 있으며, 상기 스페이서들은 중온 산화물(middle temperature oxide)을 포함할 수 있으며, 상기 스페이서들은 상기 블로킹막 패턴 측벽들을 따라 하방으로 연장할 수 있다.
본 발명의 일실시예에 따르면, 상기 플로팅 게이트 전극은 하방으로 점차 감소하는 폭을 가질수 있으며, 상기 블로킹막 패턴은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 절연막은 플라즈마 증대 화학 기상 증착 공정에 의해 형성된 실리콘 산화물(SiO2)을 포함할 수 있으며, 각각의 상부 게이트 구조물은 상기 컨트롤 게이트 전극 상에 배치된 마스크 패턴을 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 게이트 구조물들과 인접한 기판의 표면 부위들에 형성된 소스/드레인 영역들을 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 상부 게이트 구조물들은 상기 컨트롤 게이트 전극들의 측벽들 상에 형성된 스페이서들을 각각 포함할 수 있으며, 상기 스페이서들은 중온 산화물(middle temperature oxide)을 포함할 수 있으며, 상기 스페이서들은 상기 블로킹막 패턴 측벽들을 따라 하방으로 연장할 수 있다.
본 발명의 일실시예에 따르면, 상기 플로팅 게이트 전극은 하방으로 점차 감소하는 폭을 가질 수 있으며, 상기 블로킹막 패턴은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 절연막은 플라즈마 증대 화학 기상 증착 공정에 의해 형성된 실리콘 산화물(SiO2)을 포함할 수 있으며, 상기 각각의 상부 게이트 구조물은 상기 컨트롤 게이트 전극 상에 배치된 마스크 패턴을 더 포함할 수 있으며, 상기 게이트 구조물들과 인접한 기판의 표면 부위들에 형성된 소스/드레인 영역들을 더 포함할 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 측면에 따른 불휘발성 메모 리 장치의 제조 방법은, 기판 상에 정의된 액티브 영역 상에 소정의 간격으로 이격되며, 실리콘 질화막보다 높은 유전율을 갖는 고유전 물질을 포함하는 블로킹막 패턴 및 컨트롤 게이트 전극이 순차적으로 적층된 상부 게이트 구조물들을 형성하고, 상기 상부 게이트 구조물들과 상기 기판 사이에 개재되며, 터널 절연막 및 하부 폭이 상부 게이트 구조물들보다 좁은 폭을 갖는 플로팅 게이트 전극이 순차적으로 적층된 하부 게이트 구조물들을 형성하며, 상기 하부 게이트 구조물들 및 상기 상부 게이트 구조물들이 적층된 게이트 구조물들 사이에 위치된 에어 갭을 포함하며, 상기 게이트 구조물들 사이를 매립하는 절연막을 형성하는 단계를 포함한다.
본 발명의 일실시예에 따르면, 상기 액티브 영역 상에 터널 절연막, 플로팅 게이트용 도전막, 블로킹막 및 컨트롤 게이트용 도전막을 순차적으로 적층하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 상부 게이트 구조물들을 형성하는 단계는, 상기 컨트롤 게이트용 도전막 상에 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막을 패터닝하여 컨트롤 게이트 전극들을 형성하며, 상기 컨트롤 게이트 전극들의 측벽들 상에 스페이서들을 형성하고, 상기 스페이서들을 식각 마스크로 사용하여 블로킹막을 패터닝하여 블로킹막 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 스페이서들은 중온 산화물을 포함할 수 있으며, 상기 블록킹막을 패터닝한 후 과도 식각하여 상기 플로팅 게이터용 도전막 상부에 리세스를 형성하는 단계를 포함할 수 있으며, 상기 리세스는 10Å 내지 20 Å의 두께로 형성될 수 있다.
본 발명의 일실시예에 따르면, 상기 상부 게이트 구조물들을 형성하는 단계는, 상기 컨트롤 게이트용 도전막 상에 마스크 패턴들을 형성하며, 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막 및 상기 블로킹막을 패터닝하여, 컨트롤 게이트 전극들 및 블록킹 막 패턴들을 형성하고, 상기 컨트롤 게이트 전극들 및 블로킹막 패턴들의 측벽들 상에 스페이서들을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 스페이서들을 식각 마스크로 이용하여 상기 플로팅 게이트용 도전막 상부에 리세스를 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 하부 게이트 구조물들을 형성하는 단계는, 상기 플로팅 게이트 게이트용 도전막에 등방성 식각 공정을 수행하여 터널 절연막 및 플로팅 게이트 전극들이 순차적으로 적층된 하부 게이트 구조물들을 형성하는 단계를 포함할 수 있으며, 상기 하부 게이트 구조물들은 화학 건식 식각 공정에 의해 형성될 수 있다.
본 발명의 일실시예에 따르면, 상기 에어 갭을 갖는 절연막은 실리콘 산화물을 포함하며, 플라즈마 증대 화학 기상 증착 공정에 의해 형성될 수 있으며, 상기 게이트 구조물들과 인접한 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 포함할 수 있다.
상기와 같은 불휘발성 메모리 장치는 하부의 폭이 상기 상부 게이트 구조물들의 폭보다 좁은 플로팅 게이트 전극을 포함하고 있으므로, 상기 플로팅 게이트와 접하는 터널 산화막의 면적이 감소된다. 결과적으로, 상기 터널 산화막의 커패시턴스가 낮아지게 됨에 따라, 커플링비가 충분히 높아지게 되며 불휘발성 메모리 장치의 프로그래밍 및 소거 시의 동작 전압을 감소시킬 수 있다.
또한, 커플링 비를 상승시키기 위해 플로팅 게이트 전극의 높이를 증가시키지 않아도 되므로, 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스에 의한 간섭 현상을 감소시킬 수 있다. 상기 간섭 현상이 감소됨으로서 프로그래밍 및 소거에 관한 윈도우 마진이 증가하게 되고, 이로 인해 하나의 셀에 다수의 데이터를 쓰거나 읽는 멀티 레벨 동작(MLC)을 수행할 수 있다.
또한, 상기 게이트 구조물들을 매립하는 절연막이 최소 유전비율(k=1)의 에어 갭을 갖기 때문에 전체적인 유전율이 감소된다. 이에 따라, 기생 커패시턴스의 발생이 억제될 수 있다. 아울러, 고유전율을 갖는 유전막 패턴을 채용함으로서 컨트롤 게이트 전극으로부터 인가되는 전압의 대부분이 플로팅 게이트로 전달될 수 있다. 따라서 커플링 비율을 향상시킬 수 있어 데이터의 기입 및 소거 효율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 하기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사항이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 층 및 영역들의 두께는 명 확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 나타내는 사시도이다. 본 실시예에서는 낸드 타입의 플래쉬 메모리 장치에 관하여 설명하기로 한다.
도 1을 참조하면, 불휘발성 메모리 장치가 형성되기 위한 반도체 기판(100)을 마련한다. 상기 반도체 기판(100)은 실리콘 웨이퍼 등을 포함할 수 있다.
상기 반도체 기판(100)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(도시되지 않음)이 형성된다. 상기 소자 분리막은 셸로우 트렌치 소자 분리 공정을 통해 형성될 수 있다. 상기 소자 분리막에 의해 한정되는 액티브 영역 및 필드 영역은 각각 기판을 가로지르는 제1 방향으로 연장되는 라인 형태를 갖는다.
상기 액티브 영역의 상부 평탄면 상에는 하부 게이트 구조물(124) 및 상부 게이트 구조물(120)이 적층된 게이트 구조물(128)이 형성되어 있다.
상기 하부 게이트 구조물(124)은 터널 절연막(102) 및 플로팅 게이트 전극(122)이 순차적으로 적층되어 있으며, 상기 플로팅 게이트 전극(122)은 하부의 폭이 상기 상부의 폭보다 좁은 형상을 갖는다.
상기 터널 절연막(102)은 상기 기판(100)의 표면을 열산화시킴으로써 형성할 수 있으며, 상기 플로팅 게이트 전극(122)은 폴리실리콘 물질을 사용하여 형성할 수 있다. 상기 플로팅 게이트 전극(122)은 플로팅 게이트용 도전막(도2, 104)을 이방성 식각함으로써 하방으로 점차 감소하는 폭을 갖는 플로팅 게이트 전극(122)으로 형성할 수 있다.
상기와 같이 하부의 폭이 상기 상부의 폭보다 좁은 플로팅 게이트 전극(122)은 상기 터널 절연막(102)과 접하는 면적이 최소화됨에 따라 실질적으로 터널 절연막으로 제공되는 면적이 감소하게 된다. 이에 따라 상기 터널 절연막(102)의 커패시턴스가 감소하게 되면 프로그래밍 및 소거 동작 특성에 중요한 영향을 미치는 커플링 비를 더욱 향상시킬 수 있다.
상기 플로팅 게이트 전극(122)의 두께가 150Å보다 얇으면 전하들의 보유 능력이 감소되고 패터닝도 용이하지 않다. 또한, 상기 플로팅 게이트 전극(122)의 두께가 300Å보다 두꺼우면 이웃하는 플로팅 게이트 전극(122)들 간의 기생 커패시턴스가 증가하게 되면 이웃하는 셀 간의 간섭 현상이 발생된다. 상기 셀 간의 간섭 현상이 현저해지면, 기준 셀 트랜지스터의 문턱 전압이 이웃하는 셀에 저장되어 있는 데이터에 의해 변화하게 되는 등의 불량이 발생할 수 있다. 따라서, 상기 플로팅 게이트 전극(122)의 두께는 150 내지 300Å로 형성할 수 있다.
상기 상부 게이트 구조물(120)은 실리콘 질화막보다 높은 유전율을 갖는 고유전 물질을 포함하는 블로킹막 패턴(118) 및 컨트롤 게이트 전극(114)이 순차적으로 적층되어 형성되어 있다.
상기 블로킹막 패턴(118)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미 늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 블로킹막 패턴(118)은 100Å 이하의 두께를 가지면 누설 전류가 증가되는 문제가 있고, 300Å 이상의 두께를 가지면 커패시턴스가 낮아지게 된다. 때문에, 상기 블로킹막 패턴(118)은 100 내지 300Å의 두께를 갖는 것이 바람직하다.
상기 블로킹막 패턴(118)이 고유전율을 갖는 금속 산화물로 형성됨으로서, 상기 블로킹막 패턴(118)의 커패시턴스를 증가시킬 수 있다. 상기 블로킹막 패턴(118)의 커패시턴스가 증가함에 따라, 프로그래밍 및 소거 동작 특성에 중요한 영향을 미치는 커플링 비를 더욱 향상시킬 수 있다
상기 블로킹막 패턴(118) 상에는 컨트롤 게이트 전극(114)이 구비된다. 상기 컨트롤 게이트 전극(114)은 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 컨트롤 게이트 전극(114)은 폴리실리콘 또는 금속 질화막으로 형성할 수 있다. 바람직하게는 4.6 내지 5.2 eV의 높은 일함수를 갖는 금속 질화막으로 이루어질 수 있다. 상기 금속 질화막 패턴은 탄탈륨 질화물 및 티타늄 질화물을 포함한다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기와 같이 높은 일함수를 갖는 금속 질화막 패턴을 형성하는 경우, 컨트롤 게이트 전극(114)과 블로킹막 패턴(118) 간의 에너지 장벽이 커지게 되고, 이로 인 해 상기 컨트롤 게이트 전극(114)으로부터 상기 블로킹막 패턴(118)으로 전하들이 역터널링하는 것을 감소시킬 수 있다. 상기 금속 질화막 패턴은 20 내지 1000Å의 두께를 갖도록 형성할 수 있다.
상기 컨트롤 게이트 전극(114)의 측벽들 상에는 상기 플로팅 게이트 전극(112)을 패터닝하는 동안 상기 컨트롤 게이트 전극(114)을 보호하기 위한 버퍼용 스페이서들(116)이 형성된다. 상기 컨트롤 게이트 전극(114)은 상기 플로팅 게이트 전극(122)을 형성하기 위한 등방성 식각 공정 동안 손상 될 수 있다. 따라서, 상기와 같은 스페이서들(116)을 버퍼막으로 하여 등방성 식각 공정 동안 상기 컨트롤 게이트 전극(114)을 보호할 수 있다. 상기 스페이서들(116)은 중온 산화물을 사용하여 형성할 수 있으며, 상기와 같이 질화물에 비해 낮은 유전율을 갖는 중온 산화물로 형성된 스페이서들(116)은 이웃하는 메모리 셀들 간에 간섭 효과를 방지할 수 있다.
상기 컨트롤 게이트 전극(114) 상에는 상기 상부 게이트 구조물(120)을 패터닝 하기 위한 마스크 패턴(112)이 형성되어 있으며, 상기 마스크 패턴(112)은 중온 산화막으로 형성할 수 있다.
또한, 상기 게이트 구조물(128)과 인접한 기판의 표면 부위들에 형성된 소스/드레인 영역(126)이 형성된다.
상기 게이트 구조물들 사이에 에어 갭(130)을 포함하며, 상기 게이트 구조물(128)들 사이를 매립하는 절연막(132)이 형성되어 있다. 구체적으로, 상기 절연 막(132)은 실리콘 산화물(SiO2)과 같은 산화막을 포함하고 있으며, 스텝 커버리지가 불량한 플라즈마 증대 화학 기상 공정에 의해 형성될 수 있다.
상기 절연막(132)을 형성하는 과정에서 상기 절연막(132)이 상기 게이트 구조물(128)들 사이로 다소 침투할 수 있으나, 상기 스페이서들(116)로 인한 상기 게이트 구조물(128)들 간의 이격 간격이 넓지 않기 때문에 상기 게이트 구조물(128) 사이를 채우기는 어렵다. 따라서 게이트 구조물(128) 사이에 에어 갭(130)을 갖는 절연막(132)이 용이하게 형성될 수 있다.
상기와 같은 절연막(132)은 최소 유전율(k=1)의 에어 갭(130)을 갖기 때문에 전체적인 유전율이 감소될 수 있다. 이에 따라, 기생 커패시턴스의 발생이 억제된다.
상기 구성을 갖는 불휘발성 메모리 장치는 고유전율을 갖는 유전막 패턴이 채용되고, 상기 플로팅 게이트와 접하는 터널 절연막의 면적이 감소됨으로서 커플링비가 충분히 높다. 또한, 상기 게이트 구조물(128) 사이에 에어 갭을 갖는 절연막을 포함하고 있다. 따라서 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스에 의한 간섭 현상이 감소된다. 결과적으로, 상기 불휘발성 메모리 장치는 프로그래밍 및 소거에 관한 윈도우 마진이 증가하게 되고, 이로 인해 하나의 셀에 다수의 데이터를 쓰거나 읽는 멀티 레벨 동작을 수행할 수 있다.
이하에서는, 본 발명의 실시예 1에 따른 불휘발성 메모리 장치를 제조하는 방법에 대하여 설명한다.
도 2 내지 도 6은 도 1에 도시된 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 2를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(도시되지 않음)을 형성함으로써 액티브 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판(100)에 소자 분리막을 형성한다.
이어서, 상기 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 도전막(104), 블로킹막(106), 컨트롤 게이트용 도전막(108) 및 하드 마스크막(112)을 순차적으로 형성한다.
상기 터널 절연막(108)은 실리콘 산화물(SiO2)을 사용하여 형성할 수 있으며, 상기 반도체 기판(100)을 열산화시켜서 형성할 수 있다. 또한, 상기 터널 절연막(102)은 약 30 내지 100Å 정도의 두께를 가질 수 있다. 예를 들면, 상기 터널 절연막(102)은 상기 반도체 기판(100) 상에 약 40Å 정도의 두께를 갖도록 형성될 수 있다.
상기 플로팅 게이트막(104)은 폴리실리콘을 증착시켜 형성할 수 있다. 상기 플로팅 게이트막(104)은 후속 공정에 의해 전하들을 보유 및 방출하기 위한 플로팅 게이트(도1, 120)로 형성되므로, 형성하고자 하는 플로팅 게이트 패턴의 두께를 고 려하여 형성하는 것이 바람직하다.
구체적으로, 상기 플로팅 게이트막(104)의 두께가 150Å보다 얇으면 전하들의 보유 능력이 감소되고 패터닝도 용이하지 않다. 또한, 상기 플로팅 게이트막(104)의 두께가 300Å보다 두꺼우면 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스가 증가하게 된다. 따라서, 상기 플로팅 게이트막(104)은 150 내지 300Å의 두께를 갖도록 형성할 수 있다.
상기 블로킹막(106)은 상기 플로팅 게이트막(104)과 상기 컨트롤 게이트용 도전막 사이에서 전기적인 절연을 제공한다. 상기 블로킹막(106)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물보다 높은 유전율을 갖는 고유전율 물질로 이루어질 수 있다.
상기 고유전 물질의 예로는 하프늄(Hf), 지르코늄(Zr), 탄탈륨((Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다. 예를 들면, 상기 블로킹막(106)은 알루미늄 산화물을 포함할 수 있으며, 상기 플로팅 게이트용 도전막(104) 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다.
예를 들어, 상기 블로킹막(106)은 상기 물질막들 중에서 유전율이 약 20 정도로 매우 높은 하프늄 알루미늄 산화물을 사용할 수 있으며, 상기 하프늄 알루미늄 산화물은 통상적인 화학기상증착법 또는 원자층 적층법에 의해 증착이 가능하다.
상기 컨트롤 게이트용 도전막(108)은 폴리실리콘 또는 금속 질화물로 형성할 수 있다. 바람직하게는, 상기 컨트롤 게이트용 도전막(108)은 금속4.5eV 이상의 일함수를 가지면서 상기 고유전 물질로 이루어지는 상기 블로킹막(106)의 유전율을 변화시키지 않는 금속 질화물로 형성될 수 있으며, 상기 금속 질화막의 예로는 탄탈륨 질화물 또는 티타늄 질화물로 이루어질 수 있다.
상기와 같이 높은 일함수를 갖는 금속 질화막을 사용하여 컨트롤 게이트 전극을 형성하는 경우 컨트롤 게이트 전극과 블로킹막 간의 에너지 장벽이 커지게 되고, 이로 인해 상기 컨트롤 게이트 전극으로부터 상기 블로킹막 패턴으로 전하들이 역터널링하는 것을 감소시킬 수 있다. 이때 선택적으로, 상기 금속 질화막 상에 폴리실리콘막을 형성할 수 있으며, 이는, 상기 컨트롤 게이트 전극의 일함수는 상기 블로킹막과 접촉하는 금속 질화막에 의해 결정되므로, 상기 폴리실리콘막은 단지 금속 질화막의 패터닝을 양호하게 하고 컨트롤 게이트 전극을 보호하기 위하여 제공된다.
또한, 상기 하드 마스크막(112)은 실리콘 질화물 또는 실리콘 산화물을 화학기상증착법에 의해 증착함으로서 형성될 수 있다. 이때, 상기 하드 마스크막(112)은 후속으로 형성되는 절연막과 동일한 물질인 실리콘 산화물로 형성함으로써 별도의 제거 공정을 생략할 수 있다.
도 3을 참조하면, 상기 컨트롤 게이트용 도전막(108)을 패터닝하여 컨트롤 게이트 전극(114)을 형성한다.
먼저, 상기 하드 마스크막(112)을 사진 식각 공정을 통해 패터닝함으로써 하 드 마스크막 패턴(112)으로 형성한다. 다음에, 사진 공정 시에 형성되었던 포토레지스트 패턴(도시되지 않음)을 애싱 및 스트립 공정을 통해 제거한다. 상기 하드 마스크막 패턴(112)을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막(108) 을 패터닝 함으로써 컨트롤 게이트 전극(114)을 형성한다.
도 4를 참조하면, 상기 컨트롤 게이트 전극(114) 측벽들 상에 스페이서들(116)을 형성한다.
상기 스페이서들(116)은 후속으로 이어지는 플로팅 게이트 전극 형성 공정 시에 상기 컨트롤 게이트 전극(114)을 보호하는 역할을 한다.
먼저 컨트롤 게이트 전극(114)이 형성된 기판(100)의 전면에 스페이서들용 산화막(도시되지 않음)을 일정한 두께로 형성한다. 상기 산화막은 중온 산화물(middle temperature oxide)로 형성할 수 있다. 상기 중온 산화물로 형성된 스페이서들은 질화물로 이루어진 스페이서들보다 낮은 유전율을 갖기 때문에 이웃하는 메모리 셀들 간에 간섭 효과를 방지할 수 있다.
상기 중온 산화물은 암모니아 가스 및 아질산 가스의 전처리 공정 없이 상기 디클로로실란 가스와 아질산 가스를 함께 제공하여 저압 화학기상 증착 공정으로 형성할 수 있다. 구체적으로 상기 중온 산화물은 약 1 : 1.7 내지 2.5의 비율로 동시에 공급되는 디클로로실란 가스와 아산화질소 가스를 저압 화학기상증착하여 단일막 구조로 형성할 수 있다.
이어서, 중온 산화막이 형성된 결과물을 이방성 식각함으로써, 상기 컨트롤 게이트 전극(114) 측벽에 존재하는 중온 산화물로 이루어진 스페이서들(116)을 형 성한다.
도 5를 참조하면, 블로킹막 패턴(118) 및 플로팅 게이트용 도전막(104)에 리세스를 형성한다.
먼저, 상기 스페이서들(116)을 식각 마스크로 사용한 식각 공정을 수행하여, 상기 블로킹막(106)을 패터닝함으로써 상기 블로킹막 패턴(118)을 형성한다. 이때, 상기 블로킹막(106)을 패터닝하는 동안 상기 플로팅 게이트용 도전막(104)을 과도 식각하여 상기 플로팅 게이트용 도전막(104) 상부 표면 부위에 리세스를 형성한다.
상기 리세스는 10 내지 20Å의 두께로 형성할 수 있으며, 상기 리세스는 후속으로 이어지는 플로팅 게이트 전극(114) 패터닝 시에 상기 블로킹막 패턴(118) 및 상기 터널 절연막(102)이 과도한 식각으로 인하여 손상되는 것을 방지하기 위하여 형성한다.
구체적으로, 상기 리세스는 후속으로 이어지는 등방성 식각 공정 시 터널 절연막(102) 및 블로킹막 패턴(118) 상기 등방성 식각 공정을 이용하여 원하는 형태의 플로팅 게이트 전극을 형성하는데 한계가 있다. 상기 등방성 식각 공정 동안 식각되는 폭만큼 깊이도 같이 확장되는 문제가 발생한다. 따라서 터널 절연막(102) 및 블로킹막 패턴(118)에 손상을 가해질 우려가 있다. 따라서 상기와 같이 리세스를 형성함으로 상기 터널 절연막(102) 및 블로킹막 패턴(118)의 손상 없이 원하는 형태의 플로팅 게이트 전극을 형성할 수 있다.
상기와 같은 공정에 의해서 블로킹막 패턴(118) 및 컨트롤 게이트 전극(114)이 순차적으로 적층된 상부 게이트 구조물(120)들이 형성되며, 상기 컨트롤 게이트 전극(114)에는 스페이서들(116)이 형성된다.
도 6을 참조하면, 터널 절연막(102) 및 하부 폭이 상부 게이트 구조물(120)보다 좁은 폭을 갖는 플로팅 게이트 전극(122)이 순차적으로 적층된 하부 게이트 구조물(124)을 형성한다.
구체적으로 설명하면 다음과 같다.
먼저 리세스가 형성된 플로팅 게이트용 도전막(104a)에 플로팅 게이트용 도전막(104a)을 등방성 식각 공정을 수행하여, 플로팅 게이트 전극(122)을 형성한다. 이때, 상기 등방성 식각 공정의 예로는 화학 건식 식각(chemical dry etch) 공정 등이 있다.
상기 식각 공정에 의하여 터널 절연막(102) 및 하부 폭이 상부 게이트 구조물(120)들의 폭보다 좁은 플로팅 게이트 전극(122)이 순차적으로 적층된 하부 게이트 구조물(124)을 형성되어진다.
이때, 상기 리세스가 형성된 플로팅 게이트용 도전막(104a)을 소정 깊이로 식각하여 리세스의 깊이를 확장시킬 수 있다. 상기 리세스는 후속으로 이어지는 등방성 식각 공정 시에 터널 절연막(102) 및 블로킹막 패턴(118) 상기 등방성 식각 공정을 이용하여 원하는 형태의 플로팅 게이트 전극을 형성하는데 한계가 있다. 상기 등방성 식각 공정 동안 식각되는 폭만큼 깊이도 같이 확장되는 문제가 발생한다. 따라서 터널 절연막(102) 및 블로킹막 패턴(118)에 손상을 가해질 우려가 있다. 따라서 상기와 같이 리세스를 형성함으로 상기 터널 절연막(102) 및 블로킹막 패턴(118)의 손상 없이 원하는 형태의 플로팅 게이트 전극을 형성할 수 있다.
상기와 같은 구조의 플로팅 게이트 전극(122)에 의하여 상기 플로팅 게이트 전극(122)과 접하는 터널 산화막(102)의 면적이 감소되어 터널 산화막(102)의 커패시턴스가 낮아지게 된다. 이로 인해, 커플링비가 충분히 높아지게 되어 불휘발성 메모리 장치의 프로그래밍 및 소거 시의 동작 전압을 감소시킬 수 있다.
다시 도 1을 참조하면, 게이트 구조물(128)들 사이에 위치된 에어 갭(air-gap,126)을 포함하며, 상기 게이트 구조물(128)들 사이를 매립하는 절연막(132)을 형성한다.
먼저, 상기 하부 게이트 구조물(124) 및 상기 상부 게이트 구조물(120)이 적층된 게이트 구조물(128) 양측의 기판 표면 아래로 불순물 이온을 주입함으로서 소스/드레인(126)이 형성된다.
이어서, 상기 게이트 구조물(128)들 사이에 에어 갭(130)을 포함하는 절연막(132)을 형성한다. 구체적으로, 실리콘 산화물(SiO2)과 같은 절연막(132)을 스텝 커버리지가 불량한 플라즈마 증대 화학 기상 공정을 수행하여. 상기 게이트 구조물(128)들 사이에 거의 증착되지 않도록 형성한다.
상기 절연막(132)을 형성하는 과정에서 상기 절연막(132)이 상기 게이트 구조물(128)들 사이로 다소 침투할 수 있으나, 상기 스페이서들(116)로 인한 상기 게이트 구조물(128)들 간의 이격 간격이 넓지 않기 때문에 상기 게이트 구조물(128)들 사이를 채우기는 어렵다. 상기와 같은 공정을 수행함으로써 상기 게이트 구조물(128)들 사이에 에어 갭(130)을 형성할 수 있다.
상기와 같이 형성된 절연막(132)은 최소 유전율(k=1)의 에어 갭(130)을 갖기 때문에 전체적인 유전율이 감소될 수 있으며, 이에 따라 기생 커패시턴스의 발생이 억제된다.
상기와 같은 반도체 장치는 플로팅 게이트 전극과 터널 절연막이 접하는 면적이 최소화되도록 형성함으로서 터널 절연막으로 제공되는 부위의 면적이 종래에 비해 감소된다. 따라서 상기 터널 산화막의 커패시턴스를 감소시킬 수 있다. 또한, 상기 반도체 장치는 고유전율을 갖는 유전막을 포함하고 있어서 커패시턴스를 높일 수 있다. 이로 인해, 불휘발성 메모리 장치의 커플링 비율을 증가시킬 수 있다.
아울러, 상기 게이트 구조물(128) 사이에 최소 유전율(k=1)의 에어 갭을 갖는 절연막을 형성하기 때문에 전체적인 유전율이 감소되며, 이에 따른 기생 커패시턴스의 발생이 억제된다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 나타내는 사시도이다. 본 실시예는 스페이서들이 컨트롤 게이트 전극으로부터 하방으로 연장하여 블로킹막 패턴의 측벽에 형성된 형상을 갖는 것을 제외하고는 실시예 1의 불휘발성 메모리 장치와 동일하다.
도 7을 참조하면, 반도체 기판(200)에 소자 분리막(도시되지 않음)에 의해 한정되는 액티브 영역의 상부 평탄면 상에는 터널 절연막(222) 및 플로팅 게이트 전극(220)이 순차적으로 적층된 하부 게이트 구조물(224)들이 형성되어 있다. 상기 하부 게이트 구조물(224)들 상에는 블록킹막 패턴(212), 컨트롤 게이트 전극(214)이 순차적으로 적층된 상부 게이트 구조물(218)들이 형성되어 있다.
상기 플로팅 게이트 전극(218)은 플로팅 게이트용 도전막(도8, 204)을 이방성 식각하여 하방으로 점차 감소하는 폭을 갖는 플로팅 게이트 전극(220)으로 형성한다. 이에 따라, 상기 플로팅 게이트 전극(220)은 상기 터널 절연막(102)과 접하는 면적이 최소화됨에 따라 커패시턴스가 감소하게 되면 프로그래밍 및 소거 동작 특성에 중요한 영향을 미치는 커플링 비를 더욱 향상시킬 수 있다.
상기 상부 게이트 구조물(218)들은 실리콘 질화 막보다 높은 유전율을 갖는 고유전 물질을 포함하는 블로킹막 패턴(212) 및 컨트롤 게이트 전극(214)이 순차적으로 적층되어 형성되어 있다.
상기 블로킹막 패턴(212)이 고유전율을 갖는 금속 산화물로 형성됨으로서, 커패시턴스 및 커플링 비를 더욱 향상시킬 수 있다.
상기 컨트롤 게이트 전극(214) 및 상기 블로킹막 패턴(212)의 측벽들 상에는 상기 플로팅 게이트 전극(220)을 패터닝하는 동안 상기 컨트롤 게이트 전극들(214) 및 상기 블로킹막 패턴(212)을 보호하기 위한 버퍼용 스페이서들(220)이 형성되어 있다.
상기 컨트롤 게이트 전극(214) 상에는 상기 상부 게이트 구조물(218)을 패터닝 하기 위한 마스크 패턴(216)이 형성되어 있으며, 상기 게이트 구조물(228)들과 인접한 기판의 표면 부위들에 형성된 소스/드레인 영역(224)들이 형성되어있다.
상기 게이트 구조물(228)들 사이에 에어 갭(226)을 포함하며, 상기 게이트 구조물(228)들 사이를 매립하는 절연막(228)이 형성되어 있다. 구체적으로, 상기 절연막(228)은 실리콘 산화물(SiO2)과 같은 산화막을 포함하고 있으며, 스텝 커버리지가 불량한 플라즈마 증대 화학 기상 공정에 의해 형성될 수 있다.
상기 스페이서들(220)로 인하여, 상기 게이트 구조물(228)들 간의 이격 간격이 넓지 않기 때문에 상기 게이트 구조물(228) 사이에 에어 갭(226)을 갖는 절연막(228)이 용이하게 형성될 수 있다. 상기와 같은 절연막은 최소 유전율(k=1)의 에어 갭(230)을 포함하기 때문에, 기생 커패시턴스의 발생을 억제할 수 있다.
상기 구성을 갖는 불휘발성 메모리 장치는 고유전율을 갖는 유전막 패턴 및 터널 절연막과 접하는 면적이 감소된 플로팅 게이트를 포함하고 있음에 따라 커플링비가 향상될 수 있다. 또한, 상기 게이트 구조물(228) 사이에 에어 갭을 갖는 절연막을 포함하고 있음에 따라, 인접한 플로팅 게이트 전극들 간의 기생 커패시턴스에 의한 간섭 현상이 감소될 수 있다.
이하에서는, 본 발명의 실시예 2에 따른 불휘발성 메모리 장치를 제조하는 방법에 대하여 설명한다.
도 8 내지 도 12는 도 8에 도시된 불휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 8을 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(200)의 표면 부위에 실리콘 부분 산화 또는 셸로우 트렌치 소자 분리 공정을 통해 소자 분리막(도시되지 않음)을 형성함으로써 액티브 영역을 정의한다.
이어서, 상기 반도체 기판(200) 상에 터널 절연막(202), 플로팅 게이트용 도전막(204), 블로킹막(206), 컨트롤 게이트용 도전막(208) 및 하드 마스크막(210)을 순차적으로 형성한다.
상기 터널 절연막(202)은 실리콘 산화물로 이루어질 수 있으며, 상기 반도체 기판을 열산화시킴으로써 형성할 수 있다. 상기 블로킹막(206)은 상기 플로팅 게이트막(204)과 상기 컨트롤 게이트용 도전막 사이에서 전기적인 절연을 제공하며, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물보다 높은 유전율을 갖는 고유전율 물질로 이루어질 수 있다.
상기 컨트롤 게이트용 도전막(208)은 폴리실리콘 또는 금속 질화물로 형성할 수 있으며, 이 경우 컨트롤 게이트 전극과 블로킹막 간의 에너지 장벽이 커지게 되고, 이로 인해 상기 컨트롤 게이트 전극으로부터 상기 블로킹막 패턴으로 전하들이 역터널링하는 것을 감소시킬 수 있다.
또한, 상기 하드 마스크막(210)은 실리콘 질화물 또는 실리콘 산화물을 화학기상증착법에 의해 증착함으로서 형성될 수 있다. 이때, 상기 하드 마스크막(210)은 후속으로 형성되는 절연막과 동일한 물질인 실리콘 산화물로 형성함으로써 별도의 제거 공정을 생략할 수 있다.
도 9를 참조하면, 상기 컨트롤 게이트용 도전막(208) 및 상기 블로킹막(206)을 패터닝하여, 컨트롤 게이트 전극(214) 및 블로킹 패턴(212)이 적층된 상부 게이트 구조물(218)을 형성한다.
먼저, 상기 하드 마스크막(도8, 210)을 사진 식각 공정을 통해 패터닝함으로써 하드 마스크막 패턴(216)으로 형성한 후에, 상기 하드 마스크막 패턴(216)을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막(208) 및 블로킹막(206)을 순차적으로 패터닝 함으로써 블로킹막 패턴(212) 및 컨트롤 게이트 전극(214)이 순차적으로 적층된 상부 게이트 구조물(218)을 형성한다.
도 10 및 도 11을 참조하면, 상기 컨트롤 게이트 전극(214) 측벽들 상에 스페이서들(220)을 각각 형성한다.
상기 스페이서들(220)은 후속으로 이어지는 플로팅 게이트 전극 형성 공정 시에 상기 컨트롤 게이트 전극(214)을 보호하는 역할을 한다.
먼저, 에치백 공정을 수행하여 상기 플로팅 게이트용 도전막(204) 상부 표면 부위에 10 내지 20Å의 두께의 리세스를 형성한다. 상기 리세스는 후속으로 이어지는 플로팅 게이트 전극(220) 패터닝 시에 상기 블로킹막 패턴(212)이 과도한 식각으로 인하여 손상되는 것을 방지하기 위하여 형성한다.
이어서, 상기 리세스가 형성된 기판(200)의 전면에 스페이서들용 산화막(도시되지 않음)을 일정한 두께로 형성한 후 상기 스페이서용 산화막을 이방성 식각함으로써, 상기 컨트롤 게이트 전극(114) 및 블로킹막 패턴(212) 측벽에 존재하는 중온산화물로 이루어진 스페이서들(116)을 형성한다.
도 12를 참조하면, 터널 절연막(202) 및 하부 폭이 상부 게이트 구조물(218)들보다 좁은 폭을 갖는 플로팅 게이트 전극(220)이 순차적으로 적층된 하부 게이트 구조물(224)을 형성한다.
먼저, 상기 리세스가 형성된 플로팅 게이트용 도전막(104a)을 소정 깊이로 식각하여 리세스의 깊이를 확장시킬 수 있다. 이어서, 리세스가 확정된 플로팅 게이트용 도전막(104b)에 플로팅 게이트용 도전막(104a)을 상기 스페이서들을 식각 마스크로 이용하여 등방성 식각 공정을 수행한다.
상기 식각 공정에 의하여 터널 절연막(202) 및 하부 폭이 상부 게이트 구조물(218)들의 폭보다 좁은 플로팅 게이트 전극(220)이 순차적으로 적층된 하부 게이트 구조물(224)을 형성되어진다.
상기와 같은 구조의 플로팅 게이트 전극(220)에 의하여 상기 플로팅 게이트 전극(220)과 접하는 터널 산화막(102)의 면적이 감소되어 터널 산화막(102)의 커패시턴스가 낮아지게 된다. 이로 인해, 커플링비가 충분히 높아지게 되어 불휘발성 메모리 장치의 프로그래밍 및 소거 시의 동작 전압을 감소시킬 수 있다.
도 7을 참조하면, 게이트 구조물(228)들 사이에 위치된 에어 갭(226)을 포함하며, 상기 게이트 구조물(228)들 사이를 매립하는 절연막(232)을 형성한다.
먼저, 상기 하부 게이트 구조물(224) 및 상기 상부 게이트 구조물(218)이 적층된 게이트 구조물들 양측의 기판 표면 아래로 불순물 이온을 주입함으로서 소스/드레인 영역(226)이 형성된다.
이어서, 상기 게이트 구조물(228)들 사이에 최소 유전율(k=1)의 에어 갭(230)을 포함하는 절연막(232)을 형성함으로서 기생 커태시턴스의 발생을 억제한다. 상기 절연막(232)은 실리콘 산화물(SiO2)과 같은 절연막(232)을 스텝 커버리지 가 불량한 플라즈마 증대 화학 기상 공정을 수행하여. 상기 게이트 구조물(228)들 사이에 거의 증착되지 않도록 형성한다.
상기와 같은 반도체 장치는 플로팅 게이트 전극과 터널 절연막이 접하는 면적이 최소화됨에 따라 상기 터널 산화막의 커패시턴스를 감소시킬 수 있다. 또한, 상기 반도체 장치는 고유전율을 갖는 유전막을 포함하고 있어서 커패시턴스를 높일 수 있으며, 상기 게이트 구조물(228) 사이에 최소 유전율(k=1)의 에어 갭을 갖는 절연막을 형성하기 때문에 전체적인 유전율이 감소되며, 이에 따른 기생 커패시턴스의 발생을 억제 할 수 있다.
본 발명에 의하면, 상기 불휘발성 메모리 장치는 하방으로 점차 감소하는 폭을 갖는 플로팅 게이트 전극을 포함함으로써 커플링 비율을 증가시킬 수 있다. 또한, 게이트 구조물들 사이에 에어 갭을 갖는 절연막을 형성하여 기생 커패시턴스의발생을 억제시킬 수 있다. 따라서, 프로그래밍 및 소거 윈도우 마진을 충분히 확보할 수 있는 고집적화된 불휘발성 메모리 장치를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (21)
- 기판 상에 정의된 액티브 영역 상에 소정의 간격으로 이격되어 형성되며, 실리콘 질화막보다 높은 유전율을 갖는 고유전 물질(high-k material)을 포함하는 블로킹막 패턴 및 컨트롤 게이트 전극이 순차적으로 적층되는 상부 게이트 구조물들;상기 상부 게이트 구조물들과 상기 기판 사이에 개재되며, 터널 절연막 및 하부의 폭이 상기 상부 게이트 구조물들의 폭보다 좁은 플로팅 게이트 전극이 순차적으로 적층된 하부 게이트 구조물들; 및상기 하부 게이트 구조물들 및 상기 상부 게이트 구조물들이 적층된 게이트 구조물들 사이에 위치된 에어 갭(air-gap)을 포함하며, 상기 게이트 구조물들 사이를 매립하는 절연막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 상부 게이트 구조물들은 상기 컨트롤 게이트 전극의 측벽들 상에 형성된 스페이서들을 각각 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서, 상기 스페이서들은 중온 산화물(middle temperature oxide)을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제2항에 있어서, 상기 스페이서들은 상기 블로킹막 패턴 측벽들을 따라 하방 으로 연장하는 것을 특징으로 하는 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 플로팅 게이트 전극은 하방으로 점차 감소하는 폭을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 블로킹막 패턴은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 절연막은 플라즈마 증대 화학 기상 증착 공정에 의해 형성된 실리콘 산화물(SiO2)을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 각각의 상부 게이트 구조물은 상기 컨트롤 게이트 전극 상에 배치된 마스크 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 게이트 구조물들과 인접한 기판의 표면 부위들에 형성된 소스/드레인 영역들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치
- 기판 상에 정의된 액티브 영역 상에 소정의 간격으로 이격되며, 실리콘 질화막보다 높은 유전율을 갖는 고유전 물질을 포함하는 블로킹막 패턴 및 컨트롤 게이트 전극이 순차적으로 적층된 상부 게이트 구조물들을 형성하는 단계;상기 상부 게이트 구조물들과 상기 기판 사이에 개재되며, 터널 절연막 및 하부 폭이 상부 게이트 구조물들보다 좁은 폭을 갖는 플로팅 게이트 전극이 순차적으로 적층된 하부 게이트 구조물들을 형성하는 단계; 및상기 하부 게이트 구조물들 및 상기 상부 게이트 구조물들이 적층된 게이트 구조물들 사이에 위치된 에어 갭(air-gap)을 포함하며, 상기 게이트 구조물들 사이를 매립하는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 액티브 영역 상에 터널 절연막, 플로팅 게이트용 도전막, 블로킹막 및 컨트롤 게이트용 도전막을 순차적으로 적층하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 상부 게이트 구조물들을 형성하는 단계는,상기 컨트롤 게이트용 도전막 상에 마스크 패턴들을 형성하는 단계;상기 마스크 패턴들을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막을 패터닝하여 컨트롤 게이트 전극들을 형성하는 단계;상기 컨트롤 게이트 전극들의 측벽들 상에 스페이서들을 형성하는 단계; 및상기 스페이서들을 식각 마스크로 사용하여 블로킹막을 패터닝하여 블로킹막 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서, 상기 스페이서들은 중온 산화물(middle temperature oxide)을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 블록킹막을 패터닝한 후 과도 식각하여 상기 플로팅 게이터용 도전막 상부에 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서, 상기 리세스는 10Å 내지 20Å의 두께로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 상부 게이트 구조물들을 형성하는 단계는,상기 컨트롤 게이트용 도전막 상에 마스크 패턴들을 형성하는 단계;상기 마스크 패턴들을 식각 마스크로 이용하여 상기 컨트롤 게이트용 도전막 및 상기 블로킹막을 패터닝하여, 컨트롤 게이트 전극들 및 블록킹 막 패턴들을 형성하는 단계; 및상기 컨트롤 게이트 전극들 및 블로킹막 패턴들의 측벽들 상에 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제16항에 있어서, 상기 스페이서들을 식각 마스크로 이용하여 상기 플로팅 게이트용 도전막 상부에 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 하부 게이트 구조물들을 형성하는 단계는, 상기 플로팅 게이트 게이트용 도전막에 등방성 식각 공정을 수행하여 터널 절연막 및 플로팅 게이트 전극들이 순차적으로 적층된 하부 게이트 구조물들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서, 상기 하부 게이트 구조물들은 화학 건식 식각(chemical dry etch) 공정에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서, 상기 에어 갭을 갖는 절연막은 실리콘 산화물(SiO2)을 포함하며, 플라즈마 증대 화학 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 게이트 구조물들과 인접한 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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