KR100874434B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 ''윙 스페이서(wing spacer)' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 윙 스페이서 형성공정시 플로팅 게이트의 손실을 최소화시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 일정 깊이 리세스시키는 단계와, 상기 기판 상부의 단차면을 따라 절연막을 형성하는 단계와, 상기 절연막이 상기 도전막 상부에 일부 잔류되도록 상기 절연막을 식각하여 상기 도전막의 양측벽에 윙 스페이서를 형성하는 단계와, 상기 윙 스페이서를 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 윙 스페이서
Description
본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그 제조방법, 더욱 상세하게는 복수의 메모리 셀이 직렬 연결되어 단위 스트링(string)을 구성하는 모든 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 장치인 낸드 플래시 메모리 장치(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.
낸드 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결되어 단위 스트링을 구성하기 때문에 이웃하는 주변 셀 간의 간섭에 매우 취약할 수밖에 없다. 이에 따라, 소자의 동작 신뢰성을 확보하여 수율을 향상시키기 위해서는 단위 스트링을 구성하는 셀의 상태, 즉 문턱 전압을 일정하게 유지하는 것이 매우 중요한 과제라 하겠다.
선택 셀과 이웃하는 주변 셀의 동작, 특히 데이터를 저장하는 기입(program) 동작으로 인해 선택 셀의 문턱 전압이 변하게 되는 현상을 간섭 효과(interference effect)라 한다. 즉, 간섭 효과란 데이터를 독출(read)하기 위해 선택된 제1 셀과 이웃하는 제2 셀에 대해 기입 동작을 수행하는 경우, 제2 셀의 플로팅 게이트(floating gate)로 주입되는 전자에 의해 제1 셀과 제2 셀 간의 정전용량(capacitance)이 변동하게 되고, 이러한 정전용량의 변동에 의해 제1 셀의 독출시 제1 셀의 문턱 전압보다 높은 전압이 독출되는 현상이 발생되는데 이러한 현상을 일컫는 것으로, 선택 셀의 플로팅 게이트에 주입된 전하량은 변화하지 않지만, 이웃한 인접 셀의 상태 변화에 의해 선택 셀의 문턱 전압이 왜곡되는 현상을 일컫는다.
이러한 간섭 효과는 SLC(Single Level Cell) 소자보다 요즘 비중이 더욱 확대되고 있는 MLC(Multi Level Cell) 소자에서 소자의 특성을 결정하는 중요한 인자로 작용하고 있다. 특히, 고집적화를 위해 60nm급에서 적용되는 소자 분리막-활성영역을 정의하는 막- 제조공정 중 하나인 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에서도 EFH(Effective Field oxide Height)-이웃하는 플로팅 게이트 사이의 활성영역의 표면으로부터 유전체막까지의 거리-를 확보하면서 기입 속도 및 간섭 효과를 개선시킬 수 있는 방안이 중요한 이슈이다. 그 특성상 EFH 확보와, 기입 속도 및 간섭 효과의 개선은 트레이드 오프(trade off) 관계에 있다. 즉, EFH가 높을수록 기입 동작 속도는 감소하는 반면, 간섭 효과는 개선된다. 그 이유는 EFH가 높은 경우, 그 만큼 유전체막과 플로팅 게이트 간의 접촉면적이 감소하고, 이로 인해 커플링 비(coupling ratio)가 감소하여 기입 동작 속도는 감소된다.
이에 따라, 낸드 플래시 메모리 소자의 제조공정에서 간섭 효과를 억제시키기 위하여 소위 '윙 스페이서(wing spacer)'라고 불리는 기술이 제안되었다. 도 1의 (a)는 윙 스페이서(102)가 형성된 메모리 셀의 단면을 도시한 TEM(Transmission Electron Microscope) 사진이고, (b)는 일반적인 메모리 셀의 단면을 도시한 TEM 사진이다. 도 2에서, '100'은 활성영역, '101'은 소자 분리막, '103'은 터널링 산화막, '104'는 플로팅 게이트, '105'는 유전체막, '106'은 콘트롤 게이트를 나타낸다.
도 2는 '윙 스페이서' 기술을 적용한 메모리 셀(적용)과 그렇지 않은 메모리 셀(비적용)의 기입 동작 후 문턱 전압 분포를 도시한 도면이고, 도 3은 간섭에 의한 문턱 전압 변동을 도시한 도면이다. 도 2 및 도 3에 도시된 바와 같이, '윙 스페이서'를 적용하는 경우 기입 동작 후 문턱 전압이 낮게 분포하는 것을 알 수 있으며, 또한 간섭에 의한 문턱 전압 변동도 적용하지 않는 경우보다 낮아진 것을 알 수 있다.
도 4a 내지 도 4e는 종래기술에 따른 '윙 스페이서' 기술을 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 순차적으로 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 셀 영역에 소자 분리막이 형성된 후 공정부터 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 소자 분리막(203)이 형성된 후 셀 영역의 EFH 조절을 위한 식각공정을 실시하여 소자 분리막(203)을 일정 깊이로 리세스(recess)시킨다.
한편, '200'은 반도체 기판, '201'은 터널링 절연막, '202'는 플로팅 게이트용 다결정실리콘막이다.
이어서, 도 4b에 도시된 바와 같이, 반도체 기판(200) 상부의 단차 면을 따라 윙 스페이서용 산화막(204)을 형성한다.
이어서, 도 4c에 도시된 바와 같이, 다결정실리콘막(202A)의 양측벽에 윙 스페이서(204A)를 형성한다. 이때, 윙 스페이서(204A)와 동일 물질로 이루어진 소자 분리막(203A) 또한 일부 식각되어 윙 스페이서(204A)에 정렬되어 일정 깊이로 홈이 형성된다.
이어서, 도 4d에 도시된 바와 같이, 윙 스페이서(204A, 도 4c참조)를 제거한다.
이어서, 도 4e에 도시된 바와 같이, 기판(200) 상부의 단차 면을 따라 유전체막(205)을 형성한다.
이어서, 유전체막(205) 상에 콘트롤 게이트용 다결정실리콘막(26)을 형성한다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 다음과 같은 문제점들이 발생된다.
먼저, 도 4c에서, 윙 스페이서(204A) 형성공정은 플라즈마 식각(plasma etch) 장비를 사용한 건식식각방식으로 실시하며, 이때 플로팅 게이트용 다결정실리콘막(202A) 상부에 윙 스페이서(204A)의 잔류물이 잔류되지 않도록 과도 식각공정을 진행하게 된다. 이 과정에서, 플로팅 게이트용 다결정실리콘막(202A)이 플라즈마에 의해 일부가 손실되어 플로팅 게이트의 두께가 감소되는 문제가 발생되고 있다. 이러한 플로팅 게이트의 두께 감소는 소자의 동작 신뢰성을 저하시키는 요인으로 작용하기 때문에 증착공정시 손실 두께를 감안하여 다결정실리콘막을 두껍게 증착하고 있으나, 이 경우 트렌치(trench)의 종횡비가 증대되어 소자 분리막의 매립 특성이 저하된다.
또한, 도 4d에서, 윙 스페이서(204, 도 4c참조) 제거공정시, 습식식각방식으로 진행하고 있는데, 이때, 식각 목표(etch target)를 윙 스페이서(204A)에 맞추다보면 소자 분리막(203A) 또한 식각되어 소자 분리막 내에 공극(Void)이 형성되며, 이로 인해 소자가 패일(fail)처리되어 수율이 저하될 뿐만 아니라, EFH가 변동하여 소자의 특성이 저하된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 윙 스페이서 형성공정시 플로팅 게이트의 손실을 최소화시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 윙 스페이서 제거공정시 소자 분리막의 손실을 최소화시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 일정 깊이 리세스시키는 단계와, 상기 기판 상부의 단차면을 따라 절연막을 형성하는 단계와, 상기 절연막이 상기 도전막 상부에 일부 잔류되도록 상기 절연막을 식각하여 상기 도전막의 양측벽에 윙 스페이서를 형성하는 단계와, 상기 윙 스페이서를 제거하는 단계 를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 플로팅 게이트의 상부와 측벽 간의 피복률이 20~70%이 되도록 윙 스페이서용 절연막을 증착한 후 윙 스페이서를 형성하기 위한 식각공정시 플로팅 게이트 상부에 윙 스페이서를 잔류시킴으로써 상기 윙 스페이서를 형성하기 위한 식각공정시 플로팅 게이트가 손실되는 것을 방지할 수 있다.
둘째, 본 발명에 의하면, '윙 스페이서' 기술을 적용하여 간섭 효과를 개선하는 비휘발성 메모리 소자의 제조방법에 있어서, 윙 스페이서를 카본이 함유된 막으로 형성함으로써 윙 스페이서 제거공정시 소자 분리막이 손실되는 것을 방지할 수 있다.
이에 따라, 소자의 동작 신뢰성을 개선시키는 한편 수율을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상 부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 5a 내지 도 5d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 공정 순서대로 순차적으로 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 메모리 셀이 형성되는 셀 영역에 대해서 중점적으로 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(300), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)과, p-웰(p-type well)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다. 이때, 반도체 기판은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP들 중 선택된 적어도 어느 하나의 재료로 구성될 수 있다.
이어서, 기판(300) 상에 터널링 절연막(301)을 형성한다. 이때, 터널링 절연막(301)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 데이터 유지(retention) 특성을 위해 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(300) 계면에 질화층 을 형성할 수도 있다. 또한, 금속 산화물, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 티타늄산화막(TiO2)과 같이 유전율이 3.9 이상인 고유전막들 중 선택된 어느 하나의 단일 막 또는 이들이 적층된 적층막으로 형성할 수도 있다. 이러한 터널링 절연막(301)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(301) 상에 플로팅 게이트로 기능하는 도전막(302)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(302)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화불소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 제1 도전막(302) 상에 하드 마스크(미도시)를 형성할 수도 있다. 이때, 상기 하드 마스크는 후속 공정을 통해 형성될 감광막 패턴(미도시)의 두께 부족을 보상하기 위한 것으로, 제1 도전막(302)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다.
한편, 상기 하드 마스크르 형성하기 전, 제1 도전막(302) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 상기 하드 마스크 증착공정 및 제거공정시 제1 도전막(302)의 손상을 방지하기 위해 형성한다.
이어서, 제1 도전막(302), 터널링 절연막(301) 및 기판(300)을 일부 식각하여 트렌치(미도시)를 형성한다. 이때, 상기 트렌치는 라인 형태(line type)로 형성할 수 있다.
이어서, 상기 트렌치가 일부 매립되도록 소자 분리막(303)을 형성한다. 이때, 소자 분리막(303)은 절연막, 예컨대 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성하거나, 고 종횡비 매립 특성을 위해 HDP막과 SOD(Spin On Dielectric)막이 적층된 적층막으로 형성할 수도 있다. SOD막을 사용하는 경우, SOD막 도포 후 SOD막의 경도(hardness)를 증대시키기 위해 열처리 공정을 실시하여 SOD막을 경화시킬 수도 있다. 예컨대, SOD막으로는 PSZ(polisilazane) 막을 사용할 수 있다.
한편, 소자 분리막(303) 형성공정은 평탄화 공정을 포함할 수 있으며, 예컨대 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정을 이용한다. 또한, 소자 분리막(303) 형성공정은 적어도 1회 이상의 세정공정을 포함할 수 있는데, 세정공정은 소자 분리막(303)을 구성하는 절연막 평탄화공정 또는 식각공정 후 실시한다.
이어서, EFH를 조절하기 위해 소자 분리막(303)을 일정 깊이 리세스시킨다. 이때, EFH 조절을 위한 식각공정은 셀 영역은 개방되고, 주변회로 영역-셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성될 영역-은 닫히는 식각 마스크(감광막 패턴)를 사용하며, 건식식각 또는 습식식각방식으로 실시할 수 있다. 이때, 리세스되는 깊이는 EFH와 커플링 비(coupling ratio)를 고려하여 적절히 선택될 수 있으며, 예컨대 제1 도전막(302) 높이의 1/2 정도까지 리세스시킨다.
이어서, 소자 분리막(303)을 포함하는 기판(300) 상부의 단차면을 따라 윙 스페이서용 절연막(304)을 형성한다. 이때, 윙 스페이서용 절연막(304)은 피복률(step coverage rate)이 20~70%가 되도록 형성하는 것이 바람직하다. 여기서, 피복률이라 함은 증착되는 물질의 부위별 두께가 일정한 정도를 나타내는 두께 균일성을 의미한다. 즉, 제1 도전막(302) 상부에 증착되는 두께(T1)와, 제1 도전막(302)의 측벽에 증착되는 두께(T2)와, 소자 분리막(303) 상부에 증착되는 두께(T3)와의 비를 나타낸다. 따라서, 상기 피복률이 20~70%라는 것은 T2(또는, T3)/T1가 0.2~0.7를 의미한다. 예컨대, T2(또는, T3)가 2~7Å이면, T1는 10Å이 된 다.
한편, 윙 스페이서용 절연막(304)으로는 상기 피복률을 만족하는 범위 내로 증착할 수 있는 물질은 모두 사용할 수 있다. 예컨대, 실리콘산화막(SiO2), 실리콘질화막(Si3N4)으로 형성할 수 있으며, 이 경우 PVD(Physical Vapor Deposition) 공정으로 형성할 수 있다.
하지만, 본 발명의 실시예에서는 상기한 피복률을 만족시키면서 후속 제거공정시 소자 분리막(303) 및 제1 도전막(302)의 손실을 최소화하기 위해 카본이 함유된 막, 예컨대 비정질카본막을 사용하는 것이 더욱 바람직하다. 예컨대, 상기 비정질카본막은 플라즈마 증착 장치를 이용하고, 소스 가스로 카본이 다량 함유된 가스, 예컨대 CxFy(x, y는 정수), 더욱 구체적으로 C3F6, C4F8 또는 C6F6 중 선택된 어느 하나의 가스를 사용하며, 부수적으로 플라즈마 증착 챔버(chamber) 분위기를 맞추기 위하여 아르곤(Ar), 헬륨(He) 가스 등을 첨가하여 고압 분위기로 플라즈마 증착한다.
이어서, 도 5b에 도시된 바와 같이, 윙 스페이서용 절연막(304, 도 5a참조)을 전면 식각공정, 예컨대 에치백(etch back) 공정으로 실시하여 제1 도전막(302)의 양측벽에 윙 스페이서(304A)를 형성한다. 이때, 식각공정은 플라즈마 식각 장치를 이용한 건식식각방식으로 실시하며, 윙 스페이서(304A)가 제1 도전막(302) 상부에도 일정 두께 잔류-윙 스페이서용 절연막(304, 도 5a참조)의 피복률에 따라 잔류되는 두께가 결정-되도록 실시한다.
한편, 윙 스페이서(304A) 형성공정 후 소자 분리막(303A)의 상부 중앙에는 홈이 형성된다.
이어서, 도 5c에 도시된 바와 같이, 윙 스페이서(304A, 도 5b참조)를 제거한다. 이때, 윙 스페이서(304A) 제거공정은 소자 분리막(303A)과 제1 도전막(302)의 손실을 최소화시키기 위해 O2 플라즈마를 이용한 애싱(ashing) 공정으로 실시하는 것이 바람직하다. O2 플라즈마를 이용한 애싱공정은 식각 마스크로 사용되는 감광막 패턴 제거공정시 사용되는 공정으로서, 일반적인 습식식각공정보다 산화막과 도전막의 손실을 최소화할 수 있는 공정으로 알려져 있다. 따라서, 본 발명의 실시예서는 O2 플라즈마를 이용한 애싱공정을 통해 윙 스페이서(304A)를 구성하는 비정질카본막을 제거함으로써 제1 도전막(302)과 소자 분리막(303A)의 손실을 최소화시킬 수 있다.
이어서, 도 5d에 도시된 바와 같이, 기판(300) 상부의 단차면을 따라 유전체막(305)을 형성한다. 이때, 유전체막(305)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 유전체막(305) 상에 콘트롤 게이트용 도전막(306)(이하, 제2 도전막 이라 함)을 형성한다. 이때, 제2 도전막(306)은 제1 도전막(302)과 동일한 물질로 형성할 수 있다.
이어서, 제2 도전막(306) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등을 사용한다.
이어서, 도시되진 않았지만 제2 도전막(306), 유전체막(305), 제1 도전막(302), 터널링 절연막(301)을 순차적으로 식각하여, 섬(island) 형태로 분리된 플로팅 게이트와, 활성영역과 수직으로 직교하는 방향으로 콘트롤 게이트를 형성한다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예들은 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 '윙 스페이서(wing spacer)' 기술을 적용한 소자와 그렇지 않은 소자를 도시한 TEM(Transmission Electron Microscope) 사진.
도 2는 '윙 스페이서' 기술을 적용한 소자와 그렇지 않은 소자의 문턱 전압 분포도.
도 3은 '윙 스페이서' 기술을 적용한 소자와 그렇지 않은 소자의 간섭에 기인한 문턱 전압 분포도.
도 4a 내지 도 4e는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200, 300 : 반도체 기판
201, 301 : 터널링 절연막
202, 302 : 플로팅 게이트용 도전막
204, 304 : 윙 스페이서용 절연막
204A, 304A : 윙 스페이서
205, 305 : 유전체막
206, 306 : 콘트롤 게이트
Claims (9)
- 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계;상기 소자 분리막을 일정 깊이 리세스시키는 단계;상기 기판 상부의 단차면을 따라 카본이 함유된 막으로 윙 스페이서용 절연막을 형성하는 단계;상기 윙 스페이서용 절연막을 식각하여 상기 플로팅 게이트용 도전막의 측벽에 윙 스페이서를 형성하되, 상기 윙 스페이서용 절연막이 상기 플로팅 게이트용 도전막 상부에 일부 잔류되고, 상기 소자 분리막 상부에 홈이 형성되도록 하는 단계; 및O2 플라즈마를 이용한 애싱공정으로 상기 윙 스페이서를 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 윙 스페이서용 절연막을 형성하는 단계는,상기 플로팅 게이트용 도전막의 측벽보다 상기 플로팅 게이트용 도전막의 상부에서 더 두껍게 형성하되, 피복률이 20~70%가 되도록 형성하는 비휘발성 메모리 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 카본이 함유된 막은 비정질카본막인 비휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 비정질카본막은 카본이 함유된 가스를 소스 가스로하여 아르곤(Ar) 또는 헬륨(He) 가스를 첨가가스로 사용하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 카본이 함유된 가스로는 CxFy(x, y는 정수) 가스를 사용하는 비휘발성 메모리 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 윙 스페이서를 제거하는 단계 후,상기 기판 상부 표면을 따라 유전체막을 형성하는 단계; 및상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 홈은 상기 윙 스페이서에 정렬되는 비휘발성 메모리 소자의 제조방법.
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| E902 | Notification of reason for refusal | ||
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