KR20090002634A - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트의 손상에 기인한 표면적 변화를 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 터널링 절연막을 형성하는 단계와, 상기 터널링 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 질화막과 산화막이 순차적으로 적층된 하드 마스크를 형성하는 단계와, 상기 하드 마스크, 상기 제1 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 제1 도전막이 노출될 때까지 상기 산화막과 상기 소자 분리막을 연마하는 단계와, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막, 하드 마스크, SA-STI, ASA-STI, EFH
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히, 비휘발성 메모리 소자의 제조방법, 더욱 상세하게는 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 통해 플로팅 게이트를 형성하는 낸드(NAND type) 플래시 메모리 소자의 제조방법에 관한 것이다.
최근에는 전기적으로 기입(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다.
고집적화의 일환으로 복수 개의 메모리 셀들이 직렬로 접속-인접한 셀 끼리 접합영역(드레인 영역, 소스 영역)을 서로 공유하는 구조-되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자가 개발되었다. 낸드 플래시 메모 리 소자는 노어(NOR type) 플래시 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 소자이다. 또한, 낸드 플래시 메모리 소자의 기입(program) 및 소거(erase) 동작은 F-N 터널링(Fouler-Nordheim tunneling) 방식을 이용하여 플로팅 게이트에 전자를 주입하거나 방출시켜 메모리 셀의 문턱 전압을 제어하는 방식으로 이루어진다.
이러한, 낸드 플래시 메모리 소자는 활성영역(active region)과 플로팅 게이트 간의 중첩 자유도(overlay margin)의 감소에 따라 소위 SA-STI 공정으로 불리어지고 있는 소자 분리 공정을 적용하여 소자 분리막과 플로팅 게이트를 형성하고 있다.
도 1a 내지 도 1e는 종래기술에 따른 SA-STI 공정을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(100) 상에 순차적으로 터널링 산화막(101), 언-도프트(un-doped) 다결정실리콘막(102) 및 하드 마스크용 질화막(103)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 질화막(103A), 언-도프트 다결정실리콘막(102A), 터널링 산화막(101A) 및 기판(100A)을 일부 식각하여 트렌치(trench)( 104)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(104, 도 1b참조)가 매립되도록 소자 분리막(105)을 형성한다.
이어서, 화학적 기계적 연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정(106)을 실시하여 소자 분리막(105)을 연마한다.
이어서, 도 1d에 도시된 바와 같이, 인산(H3PO4) 용액을 이용한 식각공정(107)을 실시하여 질화막(103B)을 제거한다. 이때, 소자 분리막(105A) 또한 일정 깊이로 후퇴된다.
이어서, 도 1e에 도시된 바와 같이, 도프트(doped) 다결정실리콘막(108)을 증착한 후 식각하여 소자 분리막(105B) 상부에서 이웃하는 것끼리 서로 분리시킨다.
그러나, 이러한 종래기술에 따른 SA-STI 공정은 다음과 같은 문제점이 발생한다.
먼저, 도 1a 및 도 1b에 도시된 바와 같이, 종래기술에서는 트렌치(104) 형성공정시 식각 마스크로 사용되는 감광막 패턴의 두께 부족을 보상하기 위해 언-도프트 다결정실리콘막(102A) 상에 하드 마스크용 질화막(103A)을 비교적 두껍게 형성한다. 이러한 하드 마스크용 질화막(103A)은 도 1c에서 실시되는 CMP 공정(106)시 일부가 연마되어 제거되나, 일부는 언-도프트 다결정실리콘막(102A) 상에 잔류된다. 이처럼 언-도프트 다결정실리콘막(102A) 상에 잔류된 질화막(103A)을 제거하기 위해 도 1d에서와 같이 인산 용액을 이용한 식각공정(107)을 추가로 실시하고 있다.
이와 같이, 잔류된 질화막(103A) 제거공정시 사용되는 인산 용액에 의해 언-도프트 다결정실리콘막(102A) 내에 공극(void)이 발생되거나, 언-도프트 다결정실 리콘막(102A)의 표면이 손상되어 표면적이 변화되는 문제가 발생된다. 또한, 소자 분리막(105B) 또한 일부가 식각되는 동시에 식각되는 양이 웨이퍼 영역에 균일하지 않고 불균일하게 된다. 이에 따라, 후속 소자 분리막의 유효 높이(Effective Field oxide Height, 이하 EFH라 함) 조절을 위한 식각공정시 웨이퍼 전 영역에서 EFH가 균일하게 제어되지 않고, 웨이퍼 영역에 따라 불균일하게 제어되는 문제가 발생된다.
도 2는 SA-STI 공정을 통해 각각 형성된 소자의 단면도를 촬영한 TEM(Transmission Electron Microscope) 사진들로서, (A) 및 (B)는 단면 사진이고, (C)는 평면 사진이다. 도 3의 (A) 및 (B)와 같이, 언-도프트 다결정실리콘막이 손상되어 표면적이 변화('A' 참조)된 것을 알 수 있으며, (C)와 같이, 공극(B)이 발생된 것을 알 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 플로팅 게이트의 손상에 기인한 표면적 변화를 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널링 절연막을 형성하는 단계와, 상기 터널링 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 질화막과 산화막이 순차적으로 적층된 하드 마스크를 형성하는 단계와, 상기 하드 마스크, 상기 제1 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 제1 도전막이 노출될 때까지 상기 산화막과 상기 소자 분리막을 연마하는 단계와, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 트렌치 형성공정시 하드 마스크로 사용되는 질화막을 얇게 형성-후속 소자 분리막 CMP 공정을 통해 쉽게 제거될 수 있는 두께로 형성-함으로써 종래기술에서와 같이 하드 마스크 질화막을 제거하기 위해 실시되는 인산 용액을 이용한 식각공정을 생략할 수 있어 인산 용액에 의한 플로팅 게이트의 손상을 방지할 수 있다.
둘째, 본 발명에 의하면, 인산 용액을 이용한 식각공정을 생략함으로써 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미 한다.
실시예
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도로서, SA-STI 공정을 예로 들어 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)을 형성한 후 그 내부에 p-웰(p-type well)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 실질적으로 F-N 터널링이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(200) 계면에 질화층을 더 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion0을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(201) 상에 플로팅 게이트의 하부층으로 기능하는 도전막(202)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(202)은 도전성 을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성한다. 예컨대, 다결정실리콘막은 불순물이 도핑되지 않은 언-도프트 다결정실리콘막 또는 불순물이 도핑된 도프트 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3)또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 제1 도전막(202) 상에 완충막(미도시)을 형성할 수 있다. 이때, 완충막은 후속 하드 마스크(205) 형성공정시 가해지는 스트레스(stress)로부터 제1 도전막(202)을 보호하는 기능을 수행한다. 예컨대, 제1 도전막(202)이 다결정실리콘막으로 형성된 경우 다결정실리콘막 표면 손상을 최소화하기 위해 산화공정을 통해 실리콘산화막으로 형성한다. 물론, 전이 금속 또는 희토류 금속을 사용하는 경우에도 산화물층을 형성한다.
한편, 완충막은 산화막 계열의 물질로 한정되는 것은 아니며, 제1 도전 막(202)의 손상을 최소화하면서 형성공정이 단순하고, 그 본연의 목적인 후속 하드 마스크(205), 특히 질화막 증착공정시 가해지는 스트레스로부터 제1 도전막(202)을 보호할 수 있으며, 또한 후속 공정을 통해 제거가 비교적 용이한 물질 중에서 적절히 선택될 수 있다.
이어서, 하드 마스크(205)를 형성한다. 이때, 하드 마스크(205)는 서로 다른 식각 선택비를 갖는 이종의 물질이 적층된 구조로 이루어진다. 예컨대, 질화막(203)과 산화막(204)의 적층 구조로 이루어진다. 또한, 하드 마스크(205)의 총 두께는 종래기술에서 사용된 하드 마스크용 질화막과 동일한 두께 또는 그 이상으로 형성할 수 있다.
이때, 질화막(203)은 후속 CMP 공정(207, 도 3d참조)시 연마 정지막으로 기능하되, 과도 연마 공정을 통해 모두 제거될 수 있는 두께로 형성한다. 예컨대, 100Å 이하의 두께로 형성한다. 바람직하게는 50~100Å 두께로 형성한다. 또한, 질화막(203)은 LPCVD 공정을 이용하여 실리콘질화막(Si3N4)으로 형성할 수 있다. 한편, 산화막(204)은 도 3b에서 실시될 식각공정, 즉 트렌치(205) 형성공정시 식각 3장벽층으로 기능할 수 있도록 질화막(203)보다 두껍게 형성한다. 이러한 산화막(204)은 실리콘산화막으로 형성할 수 있다.
이어서, 도 3b에 도시된 바와 같이, 산화막(204A), 질화막(203A), 제1 도전막(202a), 터널링 절연막(201A) 및 기판(200A)을 일부 식각하여 트렌치(205)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 트렌치(205, 도 3b참조)가 매립되도록 소자 분리막(206)을 증착한다. 이때, 소자 분리막(206)은 높은 종횡비에서도 매립 특성이 우수한 HDP(High Density Plasma)막을 이용하여 단층 구조로 형성하거나, HDP막과 SOG(Spin On Glass)막이 교번적으로(상하로) 적층된 적층 구조로 형성할 수 있다. 여기서, SOG막으로는 예컨대 PSZ(polisilazane)막을 사용할 수 있으며, 이 외에도, 스핀 코팅(spin coating) 방식을 통해 도포가 가능한 물질은 모두 사용할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 질화막(203B, 도 3c참조)을 연마 정지막으로 이용한 CMP 공정(207)을 실시하여 산화막(204A, 도 3c참조)과 소자 분리막(206A)을 연마한다. 이때, CMP 공정(207)은 산화막과 질화막 간의 연마 선택비가 50:1(산화막:질화막) 이상(50:1~n:1, n은 51 이상의 정수)인 HSS(High Selective Slurry), 예컨대 세리아(ceria, CeO2) 슬러리를 사용하여 산화막(204A)과 소자 분리막(206A)을 동시에 연마하되, 제1 도전막(202B) 상에 질화막(203B, 도 3c참조)이 잔류되지 않도록 과도 연마한다.
예컨대, CMP 공정(207)시 조건은 하기 표 1과 같다.
| 연마조건 | |
| pH | 6~8 |
| 입자 크기 | 1차 입자(primary) : 50~200nm 2차 입자(secondary) : 200~400nm |
| 연마 입자 | CeO2 |
| 고체 성분(solid content) | 1.0~3.0wt% |
| 비중(specific gravity0 | 1.1~1.3 |
| 점도(viscosity) | 1~3cps |
| 점가제(additive) | COx, NHx (여기서, x는 정수) |
| 선택비(산화막:질화막) | 50:1~n:1(여기서, n은 정수) |
이어서, 소자 분리막(206A)에 대해 EFH 조절을 위한 식각공정을 실시할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 제1 도전막(202B) 상에 제2 도전막(208)을 증착한 후 식각하여 소자 분리막(206B) 상부에서 이웃하는 것끼리 서로 분리시킨다. 이로써, 제1 도전막(202B)과 제2 도전막(208)으로 이루어진 플로팅 게이트가 형성된다.
예컨대, 제2 도전막(208)은 제1 도전막(202B)으로 사용되는 물질 중 선택된 어느 하나의 물질로 형성할 수 있다. 바람직하게, 제1 도전막(202B)이 언-도프트 다결정실리콘막으로 형성된 경우 불순물 이온이 도핑된 도프트 다결정실리콘막으로 형성한다. 이 경우, 후속 열처리 공정을 실시하여 도프트 다결정실리콘막에 도핑된 불순물 이온을 언-도프트 다결정실리콘막으로 확산시켜 플로팅 게이트 내에서 균일한 불순물 도핑 농도를 갖도록 할 수 있다. 이때, 열처리 공정은 RTP(Rapid Thermal Process) 공정 또는 퍼니스 어닐(furnace anneal) 공정으로 실시할 수 있다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명은 SA-STI 공정을 적용하는 소자를 예로 들어 설명되었으나, 이는 설명의 편의를 위한 것으로서, ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 일반적인 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 SA-STI 공정을 통해 제조된 셀을 도시한 TEM(Transmission Electron Microscope) 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200, 200A : 기판
201, 201a : 터널링 절연막
202, 202a, 202b : 제1 도전막
203, 203a : 질화막
204, 204A : 산화막
205 : 트렌치
206, 206A, 206B : 소자 분리막
208 : 제2 도전막
Claims (9)
- 기판 상에 터널링 절연막을 형성하는 단계;상기 터널링 절연막 상에 제1 도전막을 형성하는 단계;상기 제1 도전막 상에 질화막과 산화막이 순차적으로 적층된 하드 마스크를 형성하는 단계;상기 하드 마스크, 상기 제1 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계;상기 제1 도전막이 노출될 때까지 상기 산화막과 상기 소자 분리막을 연마하는 단계; 및상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 질화막은 상기 산화막보다 얇은 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서,상기 질화막은 20~100Å 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 연마하는 단계는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 CMP 공정은 상기 질화막을 연마 정지막으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 CMP 공정은 상기 산화막과 상기 질화막 간의 연마 선택비가 50:1~100:1(산화막:질화막)이 되도록 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 소자 분리막은 HDP(High Density Plasma)막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 연마하는 단계 후,상기 소자 분리막을 일정 깊이로 후퇴시켜 EFH(Effective Field oxide Height)를 조절하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 도전막은 언-도프트 다결정실리콘막으로 형성하고, 상기 제2 도전막은 도프트 다결정실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
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| KR1020070066146A KR20090002634A (ko) | 2007-07-02 | 2007-07-02 | 비휘발성 메모리 소자의 제조방법 |
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|---|---|---|---|---|
| US10066644B2 (en) | 2016-03-10 | 2018-09-04 | Caterpilllar Forest Products Inc. | Forestry grapple with high pressure protection system |
-
2007
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