KR20060048494A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
트렌치에 절연막을 충전하여 분리 절연막(5)을 형성하는 공정과, 분리 절연막을 보호층이 노출될 때까지 평탄화하는 공정과, 보호막을 제거하여 제 1 실리콘층(3)과 분리 절연막(5)의 위에 제 2 실리콘층(4)을 형성하는 공정을 갖고, 제 1 실리콘층 형성 공정에서는 제 1 실리콘층으로서 도핑되지 않은(undoped) 실리콘층을 형성하고, 제 2 실리콘층 형성 공정에서는 제 2 실리콘층으로서 도핑된 실리콘층을 형성하거나, 또는 도핑되지 않은 실리콘층을 형성하고 그 후에 불순물을 주입하거나 해서, 그 제 2 실리콘층 중의 불순물을 그 후의 열 이력(履歷)에 의해 제 1 실리콘층으로 열 확산시킨다.
Description
도 1은 본 발명의 실시예 1에 있어서의 비휘발성 메모리 장치의 부분을 도시하는 도면,
도 2는 도 1의 부분적인 확대도,
도 3은 제 1 및 제 2 폴리실리콘층에 있어서의 불순물 P의 농도 분포를 도시하는 도면(본 발명 예와 종래 예의 비교),
도 4는 도 1의 비휘발성 메모리 장치의 제조에서 제 1 실리콘층 위에 보호막인 실리콘 질화막을 형성한 상태를 도시하는 도면,
도 5는 트렌치를 마련하여, 절연막으로 트렌치를 충전한 상태를 도시하는 도면,
도 6은 보호막을 제거한 상태를 도시하는 도면,
도 7은 제 2 폴리실리콘층을 형성한 상태를 도시하는 도면,
도 8은 소거 동작 후의 Vth 소(素)분포를 도시하는 도면(본 발명 예와 종래 예의 비교).
도면의 주요 부분에 대한 부호의 설명
1 : Si 기판
2 : 터널 절연막
3 : 제 1 폴리실리콘층
3a : 제조 시의 제 1 실리콘층
4 : 제 2 폴리실리콘층
5 : 분리 절연막
11 : 실리콘 질화막(보호막)
12 : 트렌치
G1 : 제 1 폴리실리콘층의 결정 입자
G2 : 제 2 폴리실리콘층의 결정 입자
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 전극과 활성 영역을 동시에 형성하기 위한 셀프 얼라인드 샬로우 트렌치 소자 분리(SA-STI: Self-Aligned Shallow Trench Isolation)법을 이용한 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
플래쉬 메모리에서는, 플로팅 게이트 전극의 폴리실리콘과 소자 분리(STI)가 하나의 마스크로 자기 정합적으로 형성 가능한 SA-STI법이라는 소자 분리 방법이 종래부터 이용되어 왔다. SA-STI법에는 하기의 이점이 있다.
첫째, 소자 분리 형성 전에 터널 절연막(게이트 절연막)을 형성하기 때문에, 통상의 STI에서는 피할 수 없는 터널 절연막의 활성 영역단에서의 폴링(falling)에 의한 시닝화(thinning)를 회피할 수 있다. 이 때문에, SA-STI법을 이용함으로써 터널 절연막의 신뢰성을 향상시킬 수 있다.
둘째, 트렌치와 플로팅 게이트를 하나의 마스크로 형성하기 때문에, 얼라인먼트 오차가 축적되지 않는다. 따라서, 미세화를 수반하는 고집적화에 유리하다.
또한 최근은, 용량 커플링을 확보하기 위해서, 플로팅 게이트용의 제 1 폴리실리콘 상에 제 2 폴리실리콘을 적층해 가는 것에 의해, 제 2 폴리실리콘을 STI 상에 길게 나오게 하는 방법이 이용되고 있다(IEDM 1997, p.271-274).
다음에, 종래의 플래쉬 메모리의 제조 방법을 설명한다. 먼저, 최초에 반도체 기판 상에 터널 절연막을 형성하고, 그 터널 절연막 상에 제 1 실리콘층과, 잠정적인 보호막인 실리콘 질화막을 순차적으로 형성한다. 다음에, 하나의 마스크를 사용하여 상기 실리콘 질화막 및 상기 제 1 실리콘층과, 상기 터널 절연막 및 상기 기판을 에칭하여 트렌치를 형성한다. 또한, 상기 트렌치를 절연막으로 충전하여 분리 절연막을 형성하고, 그 분리 절연막을 상기 실리콘 질화막의 표면이 노출될 때까지 평탄화하며, 이어서 상기 실리콘 질화막을 제거한다.
이 후, 상기 제 1 실리콘층 및 상기 분리 절연막 상에 플로팅 게이트용 제 2 실리콘층을 형성한다. 이어서, 상기 분리 절연막 상의 제 2 실리콘층을 부분적으 로 제거하고 제 2 실리콘층 패턴을 형성함으로써 SA-STI에 의한 소자 분리를 완성시킨다.
상기 SA-STI법의 개량 기술로서 최근 다음의 것이 개시되어 있다. 제 1 개량 기술에서는, 실리콘 질화막 제거 후에 산화막 에칭에 의해서 분리 산화막을 후퇴시킨다. 이에 의해 게이트 에칭 시의 제 1 실리콘층의 잔사(殘渣)를 억제하여, 게이트간 쇼트를 방지할 수 있다. 또한, 제 2 개량 기술에서는, 제 1 폴리실리콘을 핵으로 하여 제 2 실리콘층을 선택 성장시킨다. 이 선택 성장에 의해, 제 2 실리콘층의 패터닝 공정 없이 인접 게이트 사이를 미세 분리할 수 있다(일본 특허 공개 제 2001-118944 호 공보). 또한, 제 3 개량 기술로서, 트렌치 에칭 후에 제 1 실리콘층 측벽과 실리콘 기판 측벽을 에칭에 의해 후퇴시킨다. 이에 의해, 게이트 에칭 시의 제 1 실리콘층의 잔사를 억제하여, 게이트간 쇼트를 방지할 수 있다.
전술한 바와 같은 종래의 SA-STI법에서는, 실리콘 전극의 형상에 개량을 가함으로써 게이트간 쇼트의 방지나 패터닝 공정의 삭감을 실행한다. 그러나, 제 1 실리콘층 자체의 성막 방법, 온도 조건 등은 적당히 선택하기 때문에, 그 조건에서 성막된 제 1 실리콘층과 접촉하는 터널 절연막의 특성이 열화하여, 디바이스 특성이나 신뢰성의 면에서 문제가 발생하는 경우가 있었다.
예를 들면, 제 1 실리콘층으로서, 성막 온도 600℃ 이상에서 20㎚ 이하의 얇은 막 두께로 폴리실리콘막을 성막하면, 터널 산화막의 결함 때문에 거의 모두 내 압 불량으로 되는 경향이 있다. 또한, 제 1 실리콘층을 70㎚를 초과하는 두꺼운 막 두께로 성막하면, 성막 조건에 상관없이 폴리실리콘막의 최대 결정 입자 직경(crystal grain size)이 70㎚ 정도보다 커진다. 이 결정 입자 직경의 조대화(粗大化)는 게이트 치수의 편차 등으로 조장되어, 소거 동작 후의 각 비트의 Vth(트랜지스터의 임계치 전압값) 소(素)분포의 편차의 원인으로 된다.
이 때문에, 칩 전체로서의 소거 후의 Vth 소분포 폭이 넓어져, 과(過)소거 비트의 회복에 시간이 필요하고, 소거 동작을 단시간에 종료할 수 없었다. 또한, 상기 회복에 소요되는 시간 정도가 지나친 경우에는 양품률 저하를 야기하는 경우가 있었다. 또한, 디바이스 동작상, 제 1 실리콘층을 저저항화하거나, 다이오드를 형성하는 등을 위해, P 등을 도핑할 필요가 발생하는 경우가 발생하는 경우가 있지만, 제 1 실리콘층을 P 도핑된 비정질 실리콘(P doped amorphous silicon)으로 형성한 경우, 막 두께에 상관없이 결정 입자 직경이 커져, 상기와 같은 문제가 발생하고 있었다. 그러나, 장치 동작성을 양호하게 한다고 하는 요구에 응하기 위해서는, 적절한 농도의 P를 도핑해야만 한다.
전술한 바와 같이, SA-STI법에 의한 구조에서는, 터널 산화막에 직접 접촉하고 있는 플로팅 게이트의 폴리실리콘층의 막 질(質)을 제어하는 것이 디바이스 성능의 향상에 매우 중요하다.
본 발명은 터널 절연막의 특성을 확보한 뒤에 소거 동작 후의 Vth 소분포 폭의 확대를 방지하는 것, 또한 소정의 경우 그것에 부가하여 디바이스 동작 성능을 향상시키는 것이 가능한 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 게이트 절연막 상에 제 1 실리콘층을 형성하는 공정과, 제 1 실리콘층 상에 보호막을 형성하는 공정과, 하나의 마스크를 이용하여, 보호막, 제 1 실리콘층, 게이트 절연막 및 반도체 기판을 에칭하여 트렌치를 마련하는 공정을 갖는다. 또한, 트렌치에 절연막을 충전하여 분리 절연막을 형성하는 공정과, 분리 절연막을 보호막이 노출될 때까지 평탄화하는 공정과, 보호막을 제거하여 제 1 실리콘층과 분리 절연막의 위에 제 2 실리콘층을 형성하는 공정과, 제 2 실리콘막을 패터닝하는 제 2 실리콘막 패터닝 공정을 갖는다. 그리고, 제 1 실리콘층 형성 공정에서는, 제 1 실리콘층으로서 도핑되지 않은(undoped) 실리콘층을 형성한다. 또한, 제 2 실리콘층 형성 공정에서는, 제 2 실리콘층으로서 도핑된 실리콘층을 형성하거나, 또는 도핑되지 않은 실리콘층을 형성하고 그 후에 불순물을 도입하거나 하여, 그 제 2 실리콘층 중의 불순물을 그 후의 열 이력에 의해 제 1 실리콘층으로 열 확산시킨다.
상기한 방법에 의해, 폴리실리콘으로 이루어지는 제 1 실리콘층의 결정 입자를 실용상 문제로 될 정도로 조대화시키지 않고서 제 2 실리콘 중에 있던 불순물을 제 1 실리콘층에 열 확산시킬 수 있다. 그 결과, 소거 동작 후의 Vth 소분포 폭을 확대를 방지하고, 또한 제 1 실리콘층에서의 불순물 농도를 적절하게 하여, 장치 동작 성능을 향상시킬 수 있다.
또, 상기한 불순물 농도 분포를 실현하기 위해서는, 900℃×15분간 상당의 열 이력 후의 처리 공정에서 부가될 필요가 있지만, 비휘발성 메모리 장치의 제조에서 이 정도의 열 이력은 보통으로 가해진다. 또한, 제 2 실리콘층은 제 1 실리콘층 위에 있으면 제 1 실리콘층에 접하고 있더라도 무방하고, 다른 층을 사이에 개재시키더라도 무방하다.
본 발명의 비휘발성 메모리 장치는, 반도체 기판과, 반도체 기판에 마련된 트렌치를 충전하고, 반도체 기판보다 위쪽으로 돌출되는 부분을 갖는 분리 절연막과, 그 분리 절연막의 사이에서, 반도체 기판에 접하여 그 위에 형성된 게이트 절연막을 갖는다. 또한, 이 비휘발성 메모리 장치는 게이트 절연막에 접하여 그 위에 형성된 제 1 폴리실리콘층과, 그 제 1 폴리실리콘층 위에 형성된 제 2 폴리실리콘층을 구비하고, 제 1 폴리실리콘층의 결정 입자 직경이 제 2 폴리실리콘층의 결정 입자 직경보다 작다. 이 때, 제 1 폴리실리콘층의 결정 입자 직경은, 예를 들면 70㎚ 이하로 할 수 있다.
이 구성에 의해, 제 1 폴리실리콘층의 결정 입자의 조대화를 방지하여, 소거 동작 후의 Vth 소분포 폭의 확대를 방지할 수 있다. 그 결과, 과소거 비트의 복원에 막대한 시간을 소요한다고 하는 문제를 해소할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부의 도면과 관련되어 이해되는 본 발명에 관한 다음 상세한 설명으로부터 분명해질 것이다.
다음에 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의, SA-STI법을 이용하여 형성한 비휘발성 메모리 장치를 나타내는 단면도이다. 도 1에 있어서, 반도체 기판(1)에는 복수의 소자 분리 절연막(STI)(5)이 마련되어 있다. 그 STI(5)의 사이에 위치하는 활성 영역에는 게이트 절연막(2)을 형성하는 터널 절연막이 배치되어 있다. 또한, 그 터널 절연막(2) 위에는 제 1 실리콘층(3)과 제 2 실리콘층(4)이 적층 형상으로 형성되어, 플로팅 게이트로서 기능한다. 또한, 그 위에는 층간 유전막(12)을 사이에 두고 제어 게이트(13)가 형성되어 있다. 여기서, 제 1 실리콘층(3)은 반도체 기판(1) 상에 돌출된 2개의 분리 절연막(5)의 사이에 위치한다. 그 막 두께는 분리 절연막(5)의 돌출 높이보다 낮게 하는 것이 바람직하다.
도 2는 도 1의 부분 확대도이다. 본 발명의 실시예에 따르면, 도 2에 도시하는 바와 같이 터널 절연막(2)에 접하는 제 1 폴리실리콘층(3)의 결정 입자 G1의 입자 직경은 30㎚ 정도이다. 상층(上層)의 제 2 폴리실리콘층의 결정 입자 G2의 입자 직경이 100㎚ 정도 이상인데 비하여, 제 1 폴리실리콘층의 결정 입자 직경은 훨씬 작게 되어 있다. 통상, 폴리실리콘의 결정 입자 직경은 분포 폭을 가지고 있다. 본 발명의 실시예에 따르면, 제 1 폴리실리콘층의 결정 입자 G1의 입자 직경의 최대값은 70㎚ 이하, 상층의 제 2 폴리실리콘층의 결정 입자 G2의 최대 입자 직경은 100㎚ 이상이다.
또한, 도 3에 도시하는 바와 같이, 불순물의 P의 농도는 제 2 폴리실리콘층(4)보다 제 1 폴리실리콘층(3)에서 2배정도 높다. 또한, P 농도는 제 1 폴리실리 콘층(3)에서 극대값을 취하도록 분포되어 있다.
다음에, 상기 비휘발성 메모리 장치의 제조 방법에 대하여 설명한다. 도 4에 도시하는 바와 같이, 먼저 반도체 기판(1) 상에 터널 절연막(2)을 형성한다. 그 후, 터널 절연막(2) 상에 제 1 실리콘층(3a)을 형성한다. 이 제 1 실리콘층(3a)으로서, 도포되지 않은 비정질 실리콘(amorphous silicon)막을 형성한다. 도핑되지 않은 막이란, 불순물 농도가 5.0E18(5×1018)atoms/㎤ 이하로 설정된 막이다. 통상, 비정질 실리콘은 성막 이후의 특정하지 않은 후속 공정에서, 열 처리에 의해서 다결정화하고, 그 결정 입자 직경은 막 두께와 함께 증대한다. 따라서, 결정 입자 직경을 가능한 한 작게 유지하기 위해서는 극력 박막화해야 하지만, 두께 10㎚ 정도로 얇게 한 경우, 바로 아래의 터널 절연막(2)의 신뢰성을 열화시켜 버리는 것을 알 수 있고 있다. 이 때문에, 비정질 실리콘막(3a)의 막 두께는 15∼50㎚으로 하고, 성막 온도는 520℃∼530℃ 정도라고 하면, 폴리실리콘막의 결정 입자 직경의 최대값을 70㎚ 이하로 하는 것이 가능해진다. 특히, 폴리실리콘막의 결정 입자 직경을 30㎚ 정도 이하로 작게 하기 위해서는, 무정형 실리콘막의 막 두께를 20∼40㎚ 정도로 하는 것이 바람직하다.
다음에, 상기 제 1 실리콘층(3a) 상에 잠정적인 보호막인 실리콘 질화막(11)을 형성하고, 하나의 마스크를 사용하여 상기 실리콘 질화막(11), 제 1 실리콘층(3a) 및 터널 절연막(2)을 에칭하여 터널 절연막 패턴, 제 1 실리콘층 패턴 및 실리콘 질화막 패턴을 형성한다. 다음에, 실리콘 질화막 패턴을 마스크로 하여, 제 1 실리콘층 패턴 사이에 위치하는 실리콘 기판(1)의 상부를 에칭해서 트렌치(12)를 형성하고, 트렌치(12)의 내면을 산화시켜, 트렌치의 내면 상에 트렌치 내벽 산화막(도시하지 않음)을 형성한다.
다음에, 도 5에 도시하는 바와 같이, CVD 산화막(5)에 의해서 트렌치(12)를 충전하면서 실리콘 질화막 패턴(11)을 덮은 후, 실리콘 질화막 패턴(11)이 노출될 때까지 CVD 산화막(5)을 에치백 또는 CMP(화학 기계적 연마)로 평탄화한다. 다음에, 도 6에 도시하는 바와 같이, 불산에 의해 CVD 산화막(5)을 에칭하여 소자 분리의 단차를 조정한 후, 열 인산(燐酸)에 의해서 실리콘 질화막(11)을 제거한다. 이에 따라 CVD 산화막으로 형성된 소자 분리 절연막(5)은, 상기 불산에 의한 에칭량이 적을 때는 반도체 기판(1)으로부터 뚫고 나오도록, 또한 많을 때는 반도체 기판(1)으로부터 움푹 패이도록 형성된다. 그러나, 본 실시예 1에서 얇은 제 1 실리콘막 두께를 채용한 경우에는, 상기 불산 에칭에 의해서 터널 산화막에 가로 방향으로부터 에칭이 들어가면 터널 산화막의 신뢰성을 열화시키는 원인으로 되기 때문에, 소자 분리 절연막(5)은 최종 형상에서 면 혹은 제 1 실리콘층으로부터도 돌출하도록 에칭량을 조정하는 것이 바람직하다.
다음에, 도 7에 도시하는 바와 같이, 제 1 실리콘층 패턴(3a) 및 소자 분리 절연막(5) 상에 플로팅 게이트용 제 2 실리콘층(4)을 형성한다. 여기서, 제 2 실리콘층(4)에 도전성을 갖게 하기 위한 불순물로서 P를 도입하는 방법으로서, (ⅰ) 성막 시에 in-situ로 포스핀(phosphine)에 의해 도핑된 비정질 실리콘으로 해도 되고, 또는 (ⅱ) 도핑되지 않은 비정질 또는 폴리실리콘을 형성한 후, 이온 주입에 의해 P를 도핑하더라도 된다. 여기서 P 농도는, (ⅰ) 도핑된 비정질 실리콘의 경우, 1.0E20∼50E20(1×1020∼5×1020)atoms/㎤ 정도, (ⅱ) 이온 주입의 경우는 도핑되지 않은 폴리실리콘의 막 두께 100㎚ 정도일 때, 인가 전압 10∼20keV, 불순물 플럭스(flux) 밀도 1∼3.0E15(1×1015∼3×1015)atoms/㎠ 정도를 이용하는 것이 바람직하다. 이 결과, 제 2 실리콘층 단독의 P 농도는 디바이스 동작에 최적인 0.5∼5E20(0.5×1020∼5×1020)atoms/㎤ 정도로 하는 것이 가능해진다. 또, 본 실시예에서는 n형 불순물로서 P를 이용했지만, 게이트 전극을 p형으로 형성하는 경우는, p형 불순물로서 B(붕소) 등을 이용하여도 된다. 이 경우, BC13 등의 화합물을 재료 가스로 이용하여 도핑된 폴리실리콘을 형성하더라도 되고, B, BF2 등을 주입하더라도 되며, 제 2 실리콘층의 B 농도는, 마찬가지로 0.5E20∼5E20(0.5×1020∼5×1020) atoms/㎤ 정도가 바람직하다.
상기한 조건에서 제 2 실리콘층(4)에 P를 도핑한 경우, 이 이후의 후속 공정의 열 처리에서, 900℃×15분의 어닐 상당 이상의 열을 가함으로써, 열 확산에 의해서 제 1 실리콘층의 결정 입자 직경을 작게 유지한 채, 제 2 실리콘층의 P를 제 1 실리콘층에 도입할 수 있다. 또, 예를 들면 800℃의 경우는 1 시간 이상, 1000℃ 이상의 경우는 1분 이상에 상당하는 열 처리에 있어서도 동등한 효과를 얻을 수 있다. 이 결과, 도 3에 나타내는 바와 같이, 도핑되지 않은 비정질 실리콘의 흡출(吸出) 효과에 의해서, 제 2 실리콘층보다 제 1 실리콘층에서 최초와는 반대로 P 농도를 수배 정도 높게 하는 것이 가능하다. 여기서 비정질 실리콘은, 특히 특정하지 않는 그 성막 후의 열 처리 공정에서 폴리실리콘으로 다결정 실리콘화한다.
다음에, 소자 분리 절연막 상의 제 2 실리콘층을 부분적으로 제거하여 제 2 실리콘층 패턴을 형성한다(도 1 및 도 2 참조). 이 후 제 2 실리콘층 패턴 상에 층간 유전막(12) 및 제어 게이트(13)를 순차적으로 형성한다.
상기한 바와 같이 형성함으로써, 상층부의 제 2 폴리실리콘층의 결정 입자 직경은 최대 100㎚ 이상에 도달함에도 불구하고, 제 1 폴리실리콘층의 결정 입자 직경을 30㎚ 정도, 최대로도 70nm 이하로 할 수 있다. 그리고, P 농도에서는, 제 1 폴리실리콘층 내에서 그 최대값을 약 1E20∼1E21(1×1020∼1×1021)atoms/㎤ 이상으로 하고, 제 2 폴리실리콘층에서 약 0.5E20∼5E20(0.5×1020∼5×1020)atoms/㎤(상대적으로는 제 1 폴리실리콘의 1/2 이하 정도이고, 제 1 폴리실리콘에 확산하는 분 평균 농도는 간신히 저하함)로 하는 불순물 분포로 하는 것이 가능해진다.
이상과 같이, 터널 산화막에 접하는 폴리실리콘층의 입자 직경을 30㎚ 정도에 작게 함으로써, 플래쉬 메모리 동작시의 소거 후 Vth 소분포 폭을 협대화할 수 있다. 이 결과, 소거 동작을 단시간에 종료할 수 있기 때문에, 디바이스 동작을 고속화함과 아울러 양품률을 향상시키는 것이 가능해진다.
또한, 제 1 실리콘층에 P를 직접 도핑하지 않고, 제 2 실리콘층으로부터의 P의 확산을 제어함으로써, 제 2 실리콘막으로의 불순물 도입 직후의, 제 1 및 제 2 실리콘막의 P 농도를 역전시켜, 제 1 실리콘층의 P 농도를 제 2 실리콘층의 P 농도 보다도 높게 한다. 이 결과, 제 1 실리콘층에 불순물을 도핑하는 공정을 생략할 수 있고, 또한, 제 1 실리콘층에 직접 도핑하는 것에 의한 불량을 해소할 수 있다. 예를 들면 in-situ로 제 1 폴리실리콘층을 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘으로 하면, 막 두께에 상관없이 제 1 폴리실리콘층의 결정 입자 직경이 100㎚ 이상으로 커지는 것이 회피할 수 없다. 상기한 바와 같이 제 1 실리콘층의 결정 입자의 조대화를 방지함으로써, 도 8에 도시하는 바와 같이, 게이트 치수의 편차 등이 다소 있더라도, 소거 동작 후의 각 비트의 Vth(트랜지스터의 임계치 전압값) 소분포를 좁게 할 수 있다.
또한, 제 1 폴리실리콘층으로의 직접 이온 주입법에 의하면, 터널 절연막에 접한 수십 ㎚의 얇은 부분의 제 1 폴리실리콘층에만, 터널 절연막(2)에 손상을 부여하는 일없이 P 등의 불순물을 도입하는 것은 불가능하다. 본 발명에 따르면, 제 1 폴리실리콘층의 결정 입자 직경을 작게 유지한 채로, 터널 절연막을 열화시키는 일없이 효율적으로 제 1 실리콘층에 의해 고농도의 P를 도핑하는 것이 가능해진다. 이 결과, 플로팅 게이트의 터널 절연막측 계면 근방의 공지화를 방지할 수 있어, 터널 절연막(2)에 효율적으로 전압을 걸어, 동작 특성을 개선하고, 충분한 동작 속도를 얻는 것이 가능해진다.
(실시예 2)
본 발명의 실시예 2는, 제 1 폴리실리콘층의 막 두께를 두껍게 한 후에, 상기한 실시예 1에서의 양호한 특성을 얻는 점에 특징이 있다. 상기 실시예 1의 경 우에 있어서, 장치 구조나 제조 방법으로부터의 요청에 의해, 제 1 실리콘층에 50㎚ 이상의 막 두께가 필요하게 되는 경우가 있다. 이 경우, 무정형 실리콘을 이용하면 결정 입자 직경이 막 두께와 함께 커져 버려, 본 발명의 목적을 달성할 수가 없다. 그러나, 이러한 두꺼운 후막에 있어서도, 하기의 막 두께 범위의 폴리실리콘층을 당초부터 형성함으로써 결정 입자 직경을 30㎚ 정도 이하로 작게 할 수 있다.
즉, 성막 당초의 제 1 폴리실리콘층의 막 두께를 50∼70㎚로 설정하는 경우에는, 성막 온도 600℃∼650℃, 바람직하게는 620℃∼630℃로 함으로써, 본 발명의 목적을 달성하는 것이 가능해진다. 또한, 제 1 실리콘층의 막 두께가 30㎚보다 얇을 때에 폴리실리콘막을 이용하면, 성막 온도가 고온이고 성막 시간이 짧기 때문에, 웨이퍼면 내에서 불균일인 폴리실리콘막으로 되고 또한 결정 입자의 성장에 따라 막 표면에 요철이 발생한다. 이 결과, 터널 절연막에서 거의 모두 초기 내압 불량으로 되는 경향이 있다. 이 때문에, 통상 이러한 얇은 막 두께 범위에서는 폴리실리콘막은 사용할 수 없지만, 폴리실리콘막의 막 두께를 30㎚ 이상 (70㎚ 이하)로 하면 문제가 없다.
또한, 본 실시예에서와 같이 후막을 형성하는 경우, 폴리실리콘막은 비정질 실리콘막보다도 성막 속도가 수배 크기 때문에, 막 두께 증가에 따르는 처리 시간 증대의 단점도 없다. 즉, 얇은 막 두께가 필요한 장소에는 도핑되지 않은 비정질 실리콘막을 당초에 형성함으로써 균일성이 높은 실리콘막을 양호한 정밀도도 형성할 수 있고, 한편, 두꺼운 막 두께가 필요한 경우에는 폴리실리콘막을 당초부터 형 성함으로써 결정 입자가 작은 실리콘막을 단시간에 형성하는 것이 가능해진다.
다음에, 상기 본 발명의 실시예의 설명과 중복되지만, 본 발명의 실시예의 변형예를 나열적으로 이하에 설명한다. 또한, 본 실시예에서와 같이 후막을 형성하는 경우에는, 소자 분리 절연막(5)은 반드시 제 1 절연막으로부터 돌출하도록 형성할 필요는 없고, 제 1 실리콘층보다 낮더라도 무방하다. 단, 터널 절연막의 활성 영역단에서의 폴링(falling)에 의한 박막화(thinning)를 막기 위해서는 기판보다 높게 하는 것이 바람직하다. 따라서, 예컨대 소자 분리 절연막(5)과 제 1 실리콘층을 면일에서 형성한 경우에는, 제 2 실리콘층이 평탄하게 성막되기 때문에, 제 2 실리콘층을 패터닝할 때에 있어서 에칭 잔류물에 의한 쇼트 등을 방지하는 것이 가능해진다.
상기한 제 2 실리콘층에 도입된 불순물을, 그 후의 열 이력에 의해, 제 1 실리콘층으로 열 확산시킬 때, 제 1 실리콘층 내의 최대 불순물 농도가 제 2 실리콘층 내의 최대 불순물 농도보다 높아지도록 할 수 있다.
이 방법에 의해, 제 1 실리콘층을 충분히 낮은 저항값으로 할 수 있어, 디바이스 동작 성능을 확실히 향상시킬 수 있다.
상기한 제 1 실리콘층의 도핑되지 않은 실리콘층으로서, 막 두께 15∼50㎚의 도핑되지 않은 비정질 실리콘막을 형성할 수 있다.
상기 방법에 의하면, 그 후의 열 이력에서 상술한 불순물의 열 확산과 병행하여 비정질의 다결정화가 진행된다. 상기 막 두께의 비정질층으로부터 다결정화시키는 경우, 얻어지는 폴리실리콘의 결정 입자 직경은 70㎚ 이하로 된다. 이 결 과, 소거 동작 후의 Vth 소분포 폭의 확대를 방지할 수 있다.
상기한 제 1 실리콘층의 도핑되지 않은 실리콘층으로서, 막 두께 30∼70㎚의 도핑되지 않은 폴리실리콘막을 형성할 수 있다.
제 1 실리콘층에 두꺼운 막 두께가 필요한 경우, 상기한 방법에 의해 제 1 폴리실리콘층의 결정 입자 직경을 70㎚ 이하로 할 수 있어, 소거 동작 후의 Vth 소분포 폭의 확대를 방지할 수 있다.
상기 의 제 2 실리콘층의 도핑된 실리콘층 또는 불순물을 주입된 제 2 실리콘층에서는, 그 시점의 불순물 P의 농도 0.5E20∼5E20(0.5×1020∼5×1020)atoms/㎤로 할 수 있다.
상기한 방법에 의해, 제 1 폴리실리콘층에 충분한 농도의 P를 열 확산시켜 제 1 폴리실리콘층의 저저항화를 확보할 수 있다.
상기 비휘발성 메모리 장치에 있어서, 제 1 폴리실리콘층의 막 두께를 15∼70㎚으로 할 수 있다.
이 구성에 의해, 두께 15∼50㎚의 비정질 실리콘막으로부터 출발하더라도, 또한 두께 30∼70㎚의 폴리실리콘막으로부터 출발하더라도, 제 1 폴리실리콘층의 결정 입자 직경 70㎚ 이하로 할 수 있다. 이 결과, 과소거 비트의 복원 시간의 장대(長大)화를 방지할 수 있다.
상기 제 1 폴리실리콘층 및 제 2 폴리실리콘층은 불순물로서 P를 포함하고, P 농도가 최대값을 나타내는 위치는 제 1 폴리실리콘층에 위치하도록 할 수 있다. 또한, 상기 P의 농도 분포는 제 2 폴리실리콘층으로부터 제 1 폴리실리콘층에 걸쳐서 연속하여, 제 1 폴리실리콘층 내에서 극대값을 취할수 있다. 또한, 상기 제 1 폴리실리콘층에서의 P 농도의 최대값이 1E20∼1E21(1×1020∼1×1021)atoms/㎤ 이상으로 할 수 있다.
이 구성에 의해, 터널 절연막에 접하는 제 1 폴리실리콘층의 전기 저항을 저하시킬 수 있어, 디바이스 동작 속도의 향상을 가져온다.
상기 본 발명의 반도체 장치 및 그 제조 방법을 이용하는 것에 의해, 비휘발성 메모리에서는, 터널 절연막의 내압 성능 등의 여러 특성을 확보한 뒤에, 터널 절연막에 접하는 폴리실리콘층의 결정 입자의 조대화를 억제하고, 소거 동작 후의 Vth 소분포 폭의 확대를 방지할 수 있다. 또한, 터널 절연막에 접하는 폴리실리콘층에 상층의 폴리실리콘층으로부터 불순물을 충분히 열 확산시킴으로써, 디바이스 동작 성능(속도·기능)의 향상을 얻는 것이 가능해진다. 이 때문에, 비휘발성 메모리 장치의 수요가 급격히 확대하고 있는 휴대 전화, 디지털 카메라, 비디오 등의 분야에서 광범위하게 이용되는 것이 기대된다. 또, 상기 트랜지스터의 Vth 분포 폭의 확대 방지 효과는, 비휘발성 메모리에 한정되지 않고, 반도체 장치 전반에 걸쳐 얻어진다.
본 발명을 상세히 설명하여 나타내어 왔지만, 이것은 예시만을 위한 것으로서, 한정으로 잡아서는 안되고, 발명의 정신과 범위는 첨부한 특허청구범위에 의해서만 한정되는 것이 분명히 이해될 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 터널 절연막의 특성을 확보한 뒤에 소거 동작 후의 Vth 소분포 폭의 확대를 방지하는 것, 또한 소정의 경우 그것에 부가하여 디바이스 동작 성능을 향상시키는 것이 가능한 비휘발성 메모리 장치 및 그 제조 방법을 얻을 수 있다.
Claims (11)
- 반도체 기판 상에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상에 제 1 실리콘층을 형성하는 공정과,상기 제 1 실리콘층 상에 보호막을 형성하는 공정과,하나의 마스크를 이용하여, 상기 보호막, 상기 제 1 실리콘층, 상기 게이트 절연막 및 상기 반도체 기판을 에칭하여 트렌치를 마련하는 공정과,상기 트렌치에 절연막을 충전하여 분리 절연막을 형성하는 공정과,상기 분리 절연막을 상기 보호막이 노출될 때까지 평탄화하는 공정과,상기 보호막을 제거하여 상기 제 1 실리콘층과 상기 분리 절연막의 위에 제 2 실리콘층을 형성하는 공정과,상기 제 2 실리콘층을 패터닝하는 제 2 실리콘층 패터닝 공정을 갖되,상기 제 1 실리콘층 형성 공정에서는 상기 제 1 실리콘층으로서 도핑되지 않은(undoped) 실리콘층을 형성하고, 또한 상기 제 2 실리콘층 형성 공정에서는 상기 제 2 실리콘층으로서 도핑된 실리콘층(a doped silicon layer)을 형성하거나, 또는 도핑되지 않은 실리콘층(an undoped silicon layer)을 형성하여 그 후에 불순물을 도입하거나 하여, 그 제 2 실리콘층 중의 불순물을, 그 후의 열 이력에 의해, 상기 제 1 실리콘층으로 열 확산시키는반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 실리콘층에 도입된 불순물을, 그 후의 열 이력에 의해, 상기 제 1 실리콘층으로 열 확산시킬 때, 상기 제 1 실리콘층 내의 최대 불순물 농도가 상기 제 2 실리콘층 내의 최대 불순물 농도보다 높아지도록 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 실리콘층의 도핑되지 않은 실리콘층으로서, 막 두께 15∼50㎚의 도핑되지 않은 비정질 실리콘막을 형성하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 실리콘층의 도핑되지 않은 실리콘층으로서, 막 두께 30∼70㎚의 도핑되지 않은 폴리실리콘막을 형성하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 실리콘층에 도입된 상기 불순물은 P 또는 B이며, 그 농도는 0.5× 1020∼5×1020atoms/㎤로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판에 마련된 트렌치를 충전하고, 상기 반도체 기판보다 위쪽으로 돌출하는 부분을 갖는 분리 절연막과,그 분리 절연막의 사이에서, 상기 반도체 기판에 접하고 그 위에 형성된 게이트 절연막과,상기 게이트 절연막에 접하고 그 위에 형성된 제 1 폴리실리콘층과,그 제 1 폴리실리콘층 위에 형성된 제 2 폴리실리콘층을 구비하되,상기 제 1 폴리실리콘층의 결정 입자 직경(crystal grain size)이 상기 제 2 폴리실리콘층의 결정 입자 직경보다 작은반도체 장치.
- 제 6 항에 있어서,상기 제 1 폴리실리콘층의 결정 입자 직경이 70㎚ 이하인 반도체 장치.
- 제 6 항에 있어서,상기 제 1 폴리실리콘층의 막 두께가 15∼70㎚인 반도체 장치.
- 제 6 항에 있어서,상기 제 1 폴리실리콘층 및 제 2 폴리실리콘층은 그들을 도전체로 하는 불순물을 포함하고, 그 불순물 농도가 최대값을 나타내는 위치는 상기 제 1 폴리실리콘층에 위치하는 반도체 장치.
- 제 9 항에 있어서,상기 불순물의 농도 분포는 상기 제 2 폴리실리콘층으로부터 제 1 폴리실리콘층에 걸쳐서 연속하고, 상기 제 1 폴리실리콘층 내에서 극대값을 취하는 반도체 장치.
- 제 9 항에 있어서,상기 제 1 폴리실리콘층은 불순물로서 P 또는 B를 포함하고, 상기 불순물의 농도의 최대값이 1×1020∼1×1021atoms/㎤ 이상인 반도체 장치.
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