KR100466187B1 - 플래시 메모리 셀 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀에 관한 것으로, 소거 동작 시 문턱 전압이 감소함에 따라 상기 제1 폴리실리콘층에 공핍층이 형성되어 상기 문턱 전압이 목표 전압에 가까워질수록 전자의 방출이 점차적으로 감소되고, 목표 전압에서는 전자의 방출이 중지되도록 플로팅 게이트 및 콘트롤 게이트용 폴리실리콘층으로 주입되는 불순물의 종류 및 농도를 조절함으로써, 과도 소거되는 것을 방지하고 모든 셀들의 문턱 전압이 목표 전위에 분포되도록 하여 과도 소거에 의한 소자의 오동작을 방지하고 소거 동작의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀이 개시된다.
Description
본 발명은 플래시 메모리 셀에 관한 것으로, 특히 소거 동작 시 과도 소거가 발생되는 것을 억제할 수 있는 플래시 메모리 셀에 관한 것이다.
일반적으로, 플래시 메모리 셀은 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 소오스/드레인으로 이루어지며, 프로그램 동작이나 소거 동작에 의해 전자가 플로팅 게이트에 트랩되는 정도에 따라 플래시 메모리 셀의 문턱 전압이 달라진다. 리드(Read) 동작 시 셀의 문턱 전압에 따라 셀에 흐르는 드레인 전류의 량이 달라지며, 드레인 전류의 량에 따라 플래시 메모리 셀에 저장된 데이터가 1과 0으로 구분된다.
도 1a 및 도 1b는 프로그램 동작 및 소거 동작에 따른 플래시 메모리 셀의 문턱 전압 변화를 도시한 그래프들이다.
도 1a를 참조하면, 프로그램 동작을 실시할 경우 플래시 메모리 셀의 문턱전압은 1 내지 3V에서 6 내지 8V로 높아진다. 셀의 문턱 전압이 높아지면, 콘트롤 게이트에 리드 전압이 인가되어도 드레인 전류는 흐르지 않는다. 이러한 상태는 플래시 메모리 셀에 0이라는 데이터가 저장된 상태로써, 프로그램 상태라 한다.
도 1b를 참조하면, 소거 동작을 실시할 경우 플래시 메모리 셀의 문턱 전압은 6 내지 8V에서 1 내지 3V로 낮아진다. 셀의 문턱 전압이 낮아진 상태에서 콘트롤 게이트에 리드 전압이 인가되면 드레인 전류가 흐르게 된다. 이러한 상태는 플래시 메모리 셀에 1이라는 데이터가 저장된 상태로써, 소거 상태라 한다.
상기에서와 같이, 프로그램 동작은 리드 동작 시 플래시 메모리 셀에 드레인 전류가 흐르지 않도록 하기 위하여 셀의 문턱 전압을 상승시키는 동작이다. 따라서, 리드 전압이 인가되어도 드레인 전류가 흐르지 않도록 셀의 문턱 전압이 특정 전압보다 높아지기만 하면 셀의 특성상 문제가 발생하지 않는다.
한편, 소거 동작은 리드 동작 시 플래시 메모리 셀에 소정의 드레인 전류가 흐를 수 있도록 셀의 문턱 전압을 낮추는 동작이다. 하지만, 소거 동작은 셀의 문턱 전압을 낮추더라도 문턱 전압이 일정 레벨로 유지되도록 실시되어야 한다. 즉, 소거 동작이 과도하게 이루어져 셀의 문턱 전압이 너무 낮아질 경우(이하, '과도 소거'라 함)에는 셀에 리드 전압이 인가되지 않아도 드레인 전류가 흘러 셀의 전기적인 특성에 문제가 발생한다.
도 2는 플래시 메모리 셀의 구조 및 커플링 커패시턴스를 설명하기 위한 도면이다.
도 2를 참조하면, 플래시 메모리 셀의 기본 구성으로는 반도체 기판(200) 상에 순차적으로 적층된 터널 산화막(도시되지 않음), 제1 폴리실리콘층으로 이루어진 플로팅 게이트(201), 유전체막(도시되지 않음), 제2폴리실리콘층과 실리사이드층으로 이루어진 콘트롤 게이트(202)와, 플로팅 게이트(201) 양측의 반도체 기판(200)에 형성된 소오스/드레인(203a 및 203b)으로 이루어진다.
상기의 구조로 이루어진 플래시 메모리 셀을 스택 게이트(Stack gate)형 플래시 메모리 셀이라 하며, 플로팅 게이트(201)와 기판(200)간의 포텐셜(Potential) 차이에 의해 발생되는 전기장(Electric field)에 의해 플로팅 게이트(201)에 트랩되어 있는 전자가 F-N 터널링(Fowler-Nordheim tunneling) 방식으로 소거 동작이 이루어진다.
바이어스를 직접 인가할 수 없는 플로팅 게이트(201)의 포텐셜(Vfg)은, 하기의 수학식 1에 기재된 수식에서와 같이, 콘트롤 게이트(202), 기판(200) 및 소오스/드레인(203a 및 203b)과 플로팅 게이트(201)간에 형성되는 커플링 커패시턴스(Coupling capacitance) 비율에 의해 유기되는 포텐셜과 자체 전하량에 의해 결정된다.
상기의 수학식 1에서, Vtuv는 평형 상태에서의 문턱 전압을 의미하고, Vtcell은 현 상태의 문턱 전압을 의미한다. 한편, Kfc는 유전체막 커플링 비이고, Kd는 드레인 커플링 비이고, Ks는 소오스 커플링 비이고, Kb는 기판 커플링 비이다.
도 2 및 수학식 1에서와 같이, 플로팅 게이트(201)와 다른 구성 요소 사이에 존재하는 유전물질의 두께 및 면적이 플로팅 게이트(201)의 포텐셜 형성에 크게 작용한다.
소거 동작은 콘트롤 게이트(202)에 네거티브 바이어스를 인가하고 기판(200)에 포지티브 바이어스를 인가하여 진행한다. 통상적으로는, 콘트롤 게이트(202)와 플로팅 게이트(201) 사이의 유전체막의 두께를 플로팅 게이트(201) 및 반도체 기판(200) 사이의 터널 산화막보다 상대적으로 두껍게 형성하여 콘트롤 게이트(202)와 플로팅 게이트(201) 간의 전자 이동이 발생하지 않도록 하면서, 커플링 커패시턴스 비(Coupling capacitance ratio)를 약 0.6 정도로 유지하고,소오스/드레인(203a 및 203b) 영역을 포함한 기판(200)과 플로팅 게이트(201) 간의 커플링 비는 0.4 정도로 유지한다.
이때, 셀의 문턱 전압이 약 7.0V이고, 콘트롤 게이트(202)에 약 -6V의 바이어스가 인가되고, 기판에 약 8.0V의 바이어스가 인가될 경우 플로팅 게이트(201)의 포텐셜은 약 -2.8V가 된다. 터널 산화막에 걸리는 전위차(Potential difference)가 10.8V이고 그 두께가 8㎚라면, 13MV/㎝정도의 전기장이 형성되어 F-N 터널링에 의해 전자가 플로팅 게이트(201)로부터 방출(Discharge) 된다. 소거가 진행되어 셀의 문턱 전압이 2V가 된다면, 플로팅 게이트(201)의 포텐셜은 약 0.2V가 되고, 전기장은 약 9.7MV/㎝가 된다.
F-N 터널링 전류(F-N Tunneling current)는 하기의 수학식 2와 같이 전기장에 지수함수적으로 비례한다.
상기에서, J는 터널링 전류 밀도이고, A 및 B는 상수이고, E는 전기장의 세기이다.
소거 동작 시간이 길어지면, 과도 소거가 이루어져 셀의 문턱 전압이 0V이하로 낮아질 수 있다. 과도 소거가 발생되면 회로의 오동작이나 불량이 발생될 수 있다.
이하, 도 3을 참조하여 과도 소거된 셀에 의해 오동작이 발생되는 경우를 설명하기로 한다.
도 3을 참조하면, 일반적으로 비트 라인(BL)에는 다수의 플래시 메모리 셀(C301, C302, ..., C30n)의 드레인이 공통으로 접속되며, 플래시 메모리 셀(C301, C302, ..., C30n)들은 워드 라인(WL301, WL302, ..., WL30n)으로 인가되는 어드레스 신호에 의해 선택된다. 여기서, 제1 플래시 메모리 셀(C301)은 프로그램 상태이고, 제2 플래시 메모리 셀(C302)은 과도 소거 상태이고, 제3 플래시 메모리 셀(C30n)은 정상 소거 상태인 경우를 예로써 설명하기로 한다.
예를 들어, 제1 플래시 메모리 셀(C301)에 저장된 데이터를 독출하기 위하여 제1 워드 라인(WL301)을 통해 제1 플래시 메모리 셀(C301)의 콘트롤 게이트에 리드 전압을 인가할 경우, 제1 플래시 메모리 셀(C301)은 프로그램 상태이므로 리드 전압이 인가되어도 문턱 전압이 높아 제1 플래시 메모리 셀(C301)에는 드레인 전류가 흐르지 않는다. 한편, 제2 및 제3 플래시 메모리 셀(C302 및 C30n)에는 리드 전압이 인가되지 않으므로, 정상적인 경우, 제2 및 제3 플래시 메모리 셀(C302 및 C30n)에도 드레인 전류를 흐르지 않는다. 따라서, 비트 라인(BL)을 통해 검출되는 전류의 량은 0A가 되고, 제1 플래시 메모리 셀(C301)에 저장된 데이터는 0으로 판명된다.
하지만, 제2 플래시 메모리 셀(C302)이 과도 소거된 상태이므로, 리드 전압이 인가되지 않아도 제2 플래시 메모리 셀(C302)에는 드레인 전류(I)가 흘러 비트 라인(BL)을 통해 검출된다. 따라서, 제1 플래시 메모리 셀(C301)에 저장된 데이터는 0이지만, 과도 소거된 제2 플래시 메모리 셀(C302)을 통해 흐르는 드레인 전류(I)에 의해 제1 플래시 메모리 셀(C301)에 저장된 데이터는 1으로 판명되어 오류가 발생된다.
이러한 문제점을 해결하기 위하여, 소거 동작을 실시한 후에는 과도 소거된 셀들의 문턱 전압을 목표 전압까지 상승시키기 위하여 포스트 프로그램(Post Program)을 실시한다. 그러나, 포스트 프로그램을 실시하더라도 문턱 전압이 목표 전압까지 상승하지 않고 과도 소거된 셀들이 존재할 수 있기 때문에 포스트 프로그램에 대한 신뢰성이 높지 않으며, 오동작이 발생될 가능성은 여전히 존재하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소거 동작 시 문턱 전압이 감소함에 따라 상기 제1 폴리실리콘층에 공핍층이 형성되어 상기 문턱 전압이 목표 전압에 가까워질수록 전자의 방출이 점차적으로 감소되고, 목표 전압에서는 전자의 방출이 중지되도록 플로팅 게이트 및 콘트롤 게이트용 폴리실리콘층으로 주입되는 불순물의 종류 및 농도를 조절함으로써, 과도 소거되는 것을 방지하고 모든 셀들의 문턱 전압이 목표 전위에 분포되도록 하여 과도 소거에 의한 소자의 오동작을 방지하고 소거 동작의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 프로그램 동작 및 소거 동작에 따른 플래시 메모리 셀의 문턱 전압 변화를 도시한 그래프들이다.
도 2는 플래시 메모리 셀의 구조 및 커플링 커패시턴스를 설명하기 위한 도면이다.
도 3은 과도 소거된 셀에 의해 오동작이 발생되는 경우를 설명하기 위한 회로도이다.
도 4는 플로팅 게이트의 포텐셜이 포지티브 방향으로 증가함에 따라 플로팅 게이트에 공핍층이 발생되는 상태를 설명하기 위한 단면도이다.
도 5는 플로팅 게이트의 도핑 농도에 따른 플로팅 게이트의 포텐셜 특성과 플로팅 게이트 및 콘트롤 게이트 간의 커플링 커패시턴스 특성을 나타내기 위한 그래프이다.
도 6은 플로팅 게이트의 도핑 농도에 따른 플로팅 게이트의 문턱 전압과 소거 시간간의 관계를 나타내기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 400 : 반도체 기판 401 : 터널 산화막
201, 402 : 플로팅 게이트 403 : 유전체막
202, 404 : 콘트롤 게이트 203a, 405a : 소오스
204b, 405b : 드레인 C301, C302, C30n : 플래시 메모리 셀
본 발명의 제 1 실시예에 따른 플래시 메모리 셀은 반도체 기판 상에 구비된 터널 산화막과, 터널 산화막 상부에 구비되며 불순물이 도핑된 제1 폴리실리콘층과, 제1 폴리실리콘층 상부에 구비된 유전체막과, 유전체막 상부에 구비되며, 불순물이 도핑된 제2 폴리실리콘층 및 제1 폴리실리콘층 양측의 반도체 기판에 구비된 소오스/드레인을 포함하되, 소거 동작 시 문턱 전압이 감소함에 따라 제1 폴리실리콘층에 공핍층이 형성되면서 전자의 방출이 감소되다가 목표 전압에서 전자의 방출이 중지되도록 제1 폴리실리콘층의 도핑 농도가 제2 폴리실리콘층의 도핑 농도보다 작게 설정되는 것을 특징으로 한다.
이때, 불순물로는 비소나 인을 사용하며, 제1 폴리실리콘층의 도핑 농도는 1.0E19 내지 1.2E20/cm3이고, 제2 폴리실리콘층의 도핑 농도는 2.0E20 내지 4.0E20/cm3인 것을 특징으로 한다.
한편, 본 발명의 제 2 실시예에 따른 플래시 메모리 셀은 반도체 기판 상에 구비된 터널 산화막과, 터널 산화막 상부에 구비되며 불순물이 도핑된 제1 폴리실리콘층과, 제1 폴리실리콘층 상부에 구비된 유전체막과, 유전체막 상부에 구비되며, 불순물과 반대되는 타입의 불순물이 도핑된 제2 폴리실리콘층과, 제2 폴리실리콘층 상부에 구비된 실리사이드층 및 제1 폴리실리콘층 양측의 반도체 기판에 구비된 소오스/드레인을 포함하되, 소거 동작 시 문턱 전압이 감소함에 따라 제1 폴리실리콘층에 공핍층이 형성되어 전자의 방출이 감소되다가 목표 전압에서는 전자의 방출이 중지되도록 제1 및 제2 폴리실리콘층에 도핑되는 불순물의 타입이 설정되는 것을 특징으로 한다.
이때, 제1 폴리실리콘층에 도핑되는 불순물은 N타입 불순물이고, 제2 폴리실리콘층에 도핑되는 불순물은 P타입 불순물인 것을 특징으로 한다.
상기에서, N타입 불순물은 인 또는 비소이고 도핑 농도는 2.0E20 내지 4.0E20/cm3이며, P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 한다.
N타입 불순물은 인이고 도핑 농도는 1.0E19 내지 1.2E20/cm3이며, P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 한다.
N타입 불순물은 비소이고 도핑 농도는 1.0E19 내지 1.0E20/cm3이며, P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4는 플로팅 게이트의 포텐셜이 포지티브 방향으로 증가함에 따라 플로팅 게이트에 공핍층이 발생되는 상태를 설명하기 위한 단면도이고, 도 5는 플로팅 게이트의 도핑 농도에 따른 플로팅 게이트의 포텐셜 특성과 플로팅 게이트 및 콘트롤 게이트 간의 커플링 커패시턴스 특성을 나타내기 위한 그래프이다. 도 4 및 도 5를 참조하여 좀 더 상세하게 설명하면 다음과 같다.
소거 동작 시 셀의 문턱 전압이 낮아지는 과정에서 유전체막(403)에 걸리는 커플링 비를 감소시키면 플로팅 게이트(402)의 포텐셜이 포지티브 방향으로 증가하여 터널 산화막(401)에 걸리는 전기장이 감소되고, 이로 인하여 F-N 터널링에 의한 전자의 이동이 억제되어 셀의 문턱 전압이 특정 전압 이하로 낮아지는 것을 방지할 수 있다.
이를 위하여, 플로팅 게이트(402) 및 콘트롤 게이트(404)에 도핑되는 불순물의 타입과 양을 조절한다. 불순물의 타입과 양을 조절하는 방법을 좀 더 상세하게 설명하면 다음과 같다.
제1 실시예로써, 소오스/드레인(405a 및 405b)이 N타입 불순물 영역으로 이루어진 플래시 메모리 셀에 대하여 플로팅 게이트(402)용 제1 폴리실리콘층에는 N타입 불순물을 저농도로 주입하고, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 N타입 불순물을 고농도로 주입한다. 이 경우, 플로팅 게이트(402)용 제1 폴리실리콘층에는 비소(As)나 인(P)을 1.0E19 내지 1.2E20/cm3의 농도로 도핑한다. 한편, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 비소나 인을 2.0E20 내지 4.0E20/cm3의 농도로 도핑한다.
제2 실시예로써, 소오스/드레인(405a 및 405b)이 N타입 불순물 영역으로 이루어진 플래시 메모리 셀에 대하여 플로팅 게이트(402)용 제1 폴리실리콘층에는 N타입 불순물을 고농도로 주입하고, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 P타입 불순물을 저농도로 주입한다. 이 경우, 플로팅 게이트(402)용 제1 폴리실리콘층에는 비소나 인을 2.0E20 내지 4.0E20/cm3의 농도로 도핑한다. 한편, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 붕소(B)를 1.0E19 내지 1.2E20/cm3의 농도로 도핑한다.
제3 실시예로써, 소오스/드레인(405a 및 405b)이 N타입 불순물 영역으로 이루어진 플래시 메모리 셀에 대하여 플로팅 게이트(402)용 제1 폴리실리콘층에는 N타입 불순물을 저농도로 주입하고, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 P타입 불순물을 저농도로 주입한다. 이 경우, 플로팅 게이트(402)용 제1 폴리실리콘층에는 인을 1.0E19 내지 1.2E20/cm3의 농도로 도핑하거나, 비소를 1.0E19 내지 1.0E20/cm3의 농도로 도핑한다. 한편, 콘트롤 게이트(404)용 제2 폴리실리콘층에는 붕소를 1.0E19 내지 1.2E20/cm3의 농도로 도핑한다.
상기의 조건으로 플로팅 게이트(402) 및 콘트롤 게이트(404)에 불순물을 도핑한 후 소거 동작을 실시하면, 소거 동작 시 셀의 문턱 전압이 낮아지는 과정에서 유전체막에 걸리는 커플링 비가 감소하여 플로팅 게이트(402)의 포텐셜이 포지티브방향으로 증가하고, 이로 인하여 터널 산화막에 걸리는 전기장이 감소되면서 F-N 터널링에 의한 전자의 이동이 억제되어 셀의 문턱 전압이 특정 전압 이하로 낮아지는 것을 방지할 수 있다. 좀 더 상세하게 설명하면 다음과 같다.
콘트롤 게이트(404)에 네거티브 바이어스를 인가하고, 반도체 기판(400) 또는 소오스(405a)에 포지티브 바이어스를 인가하여 소거 동작을 실시한다. 소거 동작에 의해 문턱 전압이 낮아지면 플로팅 게이트(402)의 포텐셜이 포지티브 방향으로 증가하게 된다. 이로 인하여, 트랜지스터의 게이트 하부의 기판에 공핍층이 발생되는 것과 같이, N타입 불순물이 도핑된 폴리실리콘층으로 이루어진 플로팅 게이트(402)의 상부에도 공핍층(402a)이 발생된다. 이로 인하여, 도 5에 도시된 바와 같이, 플로팅 게이트(402)와 콘트롤 게이트(404) 간의 커플링 커패시턴스가 감소하게 된다.
도 6은 플로팅 게이트의 도핑 농도에 따른 플로팅 게이트의 문턱 전압과 소거 시간간의 관계를 나타내기 위한 그래프이다.
도 6에 도시된 바와 같이, 제1 실시예에서 플로팅 게이트에 도핑된 불순물의 농도가 0.25E20/cm 3 내지 1.64E20/cm3의 범위일 경우 문턱 전압이 목표 전압에 가까워질수록 전기장이 감소하면서 F-N 터널링 전류가 지수함수적으로 감소하여 목표 전압에 수렴되는 것을 알 수 있다.
좀 더 자세하게 설명하면, 플로팅 게이트에 불순물이 2.57E20/cm 3 의 농도로 도핑된 경우에는, 소거 동작이 진행되는 동안 문턱 전압이 계속 낮아지다가 0V이하로 낮아져 과도 소거가 발생된다.
하지만, 플로팅 게이트에 불순물이 0.25E20/cm 3 의 농도로 도핑된 경우에는, 문턱 전압이 낮아지다가 약 1.2V가 되면서 전자의 방출이 중지되어 문턱 전압이 더 이상 낮아지지 않고 약 1.2V로 수렴하는 것을 알 수 있다. 즉, 소거 동작 시간에 상관없이, 셀의 문턱 전압은 1.2V가 된다.
한편, 플로팅 게이트에 불순물이 0.78E20/cm 3 또는 1.64E20/cm 3 의 농도로 도핑된 경우에는, 불순물이 0.25E20/cm 3 의 농도로 도핑된 경우보다는 문턱 전압이 좀 더 낮은 전압(0.3V 내지 0.7V)에서 수렴되지만, 소거 동작이 계속 진행되더라도 문턱 전압이 더 이상 낮아지지 않고 특정 전압에서 수렴하는 것을 알 수 있다.
그러나, 플로팅 게이트의 불순물 농도가 너무 낮을 경우에는 플로팅 게이트에 반전층(Inversion layer)이 형성될 수도 있다. 따라서, 공정 조건에 따라 플로팅 게이트의 도핑 농도를 공핍층이 형성될 정도로 설정하는 것이 중요하다.
상술한 바와 같이, 본 발명은 플로팅 게이트 및 콘트롤 게이트에 도핑되는 불순물의 타입 및 농도를 조절하여 소거 동작 시 과도 소거가 발생되는 것을 방지하고 문턱 전압이 목표 전압에 수렴하도록 함으로써, 과도 소거에 의한 소자의 오동작을 방지하고 소거 동작의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
더욱이, 소거 동작을 실시한 후에 포스트 프로그램을 실시할 필요가 없으므로, 소거 동작 시간이 줄어들어 회로의 동작 속도를 향상시킬 수 있다.
Claims (9)
- 반도체 기판 상에 구비된 터널 산화막;상기 터널 산화막 상부에 구비되며, 불순물이 도핑된 제1 폴리실리콘층;상기 제1 폴리실리콘층 상부에 구비된 유전체막;상기 유전체막 상부에 구비되며, 불순물이 도핑된 제2 폴리실리콘층; 및상기 제1 폴리실리콘층 양측의 상기 반도체 기판에 구비된 소오스/드레인을 포함하되, 소거 동작 시 문턱 전압이 감소함에 따라 상기 제1 폴리실리콘층의 상단에 공핍층이 형성되면서 전자의 방출이 감소되다가 목표 전압에서 전자의 방출이 중지되도록 상기 제1 폴리실리콘층의 도핑 농도를 상기 제2 폴리실리콘층의 도핑 농도보다 작게 설정하는 것을 특징으로 하는 플래시 메모리 셀.
- 제 1 항에 있어서,상기 불순물은 비소나 인인 것을 특징으로 하는 플래시 메모리 셀.
- 제 1 항에 있어서,상기 제1 폴리실리콘층의 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 하는 플래시 메모리 셀.
- 제 1 항에 있어서,상기 제2 폴리실리콘층의 도핑 농도는 2.0E20 내지 4.0E20/cm3인 것을 특징으로 하는 플래시 메모리 셀.
- 반도체 기판 상에 구비된 터널 산화막;상기 터널 산화막 상부에 구비되며, N타입 불순물이 도핑된 제1 폴리실리콘층;상기 제1 폴리실리콘층 상부에 구비된 유전체막;상기 유전체막 상부에 구비되며, P타입의 불순물이 도핑된 제2 폴리실리콘층;상기 제2 폴리실리콘층 상부에 구비된 실리사이드층; 및상기 제1 폴리실리콘층 양측의 상기 반도체 기판에 구비된 소오스/드레인을 포함하되, 소거 동작 시 문턱 전압이 감소함에 따라 상기 제1 폴리실리콘층에 공핍층이 형성되어 전자의 방출이 감소되다가 목표 전압에서는 전자의 방출이 중지되도록 상기 제1 및 제2 폴리실리콘층에 도핑되는 불순물의 조건이 설정되는 것을 특징으로 하는 플래시 메모리 셀.
- 삭제
- 제 6 항에 있어서,상기 N타입 불순물은 인 또는 비소이고 도핑 농도는 2.0E20 내지 4.0E20/cm3이며, 상기 P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 N타입 불순물은 인이고 도핑 농도는 1.0E19 내지 1.2E20/cm3이며, 상기 P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 N타입 불순물은 비소이고 도핑 농도는 1.0E19 내지 1.0E20/cm3이며, 상기 P타입 불순물은 붕소이고 도핑 농도는 1.0E19 내지 1.2E20/cm3인 것을 특징으로 하는 플래시 메모리 셀.
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