JPH10189921A - 積層型フローティングゲートメモリデバイス - Google Patents
積層型フローティングゲートメモリデバイスInfo
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- JPH10189921A JPH10189921A JP9277485A JP27748597A JPH10189921A JP H10189921 A JPH10189921 A JP H10189921A JP 9277485 A JP9277485 A JP 9277485A JP 27748597 A JP27748597 A JP 27748597A JP H10189921 A JPH10189921 A JP H10189921A
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Abstract
(57)【要約】
【課題】 ５Ｖ以下の動作電圧で消去できるフラッシュ
メモリデバイス、あるいはＥＰＲＯＭデバイスのような
メモリデバイスを提供する。 【解決手段】 本発明のメモリデバイスは積層構造体で
あり、基板１０上に、ゲート酸化物層２０、フローティ
ングゲート２２、誘電体層２４、制御ゲート２６が順に
形成されている。誘電体層２４の誘電率はゲート酸化物
層２０のそれの２倍以上で、誘電体層２４の厚さはゲー
ト酸化物層２０のそれ以上である。誘電体層２４の材料
は、Ａｌ2Ｏ3，ＺｒドープのＡｌ2Ｏ3，Ｙ2Ｏ3，Ｚｒド
ープのＹ2Ｏ3，ＺｒドープのＴａ2Ｏ5，ＳｉドープのＡ
ｌ2Ｏ3，ＳｉドープのＹ2Ｏ3，ＳｉドープのＴａ2Ｏ5か
らなるグループから選択された材料である。
メモリデバイス、あるいはＥＰＲＯＭデバイスのような
メモリデバイスを提供する。 【解決手段】 本発明のメモリデバイスは積層構造体で
あり、基板１０上に、ゲート酸化物層２０、フローティ
ングゲート２２、誘電体層２４、制御ゲート２６が順に
形成されている。誘電体層２４の誘電率はゲート酸化物
層２０のそれの２倍以上で、誘電体層２４の厚さはゲー
ト酸化物層２０のそれ以上である。誘電体層２４の材料
は、Ａｌ2Ｏ3，ＺｒドープのＡｌ2Ｏ3，Ｙ2Ｏ3，Ｚｒド
ープのＹ2Ｏ3，ＺｒドープのＴａ2Ｏ5，ＳｉドープのＡ
ｌ2Ｏ3，ＳｉドープのＹ2Ｏ3，ＳｉドープのＴａ2Ｏ5か
らなるグループから選択された材料である。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートメモリセルとこのようなセルの製造方法に関する。
ートメモリセルとこのようなセルの製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリは、パワーを取り除いた
後も記憶されたデータを保持するメモリである。様々な
種類の不揮発性メモリがある、例えばＲＯＭ，ＰＲＯ
Ｍ，ＥＰＲＯＭ，ＥＥＰＲＯＭがある。ＥＰＲＯＭは、
紫外線を照射して消去し、一方、ＥＥＰＲＯＭは電気信
号を用いて消去する。また電気信号を用いてＥＰＲＯＭ
とＥＥＰＲＯＭに書き込むことができる。
後も記憶されたデータを保持するメモリである。様々な
種類の不揮発性メモリがある、例えばＲＯＭ，ＰＲＯ
Ｍ，ＥＰＲＯＭ，ＥＥＰＲＯＭがある。ＥＰＲＯＭは、
紫外線を照射して消去し、一方、ＥＥＰＲＯＭは電気信
号を用いて消去する。また電気信号を用いてＥＰＲＯＭ
とＥＥＰＲＯＭに書き込むことができる。
【０００３】従来のフラッシュＥＥＰＲＯＭ（「フラッ
シュ」とは、全てのメモリセルあるいはそのセクタを一
度に消去できることを意味する）においては、メモリセ
ルは低（しきい値）電圧で同時に消去し、その後個々に
あるいは小さなグループ毎に高（しきい値）電圧でもっ
てプログラムする。ＥＰＲＯＭとＥＥＰＲＯＭは、この
再プログラムが可能な不揮発性メモリを必要とするデー
タ処理システムに通常用いられる。便宜上ＥＥＰＲＯＭ
とＥＰＲＯＭは、ＥＰＲＯＭと本明細書では総称する。
シュ」とは、全てのメモリセルあるいはそのセクタを一
度に消去できることを意味する）においては、メモリセ
ルは低（しきい値）電圧で同時に消去し、その後個々に
あるいは小さなグループ毎に高（しきい値）電圧でもっ
てプログラムする。ＥＰＲＯＭとＥＥＰＲＯＭは、この
再プログラムが可能な不揮発性メモリを必要とするデー
タ処理システムに通常用いられる。便宜上ＥＥＰＲＯＭ
とＥＰＲＯＭは、ＥＰＲＯＭと本明細書では総称する。
【０００４】ＥＰＲＯＭの一般的デバイス構造は、フロ
ーティングゲートのポリシリコントランジスタである。
一般的なフローティングゲート構造体は、絶縁層の間に
フローティングゲートを挟み込んでいる。この絶縁層−
フローティングゲート−絶縁層の構造体は、デバイス基
板と通常のセレクトゲート電極との間に配置されてい
る。
ーティングゲートのポリシリコントランジスタである。
一般的なフローティングゲート構造体は、絶縁層の間に
フローティングゲートを挟み込んでいる。この絶縁層−
フローティングゲート−絶縁層の構造体は、デバイス基
板と通常のセレクトゲート電極との間に配置されてい
る。
【０００５】上記の構造を有するｎ−チャネルデバイス
とｐ−チャネルデバイスが存在する。ｎ−チャネルデバ
イスにおいては、ソースとドレインはｎ型ドーパントで
ドーピングされ、一方、基板はｐ型ドーパントでもって
ドーピングされている。ｐ−チャネルデバイスにおいて
は、ソースとドレインはｐ型ドーパントを含有し、基板
はｎ型のドーパントを含有している。
とｐ−チャネルデバイスが存在する。ｎ−チャネルデバ
イスにおいては、ソースとドレインはｎ型ドーパントで
ドーピングされ、一方、基板はｐ型ドーパントでもって
ドーピングされている。ｐ−チャネルデバイスにおいて
は、ソースとドレインはｐ型ドーパントを含有し、基板
はｎ型のドーパントを含有している。
【０００６】このようなデバイスに適した基板は、シリ
コンベースの基板およびＩＩＩ−Ｖ属半導体基板（例、
ＩｎＰとＧａＡｓ）である。シリコンベースの基板
（例、シリコンあるいはＳｉＧｅ合金）においては、ｐ
型ドーパントの例はボロンであり、ｎ型ドーパントの例
はヒ素およびリンである。
コンベースの基板およびＩＩＩ−Ｖ属半導体基板（例、
ＩｎＰとＧａＡｓ）である。シリコンベースの基板
（例、シリコンあるいはＳｉＧｅ合金）においては、ｐ
型ドーパントの例はボロンであり、ｎ型ドーパントの例
はヒ素およびリンである。
【０００７】ＥＰＲＯＭはバイアス電圧を図１に示した
デバイスにかけることによりプログラムする。セレクト
ゲート（以下コントロールゲートと称する）は、セレク
ト電圧に係る電圧はＶC で、ドレインに係る電圧はＶD
で、ソースに係る電圧はＶSである。これら様々な端末
の間の電圧差（通常バイアス電圧と称する）は、以下の
ように定義する：例、ＶCS＝ＶC−ＶS；ＶDS＝ＶD−
ＶS，等。
デバイスにかけることによりプログラムする。セレクト
ゲート（以下コントロールゲートと称する）は、セレク
ト電圧に係る電圧はＶC で、ドレインに係る電圧はＶD
で、ソースに係る電圧はＶSである。これら様々な端末
の間の電圧差（通常バイアス電圧と称する）は、以下の
ように定義する：例、ＶCS＝ＶC−ＶS；ＶDS＝ＶD−
ＶS，等。
【０００８】フローティングゲートをプログラムする際
に係るこれらのバイアス電圧が、正あるいは負のいずれ
かは、デバイスがｎチャネル型かｐチャネル型かに依存
する。ｎ−チャネルデバイスをプログラムする際には、
ＶCSとＶDSは正であり、一方、ｐ−チャネルデバイスを
プログラムする際には、ＶCSとＶDSは負である。便宜上
以下の説明においては、これらデバイスの極性はｎ−チ
ャネルデバイスでもって説明する。
に係るこれらのバイアス電圧が、正あるいは負のいずれ
かは、デバイスがｎチャネル型かｐチャネル型かに依存
する。ｎ−チャネルデバイスをプログラムする際には、
ＶCSとＶDSは正であり、一方、ｐ−チャネルデバイスを
プログラムする際には、ＶCSとＶDSは負である。便宜上
以下の説明においては、これらデバイスの極性はｎ−チ
ャネルデバイスでもって説明する。
【０００９】これらの書き込みバイアス電圧は、通常高
電圧のＶCSおよび／または高電圧のＶDSである。これら
のプログラム電圧は、デバイスのバルク領域（チャネル
および／またはソースおよび／またはドレイン）から電
子を移動させ、そこに電子を閉じ込めこれによりフロー
ティングゲートをさらに負にチャージする。
電圧のＶCSおよび／または高電圧のＶDSである。これら
のプログラム電圧は、デバイスのバルク領域（チャネル
および／またはソースおよび／またはドレイン）から電
子を移動させ、そこに電子を閉じ込めこれによりフロー
ティングゲートをさらに負にチャージする。
【００１０】このチャージ（電荷）はフローティングゲ
ート内に閉じ込められるが、フローティングゲートは、
絶縁酸化物層によりセレクトゲートからおよび別の薄い
酸化絶縁層によりドレイン−ソース−基板から電気的に
絶縁されているからである。フローティングゲート内の
閉じ込められた電子により、しきい値電圧（ＶT）があ
る所定レベルまで上昇する。さらにまたこのプログラム
電圧は、通常の読みだしバイアス条件の範囲外にあり、
その結果不用意な書き込みが読みだし中に行われないよ
うにされる。
ート内に閉じ込められるが、フローティングゲートは、
絶縁酸化物層によりセレクトゲートからおよび別の薄い
酸化絶縁層によりドレイン−ソース−基板から電気的に
絶縁されているからである。フローティングゲート内の
閉じ込められた電子により、しきい値電圧（ＶT）があ
る所定レベルまで上昇する。さらにまたこのプログラム
電圧は、通常の読みだしバイアス条件の範囲外にあり、
その結果不用意な書き込みが読みだし中に行われないよ
うにされる。
【００１１】ＥＰＲＯＭは、通常フローティングゲート
トランジスタの列を有している。あるセルのＶT は、読
み出し時の検出アンプにより決定され、その論理値に復
号化される。例えば従来の双状態メモリにおいては、上
記の書き込み時に達成される高ＶT は、論理１（ワン）
として復号化され、元来のＶT （負の電荷をフローティ
ングゲート２２にかけることにより書き込まれることの
ないデバイスのＶT ）は、論理０（ゼロ）として復号化
される。このフローティングゲートは絶縁されているた
めに、セルは１０年以上の期間に亘りプログラムされた
まま、あるいは消去されたままの状態を維持する。これ
は、電荷保持と称する。
トランジスタの列を有している。あるセルのＶT は、読
み出し時の検出アンプにより決定され、その論理値に復
号化される。例えば従来の双状態メモリにおいては、上
記の書き込み時に達成される高ＶT は、論理１（ワン）
として復号化され、元来のＶT （負の電荷をフローティ
ングゲート２２にかけることにより書き込まれることの
ないデバイスのＶT ）は、論理０（ゼロ）として復号化
される。このフローティングゲートは絶縁されているた
めに、セルは１０年以上の期間に亘りプログラムされた
まま、あるいは消去されたままの状態を維持する。これ
は、電荷保持と称する。
【００１２】現在のデバイスにおいては、約−１２から
−１５Ｖの制御ゲートバイアス（即ち、制御ゲートとソ
ースまたはドレインのいずれかとの間のバイアス）が、
フローティングゲートから電荷を消去するのに必要であ
る（ここではｎ−チャネルデバイスの極性で説明してい
る）。
−１５Ｖの制御ゲートバイアス（即ち、制御ゲートとソ
ースまたはドレインのいずれかとの間のバイアス）が、
フローティングゲートから電荷を消去するのに必要であ
る（ここではｎ−チャネルデバイスの極性で説明してい
る）。
【００１３】これらの高電圧メモリデバイスが低電圧の
アプリケーション、即ち５Ｖ以下の動作電圧のシステム
で用いられると、低電圧から高電圧まで電圧を上げるの
にチャージポンプ（charge pump） が必要である。この
チャージポンプが必要なためにシステムのコストは上昇
し、システムの信頼性が低下する。低電圧回路に高電圧
のトランジスタを挿入することが必要だからである。し
たがって、フラッシュメモリおよびＥＰＲＯＭデバイス
のようなメモリデバイスは、５Ｖ以下の動作電圧をかけ
ることにより、容易に消去できることが望ましい。
アプリケーション、即ち５Ｖ以下の動作電圧のシステム
で用いられると、低電圧から高電圧まで電圧を上げるの
にチャージポンプ（charge pump） が必要である。この
チャージポンプが必要なためにシステムのコストは上昇
し、システムの信頼性が低下する。低電圧回路に高電圧
のトランジスタを挿入することが必要だからである。し
たがって、フラッシュメモリおよびＥＰＲＯＭデバイス
のようなメモリデバイスは、５Ｖ以下の動作電圧をかけ
ることにより、容易に消去できることが望ましい。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、５Ｖ以下の動作電圧をかけることにより容易に消
去できるフラッシュメモリデバイス、あるいはＥＰＲＯ
Ｍデバイスのようなメモリデバイスを提供することであ
る。さらにまた、１ミリ秒（ｍ秒と称する）以下での時
間で消去できるデバイスを提供することである。
的は、５Ｖ以下の動作電圧をかけることにより容易に消
去できるフラッシュメモリデバイス、あるいはＥＰＲＯ
Ｍデバイスのようなメモリデバイスを提供することであ
る。さらにまた、１ミリ秒（ｍ秒と称する）以下での時
間で消去できるデバイスを提供することである。
【００１５】
【課題を解決するための手段】本発明のメモリデバイス
は積層構造体であり、フローティングゲート２２が制御
ゲート２６の下に配置され、そして誘電体層２４が制御
ゲート２６とフローティングゲート２２の間に配置され
ている。この制御ゲートとフローティングゲートは、通
常ポリシリコン製であるため、この誘電体層２４はポリ
間誘電体層（inter-poly dielectric（ＩＰＤ層）と称
する。
は積層構造体であり、フローティングゲート２２が制御
ゲート２６の下に配置され、そして誘電体層２４が制御
ゲート２６とフローティングゲート２２の間に配置され
ている。この制御ゲートとフローティングゲートは、通
常ポリシリコン製であるため、この誘電体層２４はポリ
間誘電体層（inter-poly dielectric（ＩＰＤ層）と称
する。
【００１６】フローティングゲートは、チャネル上とソ
ース領域とドレイン領域の少なくとも一部の上に配置さ
れている。誘電体層２０がフローティングゲートとチャ
ネル領域，ソース領域，ドレイン領域の間に配置されて
いる。この誘電体層２０は、トンネル層とゲート層の両
方として機能する。現在のデバイスは、ゲート誘電体材
料は、ＳｉＯ2 である。以下、ゲート誘電体層は、ゲー
ト酸化物とも称する。
ース領域とドレイン領域の少なくとも一部の上に配置さ
れている。誘電体層２０がフローティングゲートとチャ
ネル領域，ソース領域，ドレイン領域の間に配置されて
いる。この誘電体層２０は、トンネル層とゲート層の両
方として機能する。現在のデバイスは、ゲート誘電体材
料は、ＳｉＯ2 である。以下、ゲート誘電体層は、ゲー
ト酸化物とも称する。
【００１７】本発明においては、このＩＰＤ層の材料と
ＩＰＤ層の厚さを適宜選択して、デバイスが低電圧（５
Ｖ以下）でかつ高速（１ｍ秒以下）で消去あるいは書き
込みできるようにしたものである。本発明のデバイスの
説明においては、反対符号のバイアスを用いてデバイス
に読み出しおよび書き込みを行う。そのためバイアス電
圧は、絶対値を用いるものとする。即ち−５Ｖ以下と
は、５Ｖ以下でその電圧符号が負のものを意味する。
ＩＰＤ層の厚さを適宜選択して、デバイスが低電圧（５
Ｖ以下）でかつ高速（１ｍ秒以下）で消去あるいは書き
込みできるようにしたものである。本発明のデバイスの
説明においては、反対符号のバイアスを用いてデバイス
に読み出しおよび書き込みを行う。そのためバイアス電
圧は、絶対値を用いるものとする。即ち−５Ｖ以下と
は、５Ｖ以下でその電圧符号が負のものを意味する。
【００１８】ＩＰＤ層２４材料の誘電率とＩＰＤ層の厚
さによりトンネル／ゲート酸化物に係る電界を与え、こ
れによりデバイスが特定の条件下で消去される。必要な
電界はＩＰＤ層の材料が高誘電率の材料であることによ
り与えられる。即ちＩＰＤ層の誘電率はゲート誘電材料
の誘電率の少なくとも２倍である。ＳｉＯ2 の誘電率は
３．８であるため、ゲート誘電体材料がＳｉＯ2 の場合
にはＩＰＤ層の誘電率は８以上である。
さによりトンネル／ゲート酸化物に係る電界を与え、こ
れによりデバイスが特定の条件下で消去される。必要な
電界はＩＰＤ層の材料が高誘電率の材料であることによ
り与えられる。即ちＩＰＤ層の誘電率はゲート誘電材料
の誘電率の少なくとも２倍である。ＳｉＯ2 の誘電率は
３．８であるため、ゲート誘電体材料がＳｉＯ2 の場合
にはＩＰＤ層の誘電率は８以上である。
【００１９】ＩＰＤ層材料の誘電率は、少なくとも１０
以上が望ましい。このＩＰＤ層材料は、デバイスがフロ
ーティングゲート上（内）の電荷を許容可能な間保持す
るために低漏洩材料でなければならない。現在では、少
なくとも１０年間に亘りフローティングゲート内に電荷
を保持できる材料が望ましい。
以上が望ましい。このＩＰＤ層材料は、デバイスがフロ
ーティングゲート上（内）の電荷を許容可能な間保持す
るために低漏洩材料でなければならない。現在では、少
なくとも１０年間に亘りフローティングゲート内に電荷
を保持できる材料が望ましい。
【００２０】本発明のデバイスは、フラッシュＥＰＲＯ
Ｍデバイスを製造する従来の製造技術を用いて製造され
る。ゲート酸化物層２０がまずシリコン基板１０上に形
成される。通常この基板は、ボロンのようなｐ型ドーパ
ントでもって薄くドーピングされている。ゲート酸化物
層２０がこの基板上に従来技術を用いて形成される。こ
のようにして形成されたゲート酸化物層２０の厚さは、
少なくとも３ｎｍ以上が望ましい。
Ｍデバイスを製造する従来の製造技術を用いて製造され
る。ゲート酸化物層２０がまずシリコン基板１０上に形
成される。通常この基板は、ボロンのようなｐ型ドーパ
ントでもって薄くドーピングされている。ゲート酸化物
層２０がこの基板上に従来技術を用いて形成される。こ
のようにして形成されたゲート酸化物層２０の厚さは、
少なくとも３ｎｍ以上が望ましい。
【００２１】しかし、漏れ電流を考慮すると、ゲート酸
化物層２０の厚さは、少なくとも５ｎｍの厚さが必要で
ある。このゲート酸化物層２０は、トンネル領域として
機能する。そのため、ゲート酸化物層は、ゲート酸化物
の電流の漏れを阻止する機能を果たす程度厚くなければ
ならないが、電子の Fowler-Nordheimトンネル現象が発
生する程度薄くなければならない。
化物層２０の厚さは、少なくとも５ｎｍの厚さが必要で
ある。このゲート酸化物層２０は、トンネル領域として
機能する。そのため、ゲート酸化物層は、ゲート酸化物
の電流の漏れを阻止する機能を果たす程度厚くなければ
ならないが、電子の Fowler-Nordheimトンネル現象が発
生する程度薄くなければならない。
【００２２】ポリシリコン層２２がこのトンネル領域の
上に形成されてフローティングゲートを構成する。この
ポリシリコン層は、ヒ素等のｎ型ドーパントでもってド
ーピングされ、このポリシリコン層の厚さは５０ｎｍか
ら１００ｎｍである。
上に形成されてフローティングゲートを構成する。この
ポリシリコン層は、ヒ素等のｎ型ドーパントでもってド
ーピングされ、このポリシリコン層の厚さは５０ｎｍか
ら１００ｎｍである。
【００２３】ＩＰＤ層２４がその後このフローティング
ゲート２２上に形成される。このＩＰＤ層は、一層ある
いは複数層から構成される。ＩＰＤ層が複数層から構成
される場合には、これら複数の層は、ＩＰＤ層の有効誘
電率が少なくとも８となる程度十分に高い誘電率を有す
る材料から形成される。本発明においては、ＩＰＤ層の
有効誘電率は、ＩＰＤ層が単一層あるいは多層構造体の
いずれであっても合成誘電率である。
ゲート２２上に形成される。このＩＰＤ層は、一層ある
いは複数層から構成される。ＩＰＤ層が複数層から構成
される場合には、これら複数の層は、ＩＰＤ層の有効誘
電率が少なくとも８となる程度十分に高い誘電率を有す
る材料から形成される。本発明においては、ＩＰＤ層の
有効誘電率は、ＩＰＤ層が単一層あるいは多層構造体の
いずれであっても合成誘電率である。
【００２４】このような高い誘電率の材料の例は、Ａｌ
2Ｏ3 ，Ｙ2Ｏ3，ＺｒドープのＡｌ2Ｏ3，Ｚｒドープの
Ｔａ2Ｏ5，ＺｒドープのＹ2Ｏ3，ＳｉドープのＡｌ
2Ｏ3，ＳｉドープのＴａ2Ｏ5，ＳｉドープのＹ2Ｏ3であ
る。所定期間フローティングゲート上に電荷を保持する
本発明の不揮発性メモリデバイス（ＥＰＲＯＭ）に対し
ては、ＩＰＤ層２４の厚さはゲート酸化物層２０の厚さ
と同程度かあるいはそれよりも厚いことが必要である。
2Ｏ3 ，Ｙ2Ｏ3，ＺｒドープのＡｌ2Ｏ3，Ｚｒドープの
Ｔａ2Ｏ5，ＺｒドープのＹ2Ｏ3，ＳｉドープのＡｌ
2Ｏ3，ＳｉドープのＴａ2Ｏ5，ＳｉドープのＹ2Ｏ3であ
る。所定期間フローティングゲート上に電荷を保持する
本発明の不揮発性メモリデバイス（ＥＰＲＯＭ）に対し
ては、ＩＰＤ層２４の厚さはゲート酸化物層２０の厚さ
と同程度かあるいはそれよりも厚いことが必要である。
【００２５】制御ゲート層２６がその後このＩＰＤ層２
４の上に形成される。この制御ゲート層は通常ポリシリ
コン製で、ｎ−チャネルデバイスに対してはヒ素のよう
なｎ型ドーパントを、ｐ−チャネルデバイスに対しては
ｐ型ドーパントでもってドーピングされている。この制
御ゲート層２６の厚さは、１００ｎｍから３００ｎｍで
ある。これらの層が形成された後、デバイスのゲート積
層体が従来のリソグラフ技術とエッチング技術を用いて
形成され、その後さらにＭＯＳデバイスを形成する他の
プロセスが行われる。本発明のデバイスは、積層したゲ
ート構造体として説明したが、スプリットゲート構造体
でもかまわない。
４の上に形成される。この制御ゲート層は通常ポリシリ
コン製で、ｎ−チャネルデバイスに対してはヒ素のよう
なｎ型ドーパントを、ｐ−チャネルデバイスに対しては
ｐ型ドーパントでもってドーピングされている。この制
御ゲート層２６の厚さは、１００ｎｍから３００ｎｍで
ある。これらの層が形成された後、デバイスのゲート積
層体が従来のリソグラフ技術とエッチング技術を用いて
形成され、その後さらにＭＯＳデバイスを形成する他の
プロセスが行われる。本発明のデバイスは、積層したゲ
ート構造体として説明したが、スプリットゲート構造体
でもかまわない。
【００２６】
【発明の実施の形態】本発明はＩＰＤ層の特性を制御し
て、フラッシュＥＰＲＯＭデバイスの制御ゲートに５Ｖ
以下の動作電圧をかけたときに、１ｍ秒以下で消去でき
るようなフラッシュＥＰＲＯＭを提供するものである。
前述したように、本発明のフラッシュメモリあるいはＥ
ＰＲＯＭデバイスは積層構造体である。本発明のデバイ
スは、デバイスのＩＰＤ層はその誘電率が８以上、好ま
しくは１０である。そして本発明のデバイスは前述した
ようなゲート酸化物層の厚さを有するが、ゲート酸化物
層の厚さは、５ｎｍから８ｎｍが望ましい。本発明のデ
バイスにおいては、ＩＰＤ層の厚さは、ゲート酸化物層
の厚さ以上である。
て、フラッシュＥＰＲＯＭデバイスの制御ゲートに５Ｖ
以下の動作電圧をかけたときに、１ｍ秒以下で消去でき
るようなフラッシュＥＰＲＯＭを提供するものである。
前述したように、本発明のフラッシュメモリあるいはＥ
ＰＲＯＭデバイスは積層構造体である。本発明のデバイ
スは、デバイスのＩＰＤ層はその誘電率が８以上、好ま
しくは１０である。そして本発明のデバイスは前述した
ようなゲート酸化物層の厚さを有するが、ゲート酸化物
層の厚さは、５ｎｍから８ｎｍが望ましい。本発明のデ
バイスにおいては、ＩＰＤ層の厚さは、ゲート酸化物層
の厚さ以上である。
【００２７】本発明の一実施例を図１に示す。本発明の
デバイスは、基板１０の上に酸化物（ＳｉＯ2 ）層２０
が形成されている。この基板１０内にソース１２，ドレ
イン１４，チャネル１６が形成されている。この酸化物
層２０は、従来技術例えばＯ2 とＮ2Ｏ のような従来の
雰囲気中の炉内酸化のような技術により、および高速熱
酸化（rapid thermal oxidation （ＲＴＯ））により形
成される。
デバイスは、基板１０の上に酸化物（ＳｉＯ2 ）層２０
が形成されている。この基板１０内にソース１２，ドレ
イン１４，チャネル１６が形成されている。この酸化物
層２０は、従来技術例えばＯ2 とＮ2Ｏ のような従来の
雰囲気中の炉内酸化のような技術により、および高速熱
酸化（rapid thermal oxidation （ＲＴＯ））により形
成される。
【００２８】ポリシリコン製フローティングゲート層２
２がこのゲート酸化物層２０の上に形成される。ポリシ
リコン製フローティングゲート層２２はＣＶＤのような
従来技術により形成される。ポリシリコン製フローティ
ングゲート層２２の厚さは、設計的選択事項である。通
常このポリシリコン製フローティングゲート層２２の厚
さは、５０ｎｍから１００ｎｍである。
２がこのゲート酸化物層２０の上に形成される。ポリシ
リコン製フローティングゲート層２２はＣＶＤのような
従来技術により形成される。ポリシリコン製フローティ
ングゲート層２２の厚さは、設計的選択事項である。通
常このポリシリコン製フローティングゲート層２２の厚
さは、５０ｎｍから１００ｎｍである。
【００２９】ＩＰＤ層２４がポリシリコン製フローティ
ングゲート層２２の上に従来技術を用いて形成される。
通常このような従来技術はスパッタリング，ＣＶＤ，あ
るいは酸化法で、これはＩＰＤ層を形成するのに用いら
れたものである。このＩＰＤ層の誘電率は、８以上であ
るが、ポリシリコン製フローティングゲート層２２から
の電流の大きな漏れ（リーク）がないものが好ましい。
このような材料の例としては、Ａｌ2Ｏ3，ＺｒドープＡ
ｌ2Ｏ3，Ｙ2Ｏ3，ＺｒドープＹ2Ｏ3，ＺｒドープＴａ2
Ｏ5，ＳｉドープＡｌ2Ｏ3，ＳｉドープＹ2Ｏ3，Ｓｉド
ープＴａ2Ｏ5である。
ングゲート層２２の上に従来技術を用いて形成される。
通常このような従来技術はスパッタリング，ＣＶＤ，あ
るいは酸化法で、これはＩＰＤ層を形成するのに用いら
れたものである。このＩＰＤ層の誘電率は、８以上であ
るが、ポリシリコン製フローティングゲート層２２から
の電流の大きな漏れ（リーク）がないものが好ましい。
このような材料の例としては、Ａｌ2Ｏ3，ＺｒドープＡ
ｌ2Ｏ3，Ｙ2Ｏ3，ＺｒドープＹ2Ｏ3，ＺｒドープＴａ2
Ｏ5，ＳｉドープＡｌ2Ｏ3，ＳｉドープＹ2Ｏ3，Ｓｉド
ープＴａ2Ｏ5である。
【００３０】ドーピングされたアルミ酸化物のＺｒとＳ
ｉの含有量は、０．１重量％から５重量％の間である。
ＩＰＤ層２４がＺｒドープのＡｌ2Ｏ3の実施例の場合に
は、Ｚｒのドーパント濃度は５０重量％まで可能であ
る。しかし、ドーパント濃度が受け入れ難いほどの高い
リークと、低い破壊電圧を材料にもたらしてはならな
い。
ｉの含有量は、０．１重量％から５重量％の間である。
ＩＰＤ層２４がＺｒドープのＡｌ2Ｏ3の実施例の場合に
は、Ｚｒのドーパント濃度は５０重量％まで可能であ
る。しかし、ドーパント濃度が受け入れ難いほどの高い
リークと、低い破壊電圧を材料にもたらしてはならな
い。
【００３１】電荷を少なくとも１０年間に亘り保持する
ようなデバイスにおいては、ＩＰＤ層２４からの電荷の
リークは、１０-14 Ａ／ｃｍ2 以下でなければならな
い。低いリーク率の材料は、電荷をフローティングゲー
ト内に保持するために望ましい。上記の誘電体材料は、
この要件を満足させる材料の例である。
ようなデバイスにおいては、ＩＰＤ層２４からの電荷の
リークは、１０-14 Ａ／ｃｍ2 以下でなければならな
い。低いリーク率の材料は、電荷をフローティングゲー
ト内に保持するために望ましい。上記の誘電体材料は、
この要件を満足させる材料の例である。
【００３２】導電材料製の制御ゲート２６が、ＩＰＤ層
２４の上に形成される。この制御ゲート２６は、従来公
知の材料で例えばドープされたポリシリコン金属硅化
物，窒化チタンあるいはポリシリコンと金属硅化物の二
重層のような材料である。この制御ゲート２６は、ＭＯ
Ｓデバイスを製造する従来技術を用いて形成され、パタ
ーン化される。
２４の上に形成される。この制御ゲート２６は、従来公
知の材料で例えばドープされたポリシリコン金属硅化
物，窒化チタンあるいはポリシリコンと金属硅化物の二
重層のような材料である。この制御ゲート２６は、ＭＯ
Ｓデバイスを製造する従来技術を用いて形成され、パタ
ーン化される。
【００３３】本発明のデバイスにおいては、ＩＰＤ層２
４の材料と厚さを適宜選択して低電圧で動作し、十分長
期間フローティングゲート上に電荷を保持するようなデ
バイスを提供する。本発明のデバイスにおいては、ＩＰ
Ｄ層２４の材料と厚さおよびトンネル機能を実行する酸
化物（tunnel oxide（ＴＯ））層２０の厚さは、ＫIP D
ＥIPDがＫTOＥTOにほぼ等しくなるよう選択される。こ
の式において、材料の誘電率はＫで表され、層の電界は
Ｅで表される。
４の材料と厚さを適宜選択して低電圧で動作し、十分長
期間フローティングゲート上に電荷を保持するようなデ
バイスを提供する。本発明のデバイスにおいては、ＩＰ
Ｄ層２４の材料と厚さおよびトンネル機能を実行する酸
化物（tunnel oxide（ＴＯ））層２０の厚さは、ＫIP D
ＥIPDがＫTOＥTOにほぼ等しくなるよう選択される。こ
の式において、材料の誘電率はＫで表され、層の電界は
Ｅで表される。
【００３４】本発明においては、ＥTOはデバイスが早急
に消去されるような環境を提供できるほど大きいものが
好ましい。これに関しては、ＥTOは少なくとも約８ＭＶ
／ｃｍが望ましい。さらにまたＥIPDが小さくなるとＩ
ＰＤ層の信頼性が上がるために、ＥIPD は小さいのが望
ましい。これについては、ＥIPDは５ＭＶ／ｃｍ以下が
望ましい。ＫTOは一定であるのでＫIPDを増加させると
制御ゲート上のあるバイアス電圧およびトンネル酸化物
層２０とＩＰＤ層２４のある厚さに対しては、ＥTOが増
加することになる。
に消去されるような環境を提供できるほど大きいものが
好ましい。これに関しては、ＥTOは少なくとも約８ＭＶ
／ｃｍが望ましい。さらにまたＥIPDが小さくなるとＩ
ＰＤ層の信頼性が上がるために、ＥIPD は小さいのが望
ましい。これについては、ＥIPDは５ＭＶ／ｃｍ以下が
望ましい。ＫTOは一定であるのでＫIPDを増加させると
制御ゲート上のあるバイアス電圧およびトンネル酸化物
層２０とＩＰＤ層２４のある厚さに対しては、ＥTOが増
加することになる。
【００３５】図２は様々な制御ゲート電圧に対し、ゲー
ト酸化物層の電界と誘電率の関係を表す。ゲート酸化物
層２０の厚さが５．５ｎｍで、ＶDSが２Ｖで、フローテ
ィングゲート層２２の面積が０．８μｍ×０．５μｍの
フラッシュＥＰＲＯＭデバイスをモデル化して解析し
た。ＩＰＤ層材料の誘電率を３から１０，０００まで変
化させた。ＩＰＤ層２４の厚さは１５ｎｍであった。こ
れによると図２は、制御ゲートにかかる非常に低い電圧
（５Ｖ以下）に対しては、ゲート酸化物に係る高電界
（約１０ＭＶ／ｃｍ）が有効誘電率が８以上のＩＰＤ層
２４を有するデバイスにより達成された。
ト酸化物層の電界と誘電率の関係を表す。ゲート酸化物
層２０の厚さが５．５ｎｍで、ＶDSが２Ｖで、フローテ
ィングゲート層２２の面積が０．８μｍ×０．５μｍの
フラッシュＥＰＲＯＭデバイスをモデル化して解析し
た。ＩＰＤ層材料の誘電率を３から１０，０００まで変
化させた。ＩＰＤ層２４の厚さは１５ｎｍであった。こ
れによると図２は、制御ゲートにかかる非常に低い電圧
（５Ｖ以下）に対しては、ゲート酸化物に係る高電界
（約１０ＭＶ／ｃｍ）が有効誘電率が８以上のＩＰＤ層
２４を有するデバイスにより達成された。
【００３６】図３はフローティングゲート２２から電荷
を消去するのに必要な制御ゲートバイアス電圧ＶCGを減
少させた際のＩＰＤ層２４の厚さと材料とＩＰＤ層の誘
電率の関係を表すグラフである。この例において、５．
５ｎｍ厚のゲート酸化物と３．３ＶのＶDSと、フローテ
ィングゲート面積が０．８μｍ×０．５μｍのフラッシ
ュＥＰＲＯＭデバイスを前述したようにモデル化した。
ＩＰＤ層の誘電率を８から１０，０００まで変化させ
た。
を消去するのに必要な制御ゲートバイアス電圧ＶCGを減
少させた際のＩＰＤ層２４の厚さと材料とＩＰＤ層の誘
電率の関係を表すグラフである。この例において、５．
５ｎｍ厚のゲート酸化物と３．３ＶのＶDSと、フローテ
ィングゲート面積が０．８μｍ×０．５μｍのフラッシ
ュＥＰＲＯＭデバイスを前述したようにモデル化した。
ＩＰＤ層の誘電率を８から１０，０００まで変化させ
た。
【００３７】このＩＰＤ層２４の厚さは、ゲート酸化物
層２０の厚さの２倍から３倍に亘って変化する。ＩＰＤ
層２４の厚さが５．５ｎｍ（ゲート酸化物層２０と同等
の厚さ）を有するデバイスの性能を黒丸の線１００とし
て示す。ＩＰＤ層２４の厚さが１１ｎｍ（ゲート酸化物
層２０の２倍の厚さ）を有するデバイスの性能を黒い四
角形の線１１０で示す。ＩＰＤ層２４の厚さが１６．５
ｎｍ（ゲート酸化物層２０の３倍の厚さ）を有するデバ
イスの性能を黒い三角形の線１２０で示す。
層２０の厚さの２倍から３倍に亘って変化する。ＩＰＤ
層２４の厚さが５．５ｎｍ（ゲート酸化物層２０と同等
の厚さ）を有するデバイスの性能を黒丸の線１００とし
て示す。ＩＰＤ層２４の厚さが１１ｎｍ（ゲート酸化物
層２０の２倍の厚さ）を有するデバイスの性能を黒い四
角形の線１１０で示す。ＩＰＤ層２４の厚さが１６．５
ｎｍ（ゲート酸化物層２０の３倍の厚さ）を有するデバ
イスの性能を黒い三角形の線１２０で示す。
【００３８】図３は、ＩＰＤ層の誘電率の関数としてＳ
ｉＯ2 に比較したバイアス電圧の低減比率を示す。この
バイアス電圧の低減比率は、ＩＰＤ層がＳｉＯ2 である
デバイスでもって正規化したＫIPDの値が３から１０，
０００の値を有するデバイスに対し、ＶCSをモデル化す
ることにより得られた。ＩＰＤ層の誘電率を３．８２か
ら８以上に増加させると、印加バイアス電圧は、４０か
ら５０％に低減した。ＩＰＤ層の誘電率を増加させた影
響は、より厚い層の場合、よりはっきりする。
ｉＯ2 に比較したバイアス電圧の低減比率を示す。この
バイアス電圧の低減比率は、ＩＰＤ層がＳｉＯ2 である
デバイスでもって正規化したＫIPDの値が３から１０，
０００の値を有するデバイスに対し、ＶCSをモデル化す
ることにより得られた。ＩＰＤ層の誘電率を３．８２か
ら８以上に増加させると、印加バイアス電圧は、４０か
ら５０％に低減した。ＩＰＤ層の誘電率を増加させた影
響は、より厚い層の場合、よりはっきりする。
【００３９】図４は、異なるＶDSで、フローティングゲ
ートの消去時間とＩＰＤ層の誘電率との関係を表す。ゲ
ート酸化物層の厚さが５．５ｎｍ、ＩＰＤ層の厚さが１
５ｎｍ、フローティングゲート領域の幅が０．８μｍ
で、長さが０．５μｍのフラッシュＥＰＲＯＭデバイス
を解析モデルを用いてモデル化した。ＩＰＤ層材料の誘
電率は、３から１０，０００まで変化させた。
ートの消去時間とＩＰＤ層の誘電率との関係を表す。ゲ
ート酸化物層の厚さが５．５ｎｍ、ＩＰＤ層の厚さが１
５ｎｍ、フローティングゲート領域の幅が０．８μｍ
で、長さが０．５μｍのフラッシュＥＰＲＯＭデバイス
を解析モデルを用いてモデル化した。ＩＰＤ層材料の誘
電率は、３から１０，０００まで変化させた。
【００４０】ＶDSの異なる３種類の電圧５Ｖ，３．３
Ｖ，２Ｖにおけるデバイスの性能をモデル化した。これ
ら３種類の電圧の全てにおいて、誘電材料が増加してＩ
ＰＤ層の誘電率が１００以上になるまで消去時間は減少
した。その後、誘電率の増加がキャパシタンスの負荷影
響により消去時間が増加した。
Ｖ，２Ｖにおけるデバイスの性能をモデル化した。これ
ら３種類の電圧の全てにおいて、誘電材料が増加してＩ
ＰＤ層の誘電率が１００以上になるまで消去時間は減少
した。その後、誘電率の増加がキャパシタンスの負荷影
響により消去時間が増加した。
【００４１】
【発明の効果】以上述べたように、本発明は、５Ｖ以下
の動作電圧をかけることにより、さらにまた１ｍ秒以下
で容易に消去できるフラッシュメモリデバイス、あるい
はＥＰＲＯＭデバイスのようなメモリデバイスを提供す
るものである。
の動作電圧をかけることにより、さらにまた１ｍ秒以下
で容易に消去できるフラッシュメモリデバイス、あるい
はＥＰＲＯＭデバイスのようなメモリデバイスを提供す
るものである。
【図１】本発明のデバイスの断面図
【図２】様々な制御ゲート電圧におけるゲート酸化物の
電界とＩＰＤ層材料の誘電率との関係を表すグラフ
電界とＩＰＤ層材料の誘電率との関係を表すグラフ
【図３】様々なＩＰＤ層厚さを有するデバイスの制御ゲ
ートバイアス電圧（ＶCS）と誘電率との関係を表すグラ
フ
ートバイアス電圧（ＶCS）と誘電率との関係を表すグラ
フ
【図４】３種類のソースドレイン電圧（ＶDS）をかけた
際フローティングゲートの消去時間とＩＰＤ層材料の誘
電率との関係を表すグラフ
際フローティングゲートの消去時間とＩＰＤ層材料の誘
電率との関係を表すグラフ
１０ 基板 １２ ソース １４ ドレイン １６ チャネル ２０ ゲート酸化物層（ＳｉＯ2 層） ２２ ポリシリコン製フローティングゲート層 ２４ ＩＰＤ層 ２６ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ウー−ヒョン リー アメリカ合衆国、07974 ニュージャージ ー、ニュー プロビデンス、ユニオン ド ライブ 24 (72)発明者 ラリタ マンチャンダ アメリカ合衆国、07747 ニュージャージ ー、アバーディーン、ウィンダム プレイ ス、エディンバラ コート 176
Claims (9)
- 【請求項１】 （Ａ） ソース領域（１２）とドレイン
領域（１４）と、このソース領域とドレイン領域の間に
配置されたチャネル領域（１６）とを有する半導体基板
（１０）と、 （Ｂ） 前記ソース領域とドレイン領域とチャネル領域
の上に形成されたゲート誘電体層（２０）と、 （Ｃ） 前記チャネル領域上とソース領域とドレイン領
域の少なくとも一部の上で、前記ゲート誘電体層（２
０）の上に形成されたフローティンゲート層（２２）
と、 （Ｄ）前記フローティングゲート層（２２）の上に形成
された誘電体層（２４）と、 からなり、前記誘電体層（２４）の有効誘電率は、前記
ゲート誘電体層（２０）の材料の誘電率の２倍以上であ
り、 前記誘電体層（２４）の厚さは、前記ゲート誘電体層
（２０）の厚さ以上であり、かつ、５Ｖ以下の印加電圧
（ＶDC）を１ミリ秒以下かけることにより、フローティ
ングゲートの電荷を消去できる程度であることを特徴と
する積層型フローティングゲートメモリデバイス。 - 【請求項２】 前記ゲート誘電体は、ゲート酸化物層で
あり、 前記誘電体層の有効誘電率は８以上であることを特徴と
する請求項１のデバイス。 - 【請求項３】 前記ゲート酸化物層の厚さは、３ｎｍ以
上で、 前記誘電体層（２４）の厚さは前記ゲート酸化物層の厚
さ以上であることを特徴とする請求項２のデバイス。 - 【請求項４】 前記ゲート酸化物層の厚さは、３ｎｍか
ら８ｎｍの間であることを特徴とする請求項３のデバイ
ス。 - 【請求項５】 前記誘電体（２４）の材料は、Ａｌ
2Ｏ3，ＺｒドープのＡｌ2Ｏ3，Ｙ2Ｏ3，ＺｒドープのＹ
2Ｏ3，ＺｒドープのＴａ2Ｏ5，ＳｉドープのＡｌ2Ｏ3，
ＳｉドープのＹ2Ｏ3，ＳｉドープのＴａ2Ｏ5からなるグ
ループから選択された材料であることを特徴とする請求
項４のデバイス。 - 【請求項６】 前記誘電体層（２４）材料のリーク率
は、フローティングゲートが電荷を１０年以上保持でき
る程度低いことを特徴とする請求項５のデバイス。 - 【請求項７】 前記基板（１０）材料は、Ｓｉ，ＳｉＧ
ｅ合金，ＩｎＰ，ＧａＡｓからなるグループから選択さ
れた材料であることを特徴とする請求項４のデバイス。 - 【請求項８】 前記誘電体層（２４）は、複数の誘電体
層を含むことを特徴とする請求項２のデバイス。 - 【請求項９】 前記誘電体層（２４）の有効誘電率は、
１０以上であることを特徴とする請求項２のデバイス。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87102496A | 1996-10-10 | 1996-10-10 | |
| US2761296P | 1996-10-10 | 1996-10-10 | |
| US08/871024 | 1996-10-10 | ||
| US60/027612 | 1996-10-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189921A true JPH10189921A (ja) | 1998-07-21 |
Family
ID=26702693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9277485A Pending JPH10189921A (ja) | 1996-10-10 | 1997-10-09 | 積層型フローティングゲートメモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189921A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020005432A (ko) * | 2000-07-06 | 2002-01-17 | 마찌다 가쯔히꼬 | 도핑된 지르코늄, 또는 지르코늄 유사 유전막 트랜지스터구조물 및 이의 퇴적 방법 |
| WO2006112683A1 (en) * | 2005-04-22 | 2006-10-26 | Jong-Ho Lee | Flash memory device |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| CN104332500A (zh) * | 2014-09-04 | 2015-02-04 | 北京大学 | 一种阻变栅隧穿场效应晶体管及制备方法 |
-
1997
- 1997-10-09 JP JP9277485A patent/JPH10189921A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020005432A (ko) * | 2000-07-06 | 2002-01-17 | 마찌다 가쯔히꼬 | 도핑된 지르코늄, 또는 지르코늄 유사 유전막 트랜지스터구조물 및 이의 퇴적 방법 |
| WO2006112683A1 (en) * | 2005-04-22 | 2006-10-26 | Jong-Ho Lee | Flash memory device |
| US8030699B2 (en) | 2005-04-22 | 2011-10-04 | Snu R&Db Foundation | Flash memory device |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US7550801B2 (en) | 2005-08-16 | 2009-06-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7968933B2 (en) | 2005-08-16 | 2011-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN104332500A (zh) * | 2014-09-04 | 2015-02-04 | 北京大学 | 一种阻变栅隧穿场效应晶体管及制备方法 |
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