JPH05121755A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 大容量で微細なフラッシュＥＥＰＲＯＭを形
成することが可能なセル構造を備えた半導体記憶装置を
提供する。 【構成】 半導体基板１０に形成したソ−ス／ドレイン
領域２、２１間のチャネル領域の上に、第１のゲ−ト酸
化膜３１を介して浮遊ゲ−ト３を形成する。そして、こ
の浮遊ゲ−ト３の上に、第２のゲ−ト酸化膜１１を介し
て制御ゲ−ト１を形成する。この制御ゲ−ト１の浮遊ゲ
−トに向かい合う側には、低不純物濃度の半導体領域６
を形成する。消去時、この領域に空乏層が発生し、制御
ゲ−ト−浮遊ゲ−ト間の容量を減少させて消去特性をよ
り消去時間にたいして飽和させる。

Description

【発明の詳細な説明】

【産業上の利用分野】

【０００１】本発明は、積層ゲート型不揮発性メモリセ
ルを有する半導体記憶装置に関するもので、特に、電気
的に書き込み可能な一括消去メモリ（ＦｌａｓｈＥＥＰ
ＲＯＭ）に用いられるものである。

【０００２】

【従来の技術】一括消去型ＥＥＰＲＯＭ（Electrically
Erasable and ProgrammableＲＯＭ）は、チップ内部の
全メモリデ−タを一括して消去するもので、ＥＰＲＯＭ
（Erasable and Programmable ＲＯＭ）の紫外線の代替
として電気信号を用い、マイコンなどのプログラムメモ
リなどに用いられる。従来の積層ゲート型の電気的に書
き込み消去可能な不揮発性メモリ、すなわち、ＥＥＰＲ
ＯＭセルの断面構造を図１１に示す。例えば、Ｐ型シリ
コン半導体基板１０にソ−ス領域２とドレイン領域２１
を形成し、その領域間のチャネル領域の上に第１のゲ−
ト酸化膜３１を介して浮遊ゲ−ト３を形成し、その上に
第２のゲ−ト酸化膜１１を介して制御ゲ−ト１を形成し
ている。浮遊ゲ−トは、電気的に浮遊しており、その周
囲は、シリコン酸化膜によって絶縁されている。したが
って、何等かの手段で浮遊ゲ−ト３に電荷を注入すれ
ば、その電荷は半永久的に保存される。セルへのデ−タ
書き込みは、制御ゲ−ト１に高電圧を印加し、同時に図
１２に示されるようにビット線に接続するドレイン２１
にも前記高電圧よりも幾分低い高電圧を印加する。この
ようにするとドレイン近傍のピンチオフ領域で加速され
た電子の一部がホットエレクトロンとなり、これが浮遊
ゲ−ト３に捕獲される。捕獲される電子の飽和量は浮遊
ゲ−トの電位で決定される。浮遊ゲ−トで制御されるト
ランジスタのしきい値電圧Ｖthが上昇し、このしきい値
電圧の変化分ΔＶthの有無をデ−タの１、０レベルに対
応させる。一般的にいって、低い印加電圧と短い書き込
み時間でしきい値電圧が大きくシフトすることが望まし
い。

【０００３】データの消去は、浮遊ゲ−ト３内の電子を
引き抜くことで行う。このため、図示のように、制御ゲ
−ト１に０Ｖ、ソース２に１０Ｖ程度の高電圧を引加す
る。このとき、浮遊ゲ−ト３とソース２間の電位差は、
ソース電圧をＶs 、浮遊ゲートの電圧をＶfgとして、つ
ぎのように表される。 Ｖs −Ｖfg＝（１−Ｃｓ／ＣT ）Ｖs ＋ＱF ／ＣT （１） ここで、ＣT ＝Ｃｓ＋Ｃ1 ＋Ｃ2 （２） ＱF は、浮遊ゲ−ト内に蓄えられている電荷量であり、
この場合は電子なのでマイナスにとってある。Ｃ1 はシ
リコン半導体基板１０と浮遊ゲ−ト３間の結合容量、Ｃ
2 は制御ゲ−ト１と浮遊ゲ−ト３間の結合容量、Ｃｓは
ソース２と浮遊ゲ−ト３間の結合容量である。Ｖs −Ｖ
fgによってゲート酸化膜にかかる電界が強まると、通称
トンネル電流によって、電子はソース側へ引き抜かれ
る。このときの電流Ｉは、酸化膜にかかる電界をＥとし
て、 Ｉ＝ＡＳＥ² ｅｘｐ（−Ｂ／Ｅ） （３） で表される。ここで、Ａ，Ｂは定数、Ｓは電流が流れる
断面積である。この式から、電流Ｉが酸化膜を流れるた
めには、約１０ＭＶ／ｃｍ程度の電界が必要なことがわ
かる。浮遊ゲート内の電子量ＱF により制御ゲートから
みたしきい値は、 ΔＶth＝−ＱF ／Ｃ2 （４） だけシフトする。すなわち、電子が放出され、ＱＦが減
少することにより正のシフト量ΔＶthは減少する。

【０００４】以上のように（１）〜（４）式からメモリ
セルの消去特性が説明される。０．６μｍルールのメモ
リセルの一般的なパラメータを与えて、初期のΔＶthの
値を４Ｖとし、Ｖfgを変化させた結果を図１３に示す。
消去は、ΔＶthが０Ｖ、すなわち書き込み以前の状態に
戻ろうとするあたりでは、ほぼ消去時間の対数に比例し
ており、約１０倍の消去時間に対して、ΔＶthは、１．
９Ｖ変化することがわかる。勿論、（３）式は完全な指
数関数ではないので、時間とともに勾配は緩やかになっ
ていくが、この点はΔＶth＝０Ｖ近辺にはない。初期状
態でのＶthは、構造パラメータやチャネルの不純物濃度
にもよるが、０．６μｍルールのセルでは、２Ｖ程度で
ある。消去特性に対する実際のＶthの軸は、図１３の右
方にとってあるが、ΔＶthに対し２Ｖ分オフセットをは
いた状態になっている。

【０００５】さて、この従来構造のメモリセルを一括消
去（フラッシュ）ＥＥＰＲＯＭのセルアレイとした場合
には、過消去が問題となる。図１２を参照してこれを説
明する。図は、このセルアレイの回路構成図である。各
セルは、制御ゲ−トがワ−ド線に接続し、ドレインがビ
ット線に接続している。この図では、セル１が選択され
て書き込まれており、Ｖthが選択ワード線４（制御ゲー
ト）の電圧以上であるときにオフを検出したい場合を検
討する。この時、もし、セル２が過消去状態にあって、
このしきい値が０Ｖ以下になっていれば、非選択ワード
線５の電位が０Ｖであっても、選択ビット線に電流が流
れてしまう。すなわち、セル１がオフであると感知でき
ないことになり、このメモリ自体が不良になってしまう
ことになる。この過消去を防止するためには、消去の最
も遅いセルが、消去と回路的に感知できる最大のＶth
（ＶthE ）を越えた時点で、消去最速のセルがＶth＝０
の点を越えないようにしなければならない。

【０００６】

【発明が解決しようとする課題】消去のスピードは、メ
モリセルのチャネル幅、長さ、濃度、酸化膜厚、制御ゲ
ートと浮遊ゲ−トの重畳面積、などによって敏感に影響
され、そのバラツキを制御することは、セルの微細化、
メモリの大容量化に伴いますます困難になってきてい
る。一方、回路的にみれば、ＶthＥを高く設定すれば、
過消去の危険性は軽減されるが、電源マージンが悪化
し、特にセル電流が減少するためアクセス時間などの悪
化が予想される。消去特性が時間の対数にほぼ比例する
ということは、たとえ、製造ラインのゆらぎによる消去
特性のバラツキを１０倍以内に抑えることができても、
設計的にΔＶthを約２．０Ｖ許容しなければならないこ
とを意味する。また、今後の素子微細化に伴う電源電圧
の低減にも対応できない。

【０００７】本発明は、この様な事情によって成された
ものであり、構造パラメータのバラツキに伴うセル消去
特性のバラツキを低減し、大容量で微細なフラッシュＥ
ＥＰＲＯＭを形成することが可能なセル構造を備えた半
導体記憶装置を提供する事を目的とする。

【０００８】

【課題を解決するための手段】本発明は、浮遊ゲートま
たは制御ゲートの構造に関するもので、制御ゲートと浮
遊ゲ−トとの間のゲ−ト酸化膜と前記両ゲート間のどち
らか一方もしくは両方の界面に低不純物濃度の半導体領
域を設ける事を特徴としている。すなわち、本発明の半
導体記憶装置は、半導体基板と、前記半導体基板に形成
されたソ−ス／ドレイン領域と、前記半導体基板の前記
ソ−ス／ドレイン領域間のチャネル領域上に第１のゲ−
ト絶縁膜を介して形成された浮遊ゲ−トと、前記浮遊ゲ
−ト上に第２のゲ−ト絶縁膜を介して形成された制御ゲ
−トと、前記浮遊ゲ−トへの電荷の注入または放出に伴
い、前記制御ゲ−トまたは前記浮遊ゲ−トもしくはその
両者に空乏層を生ぜしめてこの浮遊ゲ−トの電位を変え
る手段とを備えていることを特徴としている。前記浮遊
ゲ−トの電位を変える手段は、前記制御ゲ−トまたは前
記浮遊ゲ−トもしくはその両者に形成される低濃度不純
物を有する半導体材料からなる領域であることができ
る。前記半導体材料がポリシリコンからなる場合におい
て、その不純物濃度は、１×１０²⁰／ｃｍ³ 以下である
ことを特徴とする。前記制御ゲ−トは、半導体層とこの
半導体層に接する高融点金属のシリサイド層からなり、
この半導体層は、前記低濃度不純物を有する半導体材料
を含む領域を備えていることができる。前記高融点金属
のシリサイド層と前記半導体層の間にバッファ層を形成
させることもできる。また、本発明の半導体記憶装置の
製造方法は、ソ−ス／ドレイン領域を半導体基板に形成
する工程と、前記半導体基板の前記ソ−ス／ドレイン領
域間のチャネル領域上に第１のゲ−ト絶縁膜を介して浮
遊ゲ−トを形成する工程と、前記浮遊ゲ−ト上に第２の
ゲ−ト絶縁膜を介して制御ゲ−トを構成する半導体層を
形成する工程と、前記半導体層に不純物を注入し、その
後この注入された不純物を拡散してその浮遊ゲ−トに面
する領域に低不純物濃度の半導体領域を形成する工程と
を備えていることを特徴としている。

【０００９】

【作用】メモリセルを消去する際に電荷が浮遊ゲートか
ら抜け、浮遊ゲートの電位が上昇し、ある値を越えた時
点で、この半導体領域に空乏層を発生させて制御ゲート
と浮遊ゲート間の容量を減少させるとともに、浮遊ゲー
トと半導体基板のソースあるいはドレイン領域との間の
電界を緩和させて消去特性をより消去時間に対して飽和
させる。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して説明
する。まず、第１の実施例を図１〜図７を用いて説明す
る。図１は、ＥＥＰＲＯＭメモリセルの断面図である。
この例では、低不純物濃度の半導体領域として制御ゲー
トの浮遊ゲートに近い部分にＰ型ポリシリコン層６を形
成することに特徴がある。半導体基板１０にはＰ型シリ
コン半導体を用い、表面領域にＮ型のソース領域２およ
びドレイン領域２１を形成する。そして、ソース／ドレ
イン領域間のチャネル形成領域の上に第１のゲート酸化
膜３１を介してポリシリコンからなる浮遊ゲ−ト３を形
成し、その上に、第２のゲート酸化膜１１を介してポリ
シリコンからなる制御ゲ−ト１を形成する。この制御ゲ
−ト１に浮遊ゲ−ト３と向い合う低不純物濃度の半導体
領域であるＰ型ポリシリコン層６を形成する。図２は、
図１３と同じメモリセルの消去特性図であるが、Ｐ型ポ
リシリコン層６の不純物濃度をパラメ−タとして１×１
０¹⁶〜２×１０¹⁸／ｃｍ³ まで変化させたときのΔＶth
の変化を示したものであり、同じ０．６μｍのセルをパ
ラメ−タとし、制御ゲート１に０Ｖ、ソース２に１０．
８Ｖを引加している。そして、その時の浮遊ゲート３の
電位Ｖfgも示す。電子がソースに引き抜かれた結果、浮
遊ゲートの電位は、負から徐々に上昇していく。Ｐ型不
純物の濃度が消去特性に及ぼす効果は、図１の構造をも
つメモリセルの浮遊ゲートと制御ゲート間の容量Ｃ2 の
変化による。浮遊ゲートが制御ゲートに対して負の状態
では、図３（ａ）に示すように、第２のゲート酸化膜近
傍の制御ゲート内のＰ型ポリシリコン６の界面の状態
は、アキュミュレーションの状態、すなわち多数キャリ
アが界面に存在している状態にある。したがって、Ｃ2
は第２のゲート酸化膜厚とゲート間の対向面積（Ｌ×Ｗ
o ）によってのみ決定される。ここで、Ｌはチャネル長
であり、Ｗo はこれらゲートの対向する長さである。す
なわち、 Ｃ2 ＝εox（Ｌ×Ｗo ）／ｔox2 ＝Ｃox （５） ここで、εoxは第２のゲ−ト酸化膜の誘電率で、ｔox2
は第２のゲート酸化膜厚である。すなわち、Ｃoxは、Ｐ
型ポリシリコン６がアキュミュレ−ション状態のときの
Ｃ2 を表している。

【００１１】ところが、浮遊ゲートの電位が上昇し、あ
るしきい値電圧Ｖ0 を越えると、図３（ｂ）に示すよう
に、第２のゲート酸化膜近傍のＰ型ポリシリコン層６界
面は空乏状態となる。すなわち、浮遊ゲート３に引き寄
せられた少数キャリアによりポリシリコン界面には空乏
層８が発生し、この容量が酸化膜容量に対して直列には
いるため、Ｃ2 は次のようになる。 Ｃ2 ＝Ｃox／（１＋２Ｃox² ・Ｖfg／ｑ・Ｎ・εsi）^0.5 （６） ここで、ｑは電荷量、ＮはＰ型ポリシリコン層の不純物
濃度、εsiはシリコンの誘電率である。この式から、Ｖ
fgが増加すると、ポリシリコン層６の第２のゲート酸化
膜近傍での空乏化によりＣ2 は激減する。図４は、この
効果を空乏層近似よりも正確なボルツマン分布で数値解
析したもので、縦軸にＣ2 ／Ｃoxをとり、横軸にＶfgを
取っている。この図では、前記しきい値電圧Ｖo は、０
Ｖとしている。

【００１２】Ｃ2 の激減は、（１）、（２）式から予想
されるように浮遊ゲートのソースに対する追随を加速す
るため、浮遊ゲートの電位はよりソース側に引き寄せら
れ、浮遊ゲートとソースの電界は緩和され、電子の放出
はおさまることになる。消去特性の微調整は、Ｃ2 をＶ
fgによりどう変化させるかによる。このためには、Ｐ型
ポリシリコン層６の不純物濃度Ｎと、しきい値電圧Ｖo
を制御すれば良い。一方、Ｖcc系の読みだし時のバイア
ス状態では、浮遊ゲートの電位は、制御ゲートに対して
Ｖo 以上とならず、Ｐ型領域の空乏化はありえない。し
たがってシフト量を求める（４）は、Ｃ2＝Ｃoxとする
従来型と同一である。空乏層が発生すれば、電界が緩和
され、電子の放出がおさまる。図２から分かるように、
時間に対する消去特性も飽和し、低不純物濃度であるほ
ど飽和傾向をしめす。

【００１３】図５は、読みだし及び書き込み状態におけ
る浮遊ゲ−ト（フロ−テイングゲ−ト）電位を示した説
明図である。縦軸は、浮遊ゲ−ト電位、横軸は、メモリ
セルの状態を示している。今、Ｖo ＝０Ｖ とすると、
書き込み、読みだし選択状態においては、消去状態およ
び書き込み状態にかかわらず浮遊ゲ−ト電位は、制御ゲ
−ト（コントロ−ルゲ−ト）電位より下にある。すなわ
ち、この状態では空乏層は生じず、特性は、空乏層のな
い従来型と変わらない。もしセルが過消去に近ければ、
非選択状態で空乏層が生じ得るが、非選択状態から選択
状態に切り替わったときのスピ−ド遅れは、セルのｇ_m
が十分大きいために殆ど認められない。したがって、本
発明により、構造パラメータの変動などにより消去特性
がバラツイても過消去状態に入らず、書き込みや読みだ
しは従来特性とは同じセル構造を実現できる。

【００１４】つぎに、図６を参照してこの実施例の製造
方法を説明する。図は、メモリセルの特に低不純物濃度
の半導体領域を中心にした製造工程の断面図である。Ｐ
型シリコン半導体基板１０表面を酸化することによっ
て、その表面上に薄い第１のゲート酸化膜３１と厚いフ
ィ−ルド酸化膜３２を形成する。これらの酸化膜上に第
１のポリシリコン膜を堆積し、周知の技術を用いてパタ
ーニングして浮遊ゲ−ト３を形成する。そして、さら
に、この浮遊ゲ−ト３を含めて半導体基板１０上にシリ
コン酸化膜を形成し、浮遊ゲ−ト３上に第２のゲート酸
化膜１１（他の部分の上では層間絶縁膜となる。）を形
成する（図６（ａ））。基板内のソース／ドレイン領域
となるＮ型不純物拡散領域は、通常の方法で形成される
ものであり、図示を省略する。ついで、ノンドープのポ
リシリコン膜を堆積した後、パタ−ニングして制御ゲ−
ト１を形成する。その後、この制御ゲ−トにＰ型不純
物、例えば、ボロンをイオン注入し、ついで活性化のた
めのアニーリングをする。これによって、制御ゲ−ト
に、その浮遊ゲ−トに近い部分に不純物濃度の低い半導
体領域（図示せず）が形成される。制御ゲ−トの表面に
近い部分は不純物濃度の高い半導体領域となり、これら
両領域の中間部分は、不純物濃度が勾配を持って変化す
る領域になる。勿論ここに濃度勾配をつける要は必ずし
も無い。この後、必要に応じてしきい値電圧Ｖo を調節
するためのイオン注入を第２のゲート酸化膜の界面付近
に行う（図６（ｂ））。この後、制御ゲ−トと接続する
ワード線の低抵抗化のため、タングステンやモリブデン
などの高融点金属や、例えば、モリブデンシリサイド、
タングステンシリサイド等のシリサイド層７を形成する
こともできる（図６（ｃ））。Ｐ型ポリシリコンの形成
方法としては、ノンドープ・ポリシリコンを堆積してか
ら不純物を拡散するかわりに、あらかじめ、Ｐ型不純物
の含まれているポリシリコンを堆積して形成することも
可能である。

【００１５】図７はメモリにおけるデ−タの消去時間の
制御ゲ−ト（コントロ−ルゲ−ト）の浮遊ゲ−ト界面お
よびその付近の不純物濃度依存性を表す特性図であり、
しきい値電圧のシフト量ΔＶthが１Ｖになる時間ｔ（１
Ｖ）とΔＶthが０Ｖ、すなわち完全に元の状態に戻る時
間ｔ（０Ｖ）を示している。使用した半導体基板は、不
純物濃度が１×１０¹⁸／ｃｍ³ のＰ型シリコン基板であ
り、印加されるソ−ス電圧Ｖs は、１０．８Ｖである。
図によると、不純物濃度が１０¹⁹／ｃｍ³ の濃い領域で
は、ｔ（１Ｖ）とｔ（０Ｖ）の比は、５倍程度である
が、不純物濃度が薄くなっていくと、その比は急激に大
きくなり、１０¹⁶／ｃｍ³ ではｔ（１Ｖ）が２倍程度し
か悪化しないのに対して、その比は１０００倍にも達す
る。したがって、この不純物濃度では、消去はΔＶthが
１Ｖ程度で十分なので、消去特性は殆ど悪化せず、しか
も過消去へのマ−ジンが増大することを意味している。
この実施例では不純物濃度が約１×１０¹⁹／ｃｍ³ 以下
より特性変化がみられるが、一般的には、１×１０²⁰／
ｃｍ³ 程度以下から変化が認められる。

【００１６】ついで、図８を参照して、第２の実施例を
説明する。図は、ＥＥＰＲＯＭのゲ−ト構造部分の断面
図である。前記実施例は、制御ゲ−トを空乏化した例に
ついて説明したが、この実施例では、浮遊ゲ−ト、とく
に、その制御ゲ−トに近い界面およびその近傍を空乏化
させる。まず、Ｐ型シリコン半導体基板１０にソ−ス領
域２およびドレイン領域２１のＮ型不純物拡散領域を形
成し、この両領域間の半導体基板１０上に第１のゲ−ト
酸化膜３１を介してポリシリコンからなる浮遊ゲ−ト３
が形成される。さらに、その上に、第２のゲ−ト酸化膜
１を介してやはりポリシリコンからなる制御ゲ−ト１が
形成されている。この場合、浮遊ゲ−トの電位が上昇し
て空乏化するためには、浮遊ゲ−ト３はＮ型の低不純物
濃度領域６を制御ゲ−ト１側に設けるか、浮遊ゲ−ト全
体を低不純物濃度化すればよい。そして、Ｐ型をＮ型に
読み替えれば、図５および図７と同様な特性がえられ
る。この実施例において、低不純物濃度の半導体領域を
形成する方法としては、浮遊ゲ−ト構成するノンド−プ
ポリシリコン層の深部にイオン注入法によりＮ型不純物
を注入し、アニ−リングにより活性化して制御ゲ−トに
対向する領域を低不純物濃度にし、半導体基板に対向す
る領域を高不純物濃度にする。また、高不純物濃度のＮ
型ポリシリコンを半導体基板上に堆積してから、その表
面領域にＰ型不純物をド−プしてこの領域の不純物濃度
を低くする方法も可能である。

【００１７】ついで、図９および図１０を参照して、第
３の実施例を説明する。通常制御ゲ−トは、メモリセル
アレイ内ではワ−ド線となり、半導体集積回路内では配
線としての役割を有する。このため、制御ゲ−トに低不
純物濃度領域を有するポリシリコンを使用すると配線抵
抗が高くなり信号の遅延が問題になる。その抵抗を低く
するために、現在では、制御ゲ−トを構成するポリシリ
コンの上にＭｏやＷなどの抵抗の低い高融点金属やＭｏ
Ｓｉなどのそれらのシリサイドを張り付けている。しか
し、このようなシリサイドと低不純物濃度ポリシリコン
の界面には、その物質の仕事関数にもよるが、ショット
キ−接合などを生ずる可能性があり、所期の目的を達成
できない場合も生ずる。図９はＥＥＰＲＯＭのゲ−ト構
造部分の断面図である。ソ−ス／ドレイン領域が形成さ
れたＰ型シリコン半導体基板の両領域間の上に第１のゲ
−ト酸化膜３１を介して浮遊ゲ−ト３を形成し、さら
に、その上に第２のゲ−ト酸化膜１１を介して制御ゲ−
ト１を形成している。この制御ゲ−ト１は浮遊ゲ−ト３
側が、Ｐ型ポリシリコンの低不純物濃度領域６からなり
その反対側の配線として機能する部分が高融点金属また
はそのシリサイド７からなる。そして、その両者の中間
には、バッファ層９が形成されている。バッファ層９に
は、例えば、導電型が前記低不純物濃度領域６と同じ
で、不純物濃度の濃いポリシリコンが可能である。ま
た、バッファ層と低不純物濃度領域とを同一のポリシリ
コンで形成し、その不純物濃度を、浮遊ゲ−ト側は低
く、シリサイド側は高くなるように濃度勾配をつけるよ
うにすることも可能である。一方、浮遊ゲ−トを空乏化
させる場合は、基板電位による影響を排除するため、浮
遊ゲ−トの制御ゲ−ト側の不純物濃度を低く半導体基板
側の不純物濃度を高くするように濃度勾配を持たせるよ
うにすることが可能である。図１０は、半導体基板とそ
の上に形成された浮遊ゲ−トおよび制御ゲ−トの断面図
およびこれらゲ−トの各部の位置の不純物濃度を表す濃
度勾配曲線図を示している。この曲線は、前実施例の２
つの例の制御ゲ−トおよび浮遊ゲ−トの状態を説明して
いるが、これらのゲ−トを同時に使う場合、すなわち、
図１０に示す状態のゲ−トを用いたＥＥＰＲＯＭも本発
明に含まれるものである。

【００１８】図２では、Ｖfgが０Ｖに達した時点で不純
物濃度による影響が顕著になってきている。この電位
は、通常フラットバンド電圧と呼ばれ、半導体と絶縁膜
を挟んで対向するポリシリコン、シリサイドまたは金属
の両方の仕事関数の影響を受ける。逆にいえば、適当な
仕事関数の材料を選べば、任意の電圧に設定することが
可能である。さらに、このフラットバンド電圧は、絶縁
膜中のＮａ^＋などの可動イオン量にも依存するので、こ
れら可動イオンを、例えば、イオン注入法などで意図的
に変化させれば、任意の値に設定が可能である。

【００１９】また、スタック型のセルを有するメモリの
製造工程では、制御ゲ−トと周辺回路のＭＯＳトランジ
スタのゲ−トとを同一物質で形成するのが通常である。
この方法によるとＰ型ポリシリコンで制御ゲ−トを形成
した場合、図９、図１０のいずれの構造であれ、周辺回
路のトランジスタのＮＭＯＳ、ＰＭＯＳともＰ型ポリシ
リコンゲ−トで形成される。一般的に、ＮＭＯＳとＰＭ
ＯＳでは、特性を左右している多数キャリアの移動度に
差があり、ＮＭＯＳの方が性能がよい。このため、ＰＭ
ＯＳの性能アップがメモリ全体としての性能向上に不可
欠である。しかし、現在はＮ型ポリシリコンをゲ−トに
使用しているので、ＰＭＯＳのチャネル領域は、仕事関
数の関係でリ−クを抑えようとすれば、半導体基板内に
形成せざるを得ず、なかなか向上しない。このような事
情を考慮すれば、本発明を従来の半導体記憶装置に適用
した場合の製造工程において、Ｐ型ポリシリコンをゲ−
トとするＰＭＯＳトランジスタが比較的容易に形成され
る。この場合ＰＭＯＳのチャネル領域は、表面に形成さ
れるために周辺回路自体の性能向上が期待できる。

【００２０】以上、本発明を、一括して浮遊ゲートから
電子を放出させるタイプのＥＥＰＲＯＭについて説明し
てきたが、浮遊ゲートに電子が注入された状態を消去と
定義し、一括して電子を注入するタイプのＥＥＰＲＯＭ
にも適用可能である。この場合、バイアス状態は、上記
と逆で、ソースあるいはドレインに対して制御ゲートを
正にバイアスする。さらに、電子の注入に伴い浮遊ゲー
トは負になってゆくので、制御ゲ−トは負に対して空乏
層が形成されるＮ型を低濃度不純物として採用し、ゲー
ト酸化膜界面に形成すれば良い。この場合、浮遊ゲ−ト
に形成される空乏層を利用するなら、これはＰ型で形成
すればよい。

【００２１】また、第１の実施例において、低不純物濃
度の半導体領域にＰ型ポリシリコンに替えてＮ型ポリシ
リコンを用いれば、過書き込みを防止する事ができる。

【００２２】

【発明の効果】制御ゲートと浮遊ゲ−トとの間のゲ−ト
酸化膜と前記両ゲート間のどちらか一方もしくは両方の
界面に低不純物濃度の半導体領域を設けることによっ
て、デ−タを消去する際に電荷が浮遊ゲートから抜け、
浮遊ゲートの電位が上昇し、この半導体領域に空乏層を
発生させて制御ゲートと浮遊ゲート間の容量を減少させ
るとともに、浮遊ゲートと半導体基板のソースあるいは
ドレイン領域との間の電界を緩和させて消去特性をより
消去時間に対して飽和させる事が可能になる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）のメモリセル断面図。

【図２】本発明の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）の消去特性図。

【図３】本発明の半導体記憶装置の制御ゲ−トの状態変
化の説明図。

【図４】本発明の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）の消去特性図。

【図５】本発明の半導体記憶装置の動作モ−ドによる浮
遊ゲ−ト電位の説明図。

【図６】本発明の半導体記憶装置の製造工程断面図。

【図７】本発明の半導体記憶装置の（フラッシュＥＥＰ
ＲＯＭ）の消去特性図。

【図８】本発明の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）のメモリセル断面図。

【図９】本発明の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）のメモリセル断面図。

【図１０】本発明の半導体記憶装置の断面図とゲ−トの
不純物濃度分布図。

【図１１】従来の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）のメモリセルの断面図。

【図１２】メモリセルアレイの回路構成図。

【図１３】従来の半導体記憶装置（フラッシュＥＥＰＲ
ＯＭ）の消去特性図。

【符号の説明】

１ 制御ゲ−ト １１ 第２のゲート酸化膜 ２ ソース領域 ２１ ドレイン領域 ３ 浮遊ゲ−ト ３１ 第１のゲート酸化膜 ３２ フィ−ルド酸化膜 ４ 選択ワ−ド線 ５ 非選択ワ−ド線 ６ 低不純物濃度の半導体領域 ７ 金属又はシリサイド層 ８ 空乏層 ９ バッファ層 １０ 半導体基板

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成されたソ−ス／ドレイン領域と、 前記半導体基板の前記ソ−ス／ドレイン領域間のチャネ
   ル領域上に第１のゲ−ト絶縁膜を介して形成された浮遊
   ゲ−トと、 前記浮遊ゲ−ト上に第２のゲ−ト絶縁膜を介して形成さ
   れた制御ゲ−トと、 前記浮遊ゲ−トへの電荷の注入または放出に伴い、前記
   制御ゲ−トまたは前記浮遊ゲ−トもしくはその両者に空
   乏層を生ぜしめてこの浮遊ゲ−トの電位を変える手段と
   を備えていることを特徴とする半導体記憶装置。
2. 【請求項２】前記浮遊ゲ−トの電位を変える手段は、前
   記制御ゲ−トまたは前記浮遊ゲ−トもしくはその両者に
   形成される低濃度不純物を有する半導体材料からなる領
   域であることを特徴とする請求項１に記載の半導体記憶
   装置。
3. 【請求項３】 前記半導体材料がポリシリコンからなる
   場合において、その不純物濃度は、１×１０²⁰／ｃｍ³
   以下であることを特徴とする請求項２に記載の半導体記
   憶装置。
4. 【請求項４】 前記制御ゲ−トは、半導体層とこの半導
   体層に接する高融点金属のシリサイド層からなり、この
   半導体層は、前記低濃度不純物を有する半導体材料を含
   む領域を備えていることを特徴とする請求項２に記載の
   半導体記憶装置。
5. 【請求項５】 前記高融点金属のシリサイド層と前記半
   導体層の間にバッファ層を形成したことを特徴とする請
   求項４に記載の半導体記憶装置。
6. 【請求項６】 ソ−ス／ドレイン領域を半導体基板に形
   成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域間のチャネ
   ル領域上に第１のゲ−ト絶縁膜を介して浮遊ゲ−トを形
   成する工程と、 前記浮遊ゲ−ト上に第２のゲ−ト絶縁膜を介して制御ゲ
   −トを構成する半導体層を形成する工程と、 前記半導体層に不純物を注入し、その後この注入された
   不純物を拡散してその浮遊ゲ−トに面する領域に低濃度
   不純物を有する半導体領域を形成する工程とを備えてい
   ることを特徴とする半導体記憶装置の製造方法。