JPH02110977A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02110977A JPH02110977A JP26277688A JP26277688A JPH02110977A JP H02110977 A JPH02110977 A JP H02110977A JP 26277688 A JP26277688 A JP 26277688A JP 26277688 A JP26277688 A JP 26277688A JP H02110977 A JPH02110977 A JP H02110977A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
電気的にプログラミング可能なフローティング形ＥＰＲ
ＯＭなどの多結晶シリコンゲートの層間絶縁膜を熱酸化
膜で形成する半導体装置の製造方法に関し、 多結晶シリコンゲートの表面を熱酸化することにより眉
間絶縁膜となる酸化膜を形成する半導体装置の製造にお
いて、製品間の酸化膜厚のばらつきを抑えることができ
る半導体装置の製造方法を提供することを目的とし、 多結晶シリコン層に不純物をドーピングし、この多結晶
シリコン層を熱酸化する工程を含む半導体装置の製造に
おいて、前記多結晶シリコン層中の不純物濃度を増速酸
化がおこらない範囲に制御することを特徴とする半導体
装置の製造方法を含み構成する。
ＯＭなどの多結晶シリコンゲートの層間絶縁膜を熱酸化
膜で形成する半導体装置の製造方法に関し、 多結晶シリコンゲートの表面を熱酸化することにより眉
間絶縁膜となる酸化膜を形成する半導体装置の製造にお
いて、製品間の酸化膜厚のばらつきを抑えることができ
る半導体装置の製造方法を提供することを目的とし、 多結晶シリコン層に不純物をドーピングし、この多結晶
シリコン層を熱酸化する工程を含む半導体装置の製造に
おいて、前記多結晶シリコン層中の不純物濃度を増速酸
化がおこらない範囲に制御することを特徴とする半導体
装置の製造方法を含み構成する。
本発明は、電気的にプログラミング可能なフローティン
グ形ＥＦＲＯＭなどの多結晶シリコンゲートの眉間絶縁
膜を熱酸化膜で形成する半導体装置の製造方法に関する
。
グ形ＥＦＲＯＭなどの多結晶シリコンゲートの眉間絶縁
膜を熱酸化膜で形成する半導体装置の製造方法に関する
。
近年のＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）メモリの高集積化と高速化の要求
に伴い、プロセスの低温化及び層間絶縁膜の薄膜化とそ
の均一性の要求が厳しくなっている。
ｃｏｎｄｕｃｔｏｒ）メモリの高集積化と高速化の要求
に伴い、プロセスの低温化及び層間絶縁膜の薄膜化とそ
の均一性の要求が厳しくなっている。
第３図は従来のフローティング形ＥＰＲＯＭセル部分の
断面図で、同図において、■はシリコン基板、２はゲー
ト酸化膜、３は第１多結晶シリコンから成るフローティ
ングゲート電極、４は層間絶縁膜、５は第２多結晶シリ
コンから成るコントロールゲート電極、６はソース領域
、７はドレイン領域である。このメモリセルでは、ゲー
ト電極とドレインに正の高電圧を印加して、ドレイン近
傍で発生する高エネルギーを持った電子（ホットエレク
トロン）をゲート酸化膜２のポテンシャル障壁を越えさ
せ、フローティングゲート電極３へ向けて注入させる。
断面図で、同図において、■はシリコン基板、２はゲー
ト酸化膜、３は第１多結晶シリコンから成るフローティ
ングゲート電極、４は層間絶縁膜、５は第２多結晶シリ
コンから成るコントロールゲート電極、６はソース領域
、７はドレイン領域である。このメモリセルでは、ゲー
ト電極とドレインに正の高電圧を印加して、ドレイン近
傍で発生する高エネルギーを持った電子（ホットエレク
トロン）をゲート酸化膜２のポテンシャル障壁を越えさ
せ、フローティングゲート電極３へ向けて注入させる。
このフローティングゲート電極３へ注入された電子の電
荷量によって、セルトランジスタのしきい値が変化しプ
ログラムされる。
荷量によって、セルトランジスタのしきい値が変化しプ
ログラムされる。
ゲート酸化膜２のポテンシャル障壁以上のエネルギーを
持つ紫外線をこのセルに当てると、フローティングゲー
ト電極３に蓄積された電子は再びシリコン基板１に戻り
、プログラム消去となる。
持つ紫外線をこのセルに当てると、フローティングゲー
ト電極３に蓄積された電子は再びシリコン基板１に戻り
、プログラム消去となる。
このようなフローティング形ＥＰＲＯＭセルは、フロー
ティングゲート電極を形成する第１多結晶シリコンを堆
積し、この第１多結晶シリコンを熱酸化して眉間絶縁膜
４を形成し、この上にコントロールゲート電極５を形成
する第２多結晶シリコンを堆積している。この多結晶シ
リコン中への不純物のドーピングには、例えば、堆積時
にドーピングガスを同時に流して多結晶シリコン層を直
接形成する方法や、アンドープ多結晶シリコン層を形成
した後に気相拡散などにより不純物導入を行う方法など
がある。この場合、多結晶シリコン中の不純物濃度は、
比較的制御しゃすい固溶限界近くで制御していたが、こ
の固溶限界濃度では、酸化速度が著しく速くなり、少し
でも濃度がずれると酸化膜の膜厚が大きくばらつく。
ティングゲート電極を形成する第１多結晶シリコンを堆
積し、この第１多結晶シリコンを熱酸化して眉間絶縁膜
４を形成し、この上にコントロールゲート電極５を形成
する第２多結晶シリコンを堆積している。この多結晶シ
リコン中への不純物のドーピングには、例えば、堆積時
にドーピングガスを同時に流して多結晶シリコン層を直
接形成する方法や、アンドープ多結晶シリコン層を形成
した後に気相拡散などにより不純物導入を行う方法など
がある。この場合、多結晶シリコン中の不純物濃度は、
比較的制御しゃすい固溶限界近くで制御していたが、こ
の固溶限界濃度では、酸化速度が著しく速くなり、少し
でも濃度がずれると酸化膜の膜厚が大きくばらつく。
従って、眉間絶縁膜４の膜厚が大きくばらつくことによ
り、ＥＰＲＯＭセルの書き込み特性、読み出し特性のば
らつきが生じるといった問題を生じていた。
り、ＥＰＲＯＭセルの書き込み特性、読み出し特性のば
らつきが生じるといった問題を生じていた。
そこで本発明は、多結晶シリコンゲート表面を熱酸化す
ることにより眉間絶縁膜となる酸化膜を形成する半導体
装置において、製品間の酸化膜厚のばらつきを抑えるこ
とができる半導体装置の製造方法を提供することを目的
とする。
ることにより眉間絶縁膜となる酸化膜を形成する半導体
装置において、製品間の酸化膜厚のばらつきを抑えるこ
とができる半導体装置の製造方法を提供することを目的
とする。
〔課題を解決するための手段］
上記目的は、多結晶シリコン層に不純物をドーピングし
、この多結晶シリコン層を熱酸化する工程を含む半導体
装置の製造において、前記多結晶シリコン層中の不純物
濃度を増速酸化がおこらない範囲に制御することにより
達成される。
、この多結晶シリコン層を熱酸化する工程を含む半導体
装置の製造において、前記多結晶シリコン層中の不純物
濃度を増速酸化がおこらない範囲に制御することにより
達成される。
本発明では、多結晶シリコン層中の不純物濃度を増速酸
化がおこらない所定の値以下に制御することで、不純物
濃度が正確に制御できなくても熱酸化により増速酸化が
おこらず、熱酸化膜の膜厚のばらつきを抑えることがで
き、ＥＰＲＯＭの書き込み特性、読み出し特性等の製品
間のばらつきをおさえることができる。
化がおこらない所定の値以下に制御することで、不純物
濃度が正確に制御できなくても熱酸化により増速酸化が
おこらず、熱酸化膜の膜厚のばらつきを抑えることがで
き、ＥＰＲＯＭの書き込み特性、読み出し特性等の製品
間のばらつきをおさえることができる。
以下、本廃明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（Ｃ）は本発明実施例のＥＦＲＯＭの製
造工程断面図である。
造工程断面図である。
まず、第１図（ａ）に示す如く、シリコン基板１１上の
素子形成領域には、熱酸化によりゲート酸化膜１２が３
００〜３５０人程度の膜厚程度成される。
素子形成領域には、熱酸化によりゲート酸化膜１２が３
００〜３５０人程度の膜厚程度成される。
次に、第１図（ｂ）に示す如く１．ゲート酸化膜１２上
に第１多結晶シリコン層１３が２０００人程度０膜厚に
堆積される。この第１多結晶シリコン層１３中には不純
物として、イオン注入などによりリン（Ｐ）が導入され
る。このリンの不純物濃度は、例えば、５Ｘ１０”ｃｍ
−”程度以下に制御する。次に、熱酸化により第１多結
晶シリコン層１３の表面に眉間絶縁膜として熱酸化膜１
４が形成される。このときの酸化条件は、例えば、酸化
温度１１００°Ｃ１酸素／アルゴン（０”／Ａｒ＝０．
５）雰囲気、酸化時間３分程度とし、３６０人程０の膜
厚に形成される。
に第１多結晶シリコン層１３が２０００人程度０膜厚に
堆積される。この第１多結晶シリコン層１３中には不純
物として、イオン注入などによりリン（Ｐ）が導入され
る。このリンの不純物濃度は、例えば、５Ｘ１０”ｃｍ
−”程度以下に制御する。次に、熱酸化により第１多結
晶シリコン層１３の表面に眉間絶縁膜として熱酸化膜１
４が形成される。このときの酸化条件は、例えば、酸化
温度１１００°Ｃ１酸素／アルゴン（０”／Ａｒ＝０．
５）雰囲気、酸化時間３分程度とし、３６０人程０の膜
厚に形成される。
ここで、本発明実施例の酸化条件におけるリン濃度と酸
化膜厚の関係を示す第２図を参照すると、横軸はリン濃
度（ｃｍ−”）を対数目盛りで表示し、縦軸は酸化膜厚
（入）を表示している。リン濃度が例えば、２ Ｘ １
０”Ｃｍ−’程度以上では酸化膜厚の変化が大きい（増
速酸化）のに対して、Ｉ ＸＩＯ”ｃｍ−’程度以下で
は、膜厚の変化がないことを示している。
化膜厚の関係を示す第２図を参照すると、横軸はリン濃
度（ｃｍ−”）を対数目盛りで表示し、縦軸は酸化膜厚
（入）を表示している。リン濃度が例えば、２ Ｘ １
０”Ｃｍ−’程度以上では酸化膜厚の変化が大きい（増
速酸化）のに対して、Ｉ ＸＩＯ”ｃｍ−’程度以下で
は、膜厚の変化がないことを示している。
次に、第１図（Ｃ）に示す如く、熱酸化膜１４上に第２
多結晶シリコンＮ１５を堆積し、フォトエツチング工程
により素子形成部の第２多結晶シリコン層１５、熱酸化
膜１４、第１多結晶シリコンＮ１３を残してすべて除去
してから、熱酸化してゲート部を酸化膜１８で覆い、周
囲から絶縁されたフローティングゲートを形成する。そ
して、不純物を拡散してソース領域１６及びドレイン領
域１７を形成する。
多結晶シリコンＮ１５を堆積し、フォトエツチング工程
により素子形成部の第２多結晶シリコン層１５、熱酸化
膜１４、第１多結晶シリコンＮ１３を残してすべて除去
してから、熱酸化してゲート部を酸化膜１８で覆い、周
囲から絶縁されたフローティングゲートを形成する。そ
して、不純物を拡散してソース領域１６及びドレイン領
域１７を形成する。
以後の工程は、図示しない層間絶縁膜を成長し、この眉
間絶縁膜にコンタクトホールを形成し、アルミニュウム
配線などを形成して、ＥＰＲＯＭが製造される。
間絶縁膜にコンタクトホールを形成し、アルミニュウム
配線などを形成して、ＥＰＲＯＭが製造される。
上記ＥＦＲＯＭの製造方法では、第１多結晶シリコン層
１３中の不純物濃度を増速酸化がおこらないＩ Ｘ １
０”ｃｍ−’程度以下に制御することで、不純物濃度が
正確に制御できなくても熱酸化により増速酸化がおこら
ない。従って、熱酸化膜１４の膜厚のばらつきを抑える
ことができ、ＥＦＲＯＭの書き込み特性、読み出し特性
等の製品間のばらつきを抑えることができた。上記実施
例により形成した熱酸化膜１４の膜厚をエリプソメトリ
−により２０点計測した結果、同一ウエバ内の膜厚のば
らつきは従来が５〜７％であったのに対して１．８％程
度になり、またロフト間の膜厚のばらつきは従来が７％
程度であったのが２％程度に改善された。
１３中の不純物濃度を増速酸化がおこらないＩ Ｘ １
０”ｃｍ−’程度以下に制御することで、不純物濃度が
正確に制御できなくても熱酸化により増速酸化がおこら
ない。従って、熱酸化膜１４の膜厚のばらつきを抑える
ことができ、ＥＦＲＯＭの書き込み特性、読み出し特性
等の製品間のばらつきを抑えることができた。上記実施
例により形成した熱酸化膜１４の膜厚をエリプソメトリ
−により２０点計測した結果、同一ウエバ内の膜厚のば
らつきは従来が５〜７％であったのに対して１．８％程
度になり、またロフト間の膜厚のばらつきは従来が７％
程度であったのが２％程度に改善された。
なお、上記実施例においては、第１多結晶シリコン層１
３に不純物としてリンを導入しているが、例えば、ヒ素
（Ａｓ）、ホウ素（Ｂ）などの不純物を導入してもよい
。この不純物の導入方法は、イオン注入以外に、固相拡
散や気相拡散などであってもよい。
３に不純物としてリンを導入しているが、例えば、ヒ素
（Ａｓ）、ホウ素（Ｂ）などの不純物を導入してもよい
。この不純物の導入方法は、イオン注入以外に、固相拡
散や気相拡散などであってもよい。
また、不純物濃度は増速酸化がおこらない範囲に制御す
ればよく、不純物濃度値は不純物の種類などに応じて変
化する。
ればよく、不純物濃度値は不純物の種類などに応じて変
化する。
さらに、本発明は、多結晶シリコン層に不純物を導入し
、この多結晶シリコン層を熱酸化して熱酸化膜を形成す
るその他の半導体装置の製造方法に適用できる。
、この多結晶シリコン層を熱酸化して熱酸化膜を形成す
るその他の半導体装置の製造方法に適用できる。
〔発明の効果］
以上説明した様に本発明によれば、多結晶シリコン層中
の不純物濃度を増速酸化がおこらない値以下に制御する
ことで、製品間の眉間絶縁膜の膜厚のばらつきを抑える
ことができ、ＥＰＲＯＭの読み出し、書き込み特性など
の特性のばらつきを抑えるに有効である。
の不純物濃度を増速酸化がおこらない値以下に制御する
ことで、製品間の眉間絶縁膜の膜厚のばらつきを抑える
ことができ、ＥＰＲＯＭの読み出し、書き込み特性など
の特性のばらつきを抑えるに有効である。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明実施例のＥＦＲＯＭの製
造工程断面図、 第２図は本発明実施例の酸化条件におけるリン濃度と酸
化膜厚の関係を示す図、 第３図は従来のフローティングゲート形ＥＰＲＯＭセル
部分の断面図である。 図中、 １１はシリコン基板、 １２はゲート酸化膜、 １３は第１多結晶シリコン層、 １４は熱酸化膜、 １５は第２多結晶シリコン層、 １６はソース領域、 １７はドレイン領域 １８は熱酸化膜 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 リソ濃度（ｃｒｎ−３） 第 図 従来のフローテ「ングケニト型−ＥＰＲＯＭ乞ル耶分の
ｉ図第 図
造工程断面図、 第２図は本発明実施例の酸化条件におけるリン濃度と酸
化膜厚の関係を示す図、 第３図は従来のフローティングゲート形ＥＰＲＯＭセル
部分の断面図である。 図中、 １１はシリコン基板、 １２はゲート酸化膜、 １３は第１多結晶シリコン層、 １４は熱酸化膜、 １５は第２多結晶シリコン層、 １６はソース領域、 １７はドレイン領域 １８は熱酸化膜 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 リソ濃度（ｃｒｎ−３） 第 図 従来のフローテ「ングケニト型−ＥＰＲＯＭ乞ル耶分の
ｉ図第 図
Claims (1)
- 【特許請求の範囲】 多結晶シリコン層（１３）に不純物をドーピングし、こ
の多結晶シリコン層（１３）を熱酸化する工程を含む半
導体装置の製造において、 前記多結晶シリコン層（１３）中の不純物濃度を増速酸
化がおこらない範囲に制御することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26277688A JPH02110977A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26277688A JPH02110977A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110977A true JPH02110977A (ja) | 1990-04-24 |
Family
ID=17380436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26277688A Pending JPH02110977A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121755A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-10-20 JP JP26277688A patent/JPH02110977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121755A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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