KR20000001261A - 이피롬 셀 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 플로팅 게이트의 형성시에 과잉산화물인 범프를 제거할 수 있는 이피롬 셀 형성 방법에 관한 것으로서, 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 일 방향으로 길게 패터닝하는 공정과, 상기 반도체기판 상에 상기 제 1 다결정실리콘층을 덮도록 치밀한 제 2 절연막을 형성하고 상기 제 2 절연막 상에 제 3 절연막 및 불순물이 도핑된 제 2 다결정실리콘층을 순차적으로 형성하는 공정과, 상기 제 2 다결정실리콘층, 제 3, 제 2 절연막, 제 1 다결정실리콘층 및 제 1 절연막을 상기 제 1 다결정실리콘층을 패터닝한 일방향과 수직인 타방향으로 패터닝하여 컨트롤 게이트, 게이트간절연막, 플로팅게이트 및 게이트절연막을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 이피롬 셀은 게이트간절연막에 과잉산화물인 범프가 형성되는 것을 방지하여 플로팅게이트와 콘트롤게이트 사이의 드레쉬홀드 전압이 감소되는 것을 방지하며, 또한, 플로팅게이트를 형성할 때 다결정실리콘이 잔류되지 않도록하여 누설 전류를 방지할 수 있는 이점이 있다.
Description
본 발명은 이피롬 셀 형성 방법에 관한 것으로서, 특히, 플로팅 게이트의 형성시에 과잉산화물인 범프를 제거하여 드레쉬홀드 전압의 감소 및 누설 전류를 방지할 수 있는 이피롬 셀 형성 방법에 관한 것이다.
이피롬(Erasable Programmable Read Only Memory : 이하, EPROM이라 칭함)은 자외선 조사 등에 의해 저장된 정보를 지우거나 재 기억시킬 수 있는 기억소자로, 두개의 다결정실리콘(Polysilicon)으로 형성된 게이트가 사용된다. 첫 번째 다결정실리콘 게이트를 플로팅게이트(Floating Gate), 두 번째 다결정실리콘 게이트를 컨트롤게이트(Control Gate)라고 하며 첫 번째 다결정실리콘 게이트인 플로팅게이트는 상, 하의 절연막으로 외부와 연결되지 않은 부유(floating)상태에 있다. 컨트롤게이트와 드레인에 고전압을 인가하면 드레인 부근의 핀치 오프 영역에서 가속된 전자의 일부가 이온화하여 플로팅게이트로부터 전계에 끌려 상기 부유된 플로팅게이트에 주입되고, 주입된 전하는 플로팅게이트에 반영구적으로 머무를 수 있게 되어 자료를 보유할 수 있게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 이피롬 셀 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이, 도전형을 띤 반도체기판(11), 예를 들어 p형의 반도체기판(11) 상에 열산화 등의 방법으로 230∼270Å정도의 두께를 갖는 제 1 절연막(13)을 형성하고, 상기 제 1 절연막(13) 상에 화학적 기상 증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 2500∼3000Å정도의 두께를 갖는 제 1 다결정실리콘층(14)을 형성하고 인(P)과 같은 도전형 불순물을 확산 또는 이온주입의 방법으로 도핑한 후 상기 제 1 다결정실리콘층(14) 및 제 1 절연막(13)을 일 방향으로 길게 패터닝한다.
그리고, 도 1b에 나타낸 바와 같이 상기 반도체기판 상에 상기 제 1 다결정실리콘층(14)을 덮는 제 2 절연막(15)을 형성하고 상기 제 2 절연막(15) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 2 다결정실리콘층(17)을 형성한다. 상기에서 제 2 절연막(15)을 1100℃의 온도로 산소 분위기에서 형성할 때, 상기 제 1 다결정실리콘층(14)이 열 사이클을 받게 되어 제 1 다결정실리콘층(14)의 결정화가 이루어진다.
그런 다음, 도 1c와 같이 상기 제 2 다결정실리콘층(17), 제 2 절연막(15), 제 1 다결정실리콘층(14) 및 제 1 절연막(13)을 상기 제 1 다결정실리콘층(14)을 패터닝한 일 방향과 수직이 되는 타방향으로 식각하여 상기 반도체기판(11) 상의 소정 부분에 이피롬 게이트를 형성한다. 상기에서 패터닝된 제 1 다결정실리콘층(14)이 플로팅게이트(16)이고, 제 2 다결정실리콘층(17)이 컨트롤게이트(18)이고, 상기 제 1 절연막(13)은 게이트 절연막(Gate Oxide)으로, 제 2 절연막(15)은 게이트간절연막(Inter Gate Oxide)으로 사용되고, 상기 플로팅게이트(16)는 상, 하에 제 1 및 제 2 절연막(13)(15)에 의해 부유 상태에 있다.
이후 공정으로 도시하지 않았지만 상기 컨트롤게이트를 마스크로 사용하여 상기 반도체기판에 상기 반도체기판과 도전형이 다른 인(P), 또는, 아세닉(As) 등의 n형 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역을 형성한다.
상술한 바와 같이, 종래에는 제 1 도전형의 반도체기판 상에 제 1 절연막, 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 일방향으로 패터닝한 후, 상기 반도체기판 상에 상기 제 1 다결정실리콘층을 덮는 제 2 절연막 및 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층, 제 2 절연막, 제 1 다결정실리콘층 및 제 1 절연막을 상기 제 1 절연막을 패터닝한 일 방향과 수직한 방향으로 패터닝하여 게이트를 형성하고 상기 반도체기판에 상기 게이트를 마스크로 사용하여 불순물을 도핑하므로서 게이트산화막, 플로팅게이트, 게이트간절연막, 컨트롤게이트를 형성하였다.
그러나, 상기의 방법으로 제조된 이피롬 트랜지스터는 1100℃의 산소 분위기에서 제 1 다결정실리콘층 상에 제 2 절연막을 형성할 때 상기 제 1 다결정실리콘층이 열 사이클을 받게되어 결정화 되면서 결정립계에서 결정(grain) 사이의 응력(stress)으로 인한 불순물 농도가 증가하게 되고 이로 인해 결정립계(grain boundary)의 산화속도가 증가하여 과잉산화물(rich oxide)인 범프(bump)가 형성된다. 상기 범프는 절연막이 부분적으로 덩어리 형태로 있기 때문에 제 2 절연막의 품질을 저하시키고 플로팅게이트의 거칠기(roughness)에 영향을 미치므로 게이트간 드레쉬홀드전압을 저하시킬 뿐만 아니라 제 2 및 제 1 다결정실리콘층을 패터닝하여 컨트롤게이트 및 플로팅게이트를 형성할 때 범프 하부에 다결정실리콘이 잔류하여 누설전류를 발생시킨다.
따라서, 본 발명의 목적은 게이트간 드레쉬홀드 전압의 저하를 방지하는 이피롬 셀 형성 방법을 제공함에 있다.
본 발명의 다른 목적은 플로팅게이트를 형성할 때 다결정실리콘이 잔류되지 않도록하여 누설전류를 방지할 수 있는 이피롬 셀 형성 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 이피롬 셀 형성 방법은 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 일 방향으로 길게 패터닝하는 공정과, 상기 반도체기판 상에 상기 제 1 다결정실리콘층을 덮도록 치밀한 제 2 절연막을 형성하고 상기 제 2 절연막 상에 제 3 절연막 및 불순물이 도핑된 제 2 다결정실리콘층을 순차적으로 형성하는 공정과, 상기 제 2 다결정실리콘층, 제 3, 제 2 절연막, 제 1 다결정실리콘층 및 제 1 절연막을 상기 제 1 다결정실리콘층을 패터닝한 일방향과 수직인 타방향으로 패터닝하여 컨트롤 게이트, 게이트간절연막, 플로팅게이트 및 게이트절연막을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 이피롬 셀 형성 방법을 도시하는 공정도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 이피롬 셀 형성 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
21 : 반도체기판 23 : 게이트절연막
28 : 플로팅게이트 29 : 게이트간절연막
30 : 컨트롤게이트
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 이피롬 셀 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이, 도전형을 띤 반도체기판(21), 예를 들어 p형의 반도체기판(11) 상에 열산화 등의 방법으로 230∼270Å정도의 두께를 갖는 제 1 절연막(23)을 형성하고, 상기 제 1 절연막(23) 상에 CVD 방법으로 2500∼3000Å정도의 두께를 갖는 제 1 다결정실리콘층(24)을 형성하고 인(P)과 같은 도전형 불순물을 확산 또는 이온주입의 방법으로 도핑한 후 상기 제 1 다결정실리콘층(24) 및 제 1 절연막(23)을 일 방향으로 길게 패터닝한다.
그리고, 도 2b에 나타낸 바와 같이 상기 반도체기판(21) 상에 상기 제 1 다결정실리콘층(24)을 덮도록 CVD 방법으로 180∼220Å정도의 두께를 갖고 치밀한 제 2 절연막(25)을 증착하고, 상기 제 2 절연막(25) 상에 1100℃의 산소 분위기에서 제 3 절연막(26)을 순차적으로 형성한다. 상기에서 CVD 방법으로 형성한 제 2 절연막(25)은 열산화에 의해 형성되는 산화막에 비해 치밀하게 형성되므로 상기 제 1 다결정실리콘층(24)이 이후에 열산화의 방법으로 형성되는 제 3 절연막(26)의 형성시에 열사이클을 받아 결정화되어도 그 결정립계에 범프가 형성되는 것을 방지할 수 있다. 이어 상기 제 3 절연막(26) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 2 다결정실리콘층(27)을 형성한다.
그런 후에, 도 2c와 같이 상기 제 2 다결정실리콘층(27), 제 3 절연막(26), 제 2 절연막(25), 제 1 다결정실리콘층(24) 및 제 1 절연막(23)을 상기 제 1 다결정실리콘층(24)을 패터닝한 일 방향과 수직한 타방향으로 패터닝한다. 상기에서 패터닝된 제 1 다결정실리콘층(24)이 플로팅게이트(28)이고, 제 2 다결정실리콘층(27)이 컨트롤게이트(29)이고, 상기 제 1 절연막(23)은 게이트 절연막(Gate Oxide)으로, 제 2 및 제 3 절연막(25)(26)이 게이트간 절연막(Inter Gate Oxide : 29)으로 사용되고, 상기 플로팅게이트(28)는 상, 하에 게이트절연막 및 게이트간절연막(23)(29)에 의해 부유 상태에 있다.
이후 공정으로 도시하지 않았지만 상기 컨트롤게이트를 마스크로 사용하여 상기 반도체기판에 상기 반도체기판과 도전형이 다른 인(P), 또는, 아세닉(As) 등의 n형 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역을 형성한다.
상술한 바와 같이, 본 발명에서는 제 1 도전형의 반도체기판 상에 제 1 절연막, 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층을 패터닝한 후, 상기 반도체기판 상에 상기 제 1 다결정실리콘층을 덮는 CVD 제 2 및 제 3 절연막 및 제 2 다결정실리콘층을 순차적으로 형성하였다. 그런 후에 상기 제 2 다결정실리콘층, 제 3, 제 2 절연막, 제 1 다결정실리콘층 및 제 1 절연막을 순차적으로 패터닝하여 이피롬 셀을 형성하였다.
따라서, 본 발명에 따른 이피롬 셀은 게이트간절연막에 과잉산화물인 범프가 형성되는 것을 방지하여 플로팅게이트와 콘트롤게이트 사이의 드레쉬홀드 전압이 감소되는 것을 방지하며, 또한, 플로팅게이트를 형성할 때 다결정실리콘이 잔류되지 않도록하여 누설 전류를 방지할 수 있는 이점이 있다.
Claims (3)
- 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 일 방향으로 길게 패터닝하는 공정과,상기 반도체기판 상에 상기 제 1 다결정실리콘층을 덮도록 치밀한 제 2 절연막을 형성하고 상기 제 2 절연막 상에 제 3 절연막 및 불순물이 도핑된 제 2 다결정실리콘층을 순차적으로 형성하는 공정과,상기 제 2 다결정실리콘층, 제 3, 제 2 절연막, 제 1 다결정실리콘층 및 제 1 절연막을 상기 제 1 다결정실리콘층을 패터닝한 일방향과 수직인 타방향으로 상기 반도체기판이 노출되도록 패터닝하여 컨트롤 게이트, 게이트간절연막, 플로팅게이트 및 게이트절연막을 형성하는 공정을 구비하는 이피롬 셀 형성 방법.
- 청구항 1에 있어서 상기 게이트간절연막을 제 3 및 제 2 절연막으로 형성하는 이피롬 셀 형성 방법.
- 청구항 1에 있어서 상기 제 2 절연막을 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성하는 이피롬 셀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021443A KR20000001261A (ko) | 1998-06-10 | 1998-06-10 | 이피롬 셀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021443A KR20000001261A (ko) | 1998-06-10 | 1998-06-10 | 이피롬 셀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000001261A true KR20000001261A (ko) | 2000-01-15 |
Family
ID=19538837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980021443A KR20000001261A (ko) | 1998-06-10 | 1998-06-10 | 이피롬 셀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000001261A (ko) |
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-
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