JPH1167941A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1167941A JPH1167941A JP9229516A JP22951697A JPH1167941A JP H1167941 A JPH1167941 A JP H1167941A JP 9229516 A JP9229516 A JP 9229516A JP 22951697 A JP22951697 A JP 22951697A JP H1167941 A JPH1167941 A JP H1167941A
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Abstract
(57)【要約】
【課題】 優れたデータ保持特性を有し、歩留まりが高
く、長寿命な不揮発性半導体記憶装置及びその製造方法
を提供する。 【解決手段】 コントロールゲートにドープする不純物
に上層で高い濃度分布をもたせることにより、絶縁膜中
に不純物が偏析することを抑止し、トラップサイト生
成、リーク電流や、絶縁破壊を防止する。
く、長寿命な不揮発性半導体記憶装置及びその製造方法
を提供する。 【解決手段】 コントロールゲートにドープする不純物
に上層で高い濃度分布をもたせることにより、絶縁膜中
に不純物が偏析することを抑止し、トラップサイト生
成、リーク電流や、絶縁破壊を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの膜質の向上、歩留
まりの向上、長寿命化に関する。
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの膜質の向上、歩留
まりの向上、長寿命化に関する。
【０００２】
【従来の技術】近年、携帯電話やデジタルスチルカメラ
等携帯用電子機器の応用分野の拡大に伴い、電気的にプ
ログラム及び消去可能な不揮発性半導体記憶装置(EEPRO
M; Electrically Erasable and Programmable Read Onl
y Memory)が注目されている。EEPROMはフローティング
ゲートに電荷が蓄積されているか否かで２値またはそれ
以上の情報を記録し、フローティングゲートの電荷の有
無によるソース領域とドレイン領域との間の導通の変化
によって情報を読み取る不揮発性半導体記憶装置であ
り、大きくわけてスタックゲート型とスプリットゲート
型に分類される。この内スプリットゲート型フラッシュ
EEPROMは例えば米国特許第５０２９１３０号、第５０４
５４８８号、５０６７１０８号に記載されている。この
スプリットゲート型フラッシュEEPROMは第４図に示すよ
うに、半導体基板３１上に所定間隔隔てて形成されたド
レイン領域４３及びソース領域４４の間にチャネル領域
４５が形成されている。チャネル領域４５の一部上にゲ
ート絶縁膜４０を介して、ソース領域４４の一部上に延
在するフローティングゲート３７が形成され、該フロー
ティングゲート３７の上部及び側部をトンネル絶縁膜３
９を介して被覆し、かつドレイン領域４３の一部上に延
在したコントロールゲート４２が形成されている。
等携帯用電子機器の応用分野の拡大に伴い、電気的にプ
ログラム及び消去可能な不揮発性半導体記憶装置(EEPRO
M; Electrically Erasable and Programmable Read Onl
y Memory)が注目されている。EEPROMはフローティング
ゲートに電荷が蓄積されているか否かで２値またはそれ
以上の情報を記録し、フローティングゲートの電荷の有
無によるソース領域とドレイン領域との間の導通の変化
によって情報を読み取る不揮発性半導体記憶装置であ
り、大きくわけてスタックゲート型とスプリットゲート
型に分類される。この内スプリットゲート型フラッシュ
EEPROMは例えば米国特許第５０２９１３０号、第５０４
５４８８号、５０６７１０８号に記載されている。この
スプリットゲート型フラッシュEEPROMは第４図に示すよ
うに、半導体基板３１上に所定間隔隔てて形成されたド
レイン領域４３及びソース領域４４の間にチャネル領域
４５が形成されている。チャネル領域４５の一部上にゲ
ート絶縁膜４０を介して、ソース領域４４の一部上に延
在するフローティングゲート３７が形成され、該フロー
ティングゲート３７の上部及び側部をトンネル絶縁膜３
９を介して被覆し、かつドレイン領域４３の一部上に延
在したコントロールゲート４２が形成されている。
【０００３】以下にスプリットゲート型フラッシュEEPR
OMセルの動作について、図４に基づいて述べる。先ず、
データを書き込むときには、コントロールゲート４２と
ソース領域４４に電圧を印加し（例えばコントロールゲ
ート４２に2V、ソース領域４４に12V）、チャネル領域
４５に電流を流すことによりフローティングゲート３７
に熱電子を注入して蓄積させる。また、データを消去す
るときには、ドレイン領域４３及びソース領域４４に電
圧を印加せず、コントロールゲート４２に電圧（例えば
15V）を印加することにより、フローティングゲート３
７に蓄積されている電子をファウラー・ノルドハイムト
ンネル電流（Fowler-Nordheim tunneling current、以
下FNトンネル電流と言う）としてコントロールゲート４
２へ引き抜く。
OMセルの動作について、図４に基づいて述べる。先ず、
データを書き込むときには、コントロールゲート４２と
ソース領域４４に電圧を印加し（例えばコントロールゲ
ート４２に2V、ソース領域４４に12V）、チャネル領域
４５に電流を流すことによりフローティングゲート３７
に熱電子を注入して蓄積させる。また、データを消去す
るときには、ドレイン領域４３及びソース領域４４に電
圧を印加せず、コントロールゲート４２に電圧（例えば
15V）を印加することにより、フローティングゲート３
７に蓄積されている電子をファウラー・ノルドハイムト
ンネル電流（Fowler-Nordheim tunneling current、以
下FNトンネル電流と言う）としてコントロールゲート４
２へ引き抜く。
【０００４】以下に従来のスプリットゲート型フラッシ
ュEEPROMセルの製造方法を述べる。 工程１：第５図（a）に示すように、p型単結晶半導体基
板３１上に熱酸化法を用いてSiO2膜からなる第１の絶縁
膜３２を形成する。次に減圧ＣＶＤ（ChemicalVapor De
position）法を用いてポリシリコン膜を形成し、エネル
ギー25keV、密度2.5E14cm-2のイオンビームを用いてリ
ンを全面に注入して第１の導電膜３３を形成する。さら
に減圧ＣＶＤ法を用いてシリコン窒化膜３４を形成し、
該シリコン窒化膜３４をエッチングして開口部３５を形
成する。
ュEEPROMセルの製造方法を述べる。 工程１：第５図（a）に示すように、p型単結晶半導体基
板３１上に熱酸化法を用いてSiO2膜からなる第１の絶縁
膜３２を形成する。次に減圧ＣＶＤ（ChemicalVapor De
position）法を用いてポリシリコン膜を形成し、エネル
ギー25keV、密度2.5E14cm-2のイオンビームを用いてリ
ンを全面に注入して第１の導電膜３３を形成する。さら
に減圧ＣＶＤ法を用いてシリコン窒化膜３４を形成し、
該シリコン窒化膜３４をエッチングして開口部３５を形
成する。
【０００５】工程２：第５図（b）に示すように、該開
口部３５をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon）法によって該導電膜３３にSiO2膜から
なる選択酸化膜３６を形成する。この時、シリコン窒化
膜３４の端部下にバーズビーク３６aが形成される。 工程３：第５図（c）に示すように、熱リン酸によりシ
リコン窒化膜３４を除去し、該選択酸化膜３６をマスク
として、異方性エッチングを行い、フローティングゲー
ト３７を形成する。この時、該バーズビーク３６aが形
成されているために、フローティングゲート３７上縁部
はバーズビーク３６aに沿って尖鋭になり、突起部３７a
が形成される。次に、フッ酸系のエッチング液を用い
て、第１の絶縁膜３２をフローティングゲート３７直下
のみに残るように等方性エッチングを行う。
口部３５をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon）法によって該導電膜３３にSiO2膜から
なる選択酸化膜３６を形成する。この時、シリコン窒化
膜３４の端部下にバーズビーク３６aが形成される。 工程３：第５図（c）に示すように、熱リン酸によりシ
リコン窒化膜３４を除去し、該選択酸化膜３６をマスク
として、異方性エッチングを行い、フローティングゲー
ト３７を形成する。この時、該バーズビーク３６aが形
成されているために、フローティングゲート３７上縁部
はバーズビーク３６aに沿って尖鋭になり、突起部３７a
が形成される。次に、フッ酸系のエッチング液を用い
て、第１の絶縁膜３２をフローティングゲート３７直下
のみに残るように等方性エッチングを行う。
【０００６】工程４：第５図（d）に示すように全面に
熱酸化を行い、SiO2膜からなる第２の絶縁膜３８を形成
する。第１の絶縁膜３２の残っている部分と第２の絶縁
膜３８とがトンネル絶縁膜３９及びゲート絶縁膜４０に
なる。次に、減圧ＣＶＤ法を用いてポリシリコン膜を形
成し、POCl3とO2との混合ガスを用いた熱拡散法によ
り、ポリシリコン膜にリンをドープすることにより、第
２の導電膜４１を形成する。
熱酸化を行い、SiO2膜からなる第２の絶縁膜３８を形成
する。第１の絶縁膜３２の残っている部分と第２の絶縁
膜３８とがトンネル絶縁膜３９及びゲート絶縁膜４０に
なる。次に、減圧ＣＶＤ法を用いてポリシリコン膜を形
成し、POCl3とO2との混合ガスを用いた熱拡散法によ
り、ポリシリコン膜にリンをドープすることにより、第
２の導電膜４１を形成する。
【０００７】工程５：第４図に示すように、第２の導電
膜４１を、フローティングゲート３７上部及び側部とチ
ャネル領域４５の一部上に残存するようにエッチングし
て、コントロールゲート４２を形成する。次に、フロー
ティングゲート３７及びコントロールゲート４２をマス
クとして、半導体基板３１にn型不純物（ヒ素、リン
等）をイオン注入し、アニール処理を行い、n型ドレイ
ン領域４３とn型ソース領域４４とを形成する。
膜４１を、フローティングゲート３７上部及び側部とチ
ャネル領域４５の一部上に残存するようにエッチングし
て、コントロールゲート４２を形成する。次に、フロー
ティングゲート３７及びコントロールゲート４２をマス
クとして、半導体基板３１にn型不純物（ヒ素、リン
等）をイオン注入し、アニール処理を行い、n型ドレイ
ン領域４３とn型ソース領域４４とを形成する。
【０００８】以上により、スプリットゲート型フラッシ
ュEEPROMセルが形成される。
ュEEPROMセルが形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、コントロールゲート４２にドープしたリ
ンが、例えば工程５のアニール等の熱処理を伴う工程で
わずかながらフローティングゲート３７表面及び近傍の
絶縁膜中に偏析する。上記のような不純物イオンの偏析
はドープする不純物をリンからヒ素に変更しても同様に
生じる。この不純物原子を核とした領域は、トラップサ
イト（trap site）となりうる。このトラップサイトが
例えば第６図（b）に示すように突起部３７a近傍のトン
ネル絶縁膜３９中に形成されると、ここにFNトンネル電
流の電子が捕獲されることによって、消去モード時に印
加される電圧による電界を打ち消してしまい、消去効率
の劣化、バラツキ等を招く。また、これらのトラップサ
イト４６を経路として第６図（b）中の矢印Bの様にリー
ク電流が流れ、フローティングゲートの保持可能電荷量
の減少によるデータ保持特性の劣化や、さらには絶縁破
壊を引き起こす原因の一つとなっていた。また、トラッ
プサイト４６に捕獲される電子は書き込み消去を繰り返
すうちに増えるので、製造直後には良好な特性を示して
いても、徐々にリーク電流が流れるようになる。従っ
て、トラップサイト４６の存在はEEPROMの寿命を短くす
る原因にもなっていた。
製造方法では、コントロールゲート４２にドープしたリ
ンが、例えば工程５のアニール等の熱処理を伴う工程で
わずかながらフローティングゲート３７表面及び近傍の
絶縁膜中に偏析する。上記のような不純物イオンの偏析
はドープする不純物をリンからヒ素に変更しても同様に
生じる。この不純物原子を核とした領域は、トラップサ
イト（trap site）となりうる。このトラップサイトが
例えば第６図（b）に示すように突起部３７a近傍のトン
ネル絶縁膜３９中に形成されると、ここにFNトンネル電
流の電子が捕獲されることによって、消去モード時に印
加される電圧による電界を打ち消してしまい、消去効率
の劣化、バラツキ等を招く。また、これらのトラップサ
イト４６を経路として第６図（b）中の矢印Bの様にリー
ク電流が流れ、フローティングゲートの保持可能電荷量
の減少によるデータ保持特性の劣化や、さらには絶縁破
壊を引き起こす原因の一つとなっていた。また、トラッ
プサイト４６に捕獲される電子は書き込み消去を繰り返
すうちに増えるので、製造直後には良好な特性を示して
いても、徐々にリーク電流が流れるようになる。従っ
て、トラップサイト４６の存在はEEPROMの寿命を短くす
る原因にもなっていた。
【００１０】
【課題を解決するための手段】請求項１及び２に記載の
発明は上記の問題点を解決するために成されたもので、
コントロールゲートにドープする不純物の濃度分布に特
徴を有し、コントロールゲートの下層では低く、上層で
は高い濃度分布を与えた不揮発性半導体記憶装置であ
る。これにより、コントロールゲートがトンネル絶縁膜
やゲート絶縁膜に接する部分の不純物濃度が低いため、
不純物が過剰にコントロールゲート表面に偏析したり、
絶縁膜中に混入することを回避でき、これらに起因する
トラップサイトの形成を抑止できるものであり、従っ
て、不揮発性半導体記憶装置のデータ保持特性の向上、
歩留まりの向上、長寿命化ができるものである。
発明は上記の問題点を解決するために成されたもので、
コントロールゲートにドープする不純物の濃度分布に特
徴を有し、コントロールゲートの下層では低く、上層で
は高い濃度分布を与えた不揮発性半導体記憶装置であ
る。これにより、コントロールゲートがトンネル絶縁膜
やゲート絶縁膜に接する部分の不純物濃度が低いため、
不純物が過剰にコントロールゲート表面に偏析したり、
絶縁膜中に混入することを回避でき、これらに起因する
トラップサイトの形成を抑止できるものであり、従っ
て、不揮発性半導体記憶装置のデータ保持特性の向上、
歩留まりの向上、長寿命化ができるものである。
【００１１】請求項３に記載の発明は、上記発明に加え
てさらにコントロールゲートを形成するシリコン膜を非
晶質シリコンとしたので、トラップサイトの形成を抑止
するとともに、コントロールゲートの表面形状が滑らか
になるので、さらにデータ保持特性の向上ができるもの
である。請求項４に記載の発明によれば、そのような不
揮発性半導体記憶装置を特別な装置を必要とせずに得る
ことができる。
てさらにコントロールゲートを形成するシリコン膜を非
晶質シリコンとしたので、トラップサイトの形成を抑止
するとともに、コントロールゲートの表面形状が滑らか
になるので、さらにデータ保持特性の向上ができるもの
である。請求項４に記載の発明によれば、そのような不
揮発性半導体記憶装置を特別な装置を必要とせずに得る
ことができる。
【００１２】
【発明の実施の形態】以下に、本発明の第１の実施形態
の不揮発性半導体記憶装置の製造方法について第１図乃
至第２図に基づいて述べる。 工程１：第１図（a）に示すように、p型単結晶半導体基
板１上に熱酸化法を用いてSiO2膜からなる第１の絶縁膜
２を５０Å乃至２００Åの厚さで形成し、次に絶縁膜２
上に非晶質シリコン（アモルファスシリコン、以下αシ
リコンと略記）からなる第１のシリコン膜を、減圧CVD
法により、例えば温度５３０度、真空度５３Paでモノシ
ラン(SiH4）を用いて厚さ１５００Åに形成し、エネル
ギー25keV、密度2.5E14cm-2のイオンビームを用いてリ
ンを全面に注入して第１のシリコン膜３を形成する。次
にシリコン窒化膜４を減圧ＣＶＤ法を用いて形成し、該
シリコン窒化膜４を図示しないフォトリソグラフィによ
るマスクを用いてエッチングして開口部５を形成する。
の不揮発性半導体記憶装置の製造方法について第１図乃
至第２図に基づいて述べる。 工程１：第１図（a）に示すように、p型単結晶半導体基
板１上に熱酸化法を用いてSiO2膜からなる第１の絶縁膜
２を５０Å乃至２００Åの厚さで形成し、次に絶縁膜２
上に非晶質シリコン（アモルファスシリコン、以下αシ
リコンと略記）からなる第１のシリコン膜を、減圧CVD
法により、例えば温度５３０度、真空度５３Paでモノシ
ラン(SiH4）を用いて厚さ１５００Åに形成し、エネル
ギー25keV、密度2.5E14cm-2のイオンビームを用いてリ
ンを全面に注入して第１のシリコン膜３を形成する。次
にシリコン窒化膜４を減圧ＣＶＤ法を用いて形成し、該
シリコン窒化膜４を図示しないフォトリソグラフィによ
るマスクを用いてエッチングして開口部５を形成する。
【００１３】工程２：第１図（b）に示すように、シリ
コン窒化膜４をマスクとして熱酸化するLOCOS法によっ
て第１のシリコン膜３にSiO2膜からなる選択酸化膜６を
形成する。この時、シリコン窒化膜４の端部下にバーズ
ビーク６aが形成される。 工程３：第１図（c）に示すように、熱リン酸によりシ
リコン窒化膜４を除去し、選択酸化膜６をマスクとし
て、第１のシリコン膜３に異方性エッチングを行い、フ
ローティングゲート７を形成する。この時、バーズビー
ク６aが形成されているために、フローティングゲート
７上縁部はバーズビーク６aに沿って尖鋭になり、突起
部７aが形成される。
コン窒化膜４をマスクとして熱酸化するLOCOS法によっ
て第１のシリコン膜３にSiO2膜からなる選択酸化膜６を
形成する。この時、シリコン窒化膜４の端部下にバーズ
ビーク６aが形成される。 工程３：第１図（c）に示すように、熱リン酸によりシ
リコン窒化膜４を除去し、選択酸化膜６をマスクとし
て、第１のシリコン膜３に異方性エッチングを行い、フ
ローティングゲート７を形成する。この時、バーズビー
ク６aが形成されているために、フローティングゲート
７上縁部はバーズビーク６aに沿って尖鋭になり、突起
部７aが形成される。
【００１４】工程４：第１図（d）に示すように全面に
熱酸化を行い、SiO2膜からなる第２の絶縁膜８を形成す
る。次にαシリコンからなる第２のシリコン膜９を減圧
ＣＶＤ法により、例えば温度５３０度、真空度５３Paで
SiH4を用いて厚さ５０乃至５００Åに形成する。次にリ
ンをドープしたドープドαシリコン膜からなる第３のシ
リコン膜１０を、減圧ＣＶＤ法により、例えば温度５３
０度、真空度５３Paでモノシラン１０００sccmに１％PH
3/He１０sccmを用いて厚さ５００乃至９５０Åに形成す
る。第１の絶縁膜２の残っている部分と第２の絶縁膜８
とがトンネル絶縁膜１１及びゲート絶縁膜１２になる。
熱酸化を行い、SiO2膜からなる第２の絶縁膜８を形成す
る。次にαシリコンからなる第２のシリコン膜９を減圧
ＣＶＤ法により、例えば温度５３０度、真空度５３Paで
SiH4を用いて厚さ５０乃至５００Åに形成する。次にリ
ンをドープしたドープドαシリコン膜からなる第３のシ
リコン膜１０を、減圧ＣＶＤ法により、例えば温度５３
０度、真空度５３Paでモノシラン１０００sccmに１％PH
3/He１０sccmを用いて厚さ５００乃至９５０Åに形成す
る。第１の絶縁膜２の残っている部分と第２の絶縁膜８
とがトンネル絶縁膜１１及びゲート絶縁膜１２になる。
【００１５】工程５：第２図に示すように、第２のシリ
コン膜９及び第３のシリコン膜１０を、フローティング
ゲート７上部及び側部とチャネル領域１２の一部上に残
存するようにエッチングして、コントロールゲート１３
を形成する。次に、フローティングゲート７及びコント
ロールゲート１３をマスクとして、半導体基板１にn型
不純物（ヒ素、リン等）をイオン注入し、アニール処理
を行い、n型ソース領域１４とn型ドレイン領域１５とを
形成する。
コン膜９及び第３のシリコン膜１０を、フローティング
ゲート７上部及び側部とチャネル領域１２の一部上に残
存するようにエッチングして、コントロールゲート１３
を形成する。次に、フローティングゲート７及びコント
ロールゲート１３をマスクとして、半導体基板１にn型
不純物（ヒ素、リン等）をイオン注入し、アニール処理
を行い、n型ソース領域１４とn型ドレイン領域１５とを
形成する。
【００１６】ところで、第２図中では説明のためにコン
トロールゲート１３を２つの層９、１０に分けて描いて
いるが、第３のシリコン膜１０に添加した不純物は、例
えば工程５のアニール処理のような、それ以降の加熱処
理を行う工程において、徐々に下の層９に拡散するた
め、両層の境界は不明瞭になり、不純物濃度は上部で高
い濃度分布を持つ一つの層となる。従って、第３のシリ
コン膜１０、即ち、コントロールゲートの上層１０の不
純物濃度及び厚さは、コントロールゲート１３の下層の
表層部に不純物の存在しない空乏層が形成されない様に
設定されていれば変更することが可能である。
トロールゲート１３を２つの層９、１０に分けて描いて
いるが、第３のシリコン膜１０に添加した不純物は、例
えば工程５のアニール処理のような、それ以降の加熱処
理を行う工程において、徐々に下の層９に拡散するた
め、両層の境界は不明瞭になり、不純物濃度は上部で高
い濃度分布を持つ一つの層となる。従って、第３のシリ
コン膜１０、即ち、コントロールゲートの上層１０の不
純物濃度及び厚さは、コントロールゲート１３の下層の
表層部に不純物の存在しない空乏層が形成されない様に
設定されていれば変更することが可能である。
【００１７】以上により、スプリットゲート型フラッシ
ュEEPROMセルが形成される。尚、上記工程４において、
第２のシリコン膜９、第３のシリコン膜１０は、明確な
境界を必要としていないので、堆積条件を時間を追って
連続的に変化させて一度に形成しても良い。ただし、こ
の場合、αシリコンと、ドープドαシリコンとの熱膨張
率の違いから、ドープドαシリコンが剥離して、ダスト
の原因となるため、別途ダストの対策が必要である。
ュEEPROMセルが形成される。尚、上記工程４において、
第２のシリコン膜９、第３のシリコン膜１０は、明確な
境界を必要としていないので、堆積条件を時間を追って
連続的に変化させて一度に形成しても良い。ただし、こ
の場合、αシリコンと、ドープドαシリコンとの熱膨張
率の違いから、ドープドαシリコンが剥離して、ダスト
の原因となるため、別途ダストの対策が必要である。
【００１８】第２図は本発明の第２の実施形態の不揮発
性半導体記憶装置である。ｐ型半導体基板１上に所定間
隔隔てて形成されたn型のソース領域１４及びn型のドレ
イン領域１５の間にチャネル領域１６が形成されてい
る。チャネル領域１６の一部上にゲート絶縁膜１２を介
して、ソース領域１４に延在するフローティングゲート
７が形成されている。フローティングゲート７の上部及
び側部をトンネル絶縁膜１１及び選択酸化膜６を介して
被覆し、かつドレイン領域１５の一部上に延在したコン
トロールゲート１３が形成されている。コントロールゲ
ート１３は、シリコン膜に不純物が添加されて形成され
ており、その濃度は上層１０では高く、下層９では低く
なっている。上記のように、コントロールゲート１３を
構成したことによって、コントロールゲート１３のトン
ネル絶縁膜１１を介して、フローティングゲート７に対
向する部分は、不純物濃度が低いので、突起部７a近傍
のトンネル絶縁膜１１中に不純物が偏析することはほと
んどない。従って、トンネル絶縁膜１１中にトラップサ
イトが形成されることがないので、良好な消去特性を維
持できるとともに、フローティングゲート７とコントロ
ールゲート１３の間にリーク電流が流れることがないの
で、良好なデータ保持特性を維持でき、トンネル絶縁膜
１１の絶縁破壊も防止できる。
性半導体記憶装置である。ｐ型半導体基板１上に所定間
隔隔てて形成されたn型のソース領域１４及びn型のドレ
イン領域１５の間にチャネル領域１６が形成されてい
る。チャネル領域１６の一部上にゲート絶縁膜１２を介
して、ソース領域１４に延在するフローティングゲート
７が形成されている。フローティングゲート７の上部及
び側部をトンネル絶縁膜１１及び選択酸化膜６を介して
被覆し、かつドレイン領域１５の一部上に延在したコン
トロールゲート１３が形成されている。コントロールゲ
ート１３は、シリコン膜に不純物が添加されて形成され
ており、その濃度は上層１０では高く、下層９では低く
なっている。上記のように、コントロールゲート１３を
構成したことによって、コントロールゲート１３のトン
ネル絶縁膜１１を介して、フローティングゲート７に対
向する部分は、不純物濃度が低いので、突起部７a近傍
のトンネル絶縁膜１１中に不純物が偏析することはほと
んどない。従って、トンネル絶縁膜１１中にトラップサ
イトが形成されることがないので、良好な消去特性を維
持できるとともに、フローティングゲート７とコントロ
ールゲート１３の間にリーク電流が流れることがないの
で、良好なデータ保持特性を維持でき、トンネル絶縁膜
１１の絶縁破壊も防止できる。
【００１９】第３図は本発明の第３の実施形態の不揮発
性半導体記憶装置である。ｐ型半導体基板５１上に所定
間隔隔てて形成されたn型のソース領域５２及びn型のド
レイン領域５３の間にチャネル領域５４が形成されてい
る。チャネル領域５４上にゲート絶縁膜５５を介して、
ソース領域５２及びドレイン領域５３に延在するフロー
ティングゲート５６が形成されている。フローティング
ゲート５６の上部を絶縁膜５７を介して被覆したコント
ロールゲート６０が形成されている。コントロールゲー
ト６０は、シリコン膜に不純物が添加されて形成されて
おり、その濃度は上層５９では高く、下層５８では低く
なっている。本実施例は、いわゆるスタックゲート型フ
ラッシュEEPROMである。スタックゲート型フラッシュEE
PROMにおいては、書き込み消去はもっぱらフローティン
グゲート５６とチャネル領域５４との間で行われるの
で、本発明はスプリットゲート型フラッシュEEPROMにお
いてこそ大きな効果を生じるものであるが、本実施例に
おいても、コントロールゲート６０近傍に不純物が偏析
しないので、絶縁膜５７中にトラップサイトが形成され
ず、絶縁膜５７の絶縁破壊が防止できる。
性半導体記憶装置である。ｐ型半導体基板５１上に所定
間隔隔てて形成されたn型のソース領域５２及びn型のド
レイン領域５３の間にチャネル領域５４が形成されてい
る。チャネル領域５４上にゲート絶縁膜５５を介して、
ソース領域５２及びドレイン領域５３に延在するフロー
ティングゲート５６が形成されている。フローティング
ゲート５６の上部を絶縁膜５７を介して被覆したコント
ロールゲート６０が形成されている。コントロールゲー
ト６０は、シリコン膜に不純物が添加されて形成されて
おり、その濃度は上層５９では高く、下層５８では低く
なっている。本実施例は、いわゆるスタックゲート型フ
ラッシュEEPROMである。スタックゲート型フラッシュEE
PROMにおいては、書き込み消去はもっぱらフローティン
グゲート５６とチャネル領域５４との間で行われるの
で、本発明はスプリットゲート型フラッシュEEPROMにお
いてこそ大きな効果を生じるものであるが、本実施例に
おいても、コントロールゲート６０近傍に不純物が偏析
しないので、絶縁膜５７中にトラップサイトが形成され
ず、絶縁膜５７の絶縁破壊が防止できる。
【００２０】尚、以上の実施形態において、スプリット
ゲート型フラッシュEEPROM及びスタックゲート型フラッ
シュEEPROMを例示したが、フローティングゲートに電荷
を保持することによって情報を記憶する装置であれば、
これら以外の半導体記憶装置に本発明を適用できること
は言うまでもない。以上の実施形態において、シリコン
膜としてαシリコンを、不純物添加膜としてαシリコン
にリンをドープしたドープドαシリコンをそれぞれ挙げ
て説明したが、これらのうち任意の層をポリシリコンに
置き換えても良く、また、αシリコンを加熱処理して結
晶化し、ポリシリコンに変化させても良い。ただし、こ
の場合、ポリシリコン膜を酸化させる各工程において、
酸化膜中にグレインと呼ばれるSi粒塊が残る場合があ
る。また、グレインが各ゲート７、１３の表層近傍に発
生すると、各ゲート７、１３の表面に凹凸が形成され
る。この様な凹凸は、局所的な電界集中を引き起こし、
EEPROMセルの電圧特性にバラツキを生じさせる場合があ
る。さらに、絶縁膜中に残留、あるいは突出したグレイ
ンは、トラップサイトと同様に、リーク電流の経路とな
り、絶縁破壊などの原因となる。また、ポリシリコン膜
の中央層にイオン注入法を用いて不純物の濃度の高い領
域を形成しようとした場合、イオンの侵入角度と結晶格
子方向が一致した時、イオンの侵入深さが極端に深くな
ることがあるので、注意を要する。本実施例に示したよ
うに、αシリコンを用いれば、グレインは形成されず、
各ゲート７、１３の表面が滑らかに形成されるので、膜
質の向上や均一化ができ、また、αシリコンは結晶構造
を有しないため、イオン侵入深さは侵入角度に依存しな
いので、より効果的である。
ゲート型フラッシュEEPROM及びスタックゲート型フラッ
シュEEPROMを例示したが、フローティングゲートに電荷
を保持することによって情報を記憶する装置であれば、
これら以外の半導体記憶装置に本発明を適用できること
は言うまでもない。以上の実施形態において、シリコン
膜としてαシリコンを、不純物添加膜としてαシリコン
にリンをドープしたドープドαシリコンをそれぞれ挙げ
て説明したが、これらのうち任意の層をポリシリコンに
置き換えても良く、また、αシリコンを加熱処理して結
晶化し、ポリシリコンに変化させても良い。ただし、こ
の場合、ポリシリコン膜を酸化させる各工程において、
酸化膜中にグレインと呼ばれるSi粒塊が残る場合があ
る。また、グレインが各ゲート７、１３の表層近傍に発
生すると、各ゲート７、１３の表面に凹凸が形成され
る。この様な凹凸は、局所的な電界集中を引き起こし、
EEPROMセルの電圧特性にバラツキを生じさせる場合があ
る。さらに、絶縁膜中に残留、あるいは突出したグレイ
ンは、トラップサイトと同様に、リーク電流の経路とな
り、絶縁破壊などの原因となる。また、ポリシリコン膜
の中央層にイオン注入法を用いて不純物の濃度の高い領
域を形成しようとした場合、イオンの侵入角度と結晶格
子方向が一致した時、イオンの侵入深さが極端に深くな
ることがあるので、注意を要する。本実施例に示したよ
うに、αシリコンを用いれば、グレインは形成されず、
各ゲート７、１３の表面が滑らかに形成されるので、膜
質の向上や均一化ができ、また、αシリコンは結晶構造
を有しないため、イオン侵入深さは侵入角度に依存しな
いので、より効果的である。
【００２１】以上全ての実施形態において、シリコン膜
にドープする不純物として、リンを挙げて説明したが、
ヒ素でもよく、この場合、工程１及び工程４の減圧CVD
ではモノシランとAsH3の混合ガスを用いる。
にドープする不純物として、リンを挙げて説明したが、
ヒ素でもよく、この場合、工程１及び工程４の減圧CVD
ではモノシランとAsH3の混合ガスを用いる。
【００２２】
【発明の効果】以上に詳述した本発明によれば、コント
ロールゲートは、シリコン膜に不純物が添加されて形成
されており、その濃度は上層では高く、下層では低くな
っているため、フローティングゲートを被覆する絶縁膜
にコントロールゲートに添加された不純物が偏析するこ
とがない。その為、トラップサイトが形成されることが
なく、特性のバラツキの少ない、歩留まりの高い、長寿
命な不揮発性半導体記憶装置を提供できる。また、その
ような不揮発性半導体記憶装置の簡単かつ容易な製造方
法を提供することができる。
ロールゲートは、シリコン膜に不純物が添加されて形成
されており、その濃度は上層では高く、下層では低くな
っているため、フローティングゲートを被覆する絶縁膜
にコントロールゲートに添加された不純物が偏析するこ
とがない。その為、トラップサイトが形成されることが
なく、特性のバラツキの少ない、歩留まりの高い、長寿
命な不揮発性半導体記憶装置を提供できる。また、その
ような不揮発性半導体記憶装置の簡単かつ容易な製造方
法を提供することができる。
【図１】本発明の実施形態の製造方法を説明するための
断面図である。
断面図である。
【図２】本発明の実施形態の断面図である。
【図３】本発明の第３の実施形態の断面図である。
【図４】従来例の断面図である。
【図５】従来例の製造方法を説明するための断面図であ
る。
る。
【図６】従来例に形成されるトラップサイトを説明する
ためのセル断面図である。
ためのセル断面図である。
Claims (4)
- 【請求項１】 半導体基板と、該半導体基板上に第１の
絶縁膜を介して形成されたフローティングゲートと、該
フローティングゲートを被覆する第２の絶縁膜と、該フ
ローティングゲートの少なくとも上部の一部上に前記第
２の絶縁膜を介してシリコン膜に不純物を添加して形成
されたコントロールゲートとを備えた不揮発性半導体記
憶装置において、前記コントロールゲートの不純物濃度
は、前記コントロールゲートの下層では低く、上層では
高い濃度分布を持つことを特徴とした不揮発性半導体記
憶装置。 - 【請求項２】 半導体基板と、該半導体基板上に第１の
絶縁膜を介して形成されたフローティングゲートと、該
フローティングゲートを被覆する第２の絶縁膜と、該フ
ローティングゲートの上部から側部にかけて前記第２の
絶縁膜を介して、シリコン膜に不純物を添加して形成さ
れたコントロールゲートとを備えた不揮発性半導体記憶
装置において、前記コントロールゲートの不純物濃度
は、前記コントロールゲートの下層では低く、上層では
高い濃度分布を持つことを特徴とした不揮発性半導体記
憶装置。 - 【請求項３】 前記コントロールゲートを形成するシリ
コン膜は、非晶質シリコン膜であることを特徴とする請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板上に絶縁膜を介してフローテ
ィングゲートを形成する工程と、該フローティングゲー
トを被覆する第２の絶縁膜を形成する工程と、不純物を
添加しない第１のシリコン膜を形成する工程と、該第１
のシリコン膜上に不純物を添加した第２のシリコン膜を
形成する工程と、前記第１及び第２のシリコン膜の所定
領域をエッチングしコントロールゲートを形成する工程
と、加熱処理を行い前記第２のシリコン膜に添加した不
純物を前記第１のシリコン膜に拡散させる工程とを有す
ることを特徴とした不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229516A JPH1167941A (ja) | 1997-08-26 | 1997-08-26 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229516A JPH1167941A (ja) | 1997-08-26 | 1997-08-26 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167941A true JPH1167941A (ja) | 1999-03-09 |
Family
ID=16893406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9229516A Pending JPH1167941A (ja) | 1997-08-26 | 1997-08-26 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167941A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| KR101024336B1 (ko) | 2009-02-13 | 2011-03-23 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 셀 및 그의 제조방법 |
-
1997
- 1997-08-26 JP JP9229516A patent/JPH1167941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| KR101024336B1 (ko) | 2009-02-13 | 2011-03-23 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 셀 및 그의 제조방법 |
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