JP2003197783A - フラッシュメモリセルの製造方法 - Google Patents
フラッシュメモリセルの製造方法Info
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Abstract
工程を行った後、エッチング損傷を補償するための熱処
理工程で誘電体膜内の酸化膜の厚さ増加を抑制すること
が可能なフラッシュメモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上にトンネル酸化膜及び第1
ポリシリコン膜を順次形成する段階と、前記第1ポリシ
リコン膜に窒素イオン注入工程を行って前記第1ポリシ
リコン膜の表面を窒化させる段階と、前記第1ポリシリ
コン膜及びトンネル酸化膜の所定の領域をパターニング
する段階と、全体構造上に誘電体膜、第2ポリシリコン
膜、タングステンシリサイド膜及び窒化膜を順次形成し
た後、パターニングし、フローティングゲート及びコン
トロールゲートが積層されたスタックゲートを形成する
段階と、前記半導体基板上の所定の領域に不純物イオン
注入工程を行って接合領域を形成する段階とを含んでな
る。
Description
セルの製造方法に関し、特に、フローティングゲートと
して使用される第1ポリシリコン膜を蒸着した後、窒素
イオンを注入して第1ポリシリコン膜の表面を非晶質化
及び汚染させ、エッチング工程以後に実施される熱処理
工程による誘電体膜内の酸化膜の厚さ増加を抑制するこ
とにより、フローティングゲートとコントロールゲート
間のキャパシタンスを増加させてゲートカップリング比
を増加させることができ、これによりプログラムまたは
消去速度を向上させて素子の特性を向上させることが可
能なフラッシュメモリセルの製造方法に関する。
の所定の領域に、トンネル酸化膜、フローティングゲー
ト、誘電体膜及びコントロールゲートが積層されてなる
スタック構造のゲート電極が形成され、半導体基板上の
所定の領域に接合領域が形成されて製造されるが、その
製造工程を説明すると、次の通りである。
リシリコン膜を形成した後、所定のマスクを用いたリソ
グラフィ工程及びエッチング工程を行って第1ポリシリ
コン膜及びトンネル酸化膜をパターニングする。第1ポ
リシリコン膜は、ドープトポリシリコン膜を蒸着し或い
はアンドープトポリシリコン膜を蒸着した後、POCl
2をドープして形成する。全体構造上に誘電体膜、第2
ポリシリコン膜、タングステンシリサイド膜及び窒化膜
を形成した後、所定のマスクを用いたリソグラフィ工程
及びエッチング工程で窒化膜、タングステンシリサイド
膜、第2ポリシリコン膜及び誘電体膜をパターニングす
る。誘電体膜は下部酸化膜、窒下膜及び上部酸化膜を積
層して形成し、第2ポリシリコン膜はドープトポリシリ
コン膜を蒸着し或いはアンドープトポリシリコン膜を蒸
着した後、POCl2をドープして形成する。そして、
窒化膜をマスクとして自己整合エッチング工程を行って
第1ポリシリコン膜及びトンネル酸化膜をエッチングす
る。これにより、フローティングゲートとコントロール
ゲートが積層されてなるスタック構造のゲート電極が形
成される。次に、低濃度不純物イオン注入工程を施し、
スタックゲート側壁にスペーサを形成した後、高濃度不
純物イオン注入工程を行って半導体基板上の所定の領域
に接合領域を形成する。
製造する場合、スタックゲートを形成するためのエッチ
ング工程で発生したエッチング損傷を補償し、低濃度不
純物イオンが活性化されるように熱処理工程を実施す
る。ところで、熱処理工程の際、誘電体膜の上、下部酸
化膜が酸化して誘電体膜の厚さが増加するスマイリング
(smiling)現象が発生する。誘電体膜の厚さが増加する
ことにより、ゲートバイアスの印加時にキャパシタンス
が低下してゲートカップリング比(gate couplingratio)
が小さくなり、これにより消去速度が低下して素子の特
性が劣化するという問題点をもっている。
ックゲートを形成するためのエッチング工程を行った
後、エッチング損傷を補償するための熱処理工程で誘電
体膜内の酸化膜の厚さ増加を抑制することが可能なフラ
ッシュメモリセルの製造方法を提供することにある。
比を増加させてプログラム及び消去速度を増加させるこ
とが可能なフラッシュメモリセルの製造方法を提供する
ことにある。
ングゲートを形成するための第1ポリシリコン膜を蒸着
した後、窒素イオン注入工程を行うことにより、第1ポ
リシリコン膜の表面を非晶質化及び汚染させ、ゲートを
形成するためのエッチング工程でゲート側壁の損傷と誘
電体膜及びトンネル酸化膜の損失を補償するために実施
する熱処理工程時に誘電体膜内の酸化膜の肥大酸化を抑
制して、誘電体膜の厚さ増加を制御することにより、ゲ
ートカップリング比を増加させ且つ消去速度を改善して
素子の動作速度を向上させる。
方法は、半導体基板上にトンネル酸化膜及び第1ポリシ
リコン膜を順次形成する段階と、前記第1ポリシリコン
膜に窒素イオン注入工程を行って前記第1ポリシリコン
膜の表面を窒化させる段階と、前記第1ポリシリコン膜
及びトンネル酸化膜の所定の領域をパターニングする段
階と、全体構造上に誘電体膜、第2ポリシリコン膜、タ
ングステンシリサイド膜及び窒化膜を順次形成した後、
パターニングし、フローティングゲート及びコントロー
ルゲートが積層されたスタックゲートを形成する段階
と、前記半導体基板上の所定の領域に不純物イオン注入
工程を行って接合領域を形成する段階とを含んでなるこ
とを特徴とする。
詳細に説明する。
モリセルの製造方法を説明するために順次示す素子の断
面図である。
上の所定の領域に浅い深さのトレンチを形成した後、絶
縁膜を埋め込んで素子分離膜12を形成し、全体構造上
にトンネル酸化膜13及び第1ポリシリコン膜14を形
成する。ここで、前記トンネル酸化膜13を形成する前
に洗浄工程を行うが、50:1で希釈したHF溶液とS
C−1(NH4OH/H2O2/H2O)溶液を用いて実
施し、或いは100:1または300:1で混合された
BOE溶液とSC−1(NH4OH/H2O2/H2O)
溶液を用いて実施する。トンネル酸化膜13は半導体基
板11との界面欠陥密度を最小化させるために湿式酸化
工程で形成するが、750℃以上、且つ800℃以下の
温度で酸化工程を行った後、900℃〜910℃の温度
で窒素を用いた熱処理工程を20分〜30分間実施して
形成する。また、第1ポリシリコン膜14は560℃以
上、且つ620℃以下の温度と0.1Torr以上、且つ3T
orr以下の圧力でSiH4ガスとPH3ガスを用いたL
PCVD方式で形成することにより、小さいグレーンサ
イズを実現する。そして、第1ポリシリコン膜14は6
00Å〜1500Åの厚さに形成する。この際、リンの
濃度が1.5E20atoms/cc以上、且つ3E20atoms/c
c以下となるようにする。
ン膜14に窒素イオン注入工程を行う。これにより、第
1ポリシリコン膜14の上部表面が非晶質化及び汚染し
て数Å程度の薄い窒素層15が形成される。窒素イオン
注入工程は1keV以上、且つ10keV以下の低エネルギー
を用いて実施し、この際のドーズ量は5E14ions/cm2
以上、且つ5E15ions/cm2以下程度とする。一方、窒
素イオン注入工程は0°以上、且つ45°以下のチルト
(tilt)を有するように実施する。
用いたリソグラフィ工程及びエッチング工程で第1ポリ
シリコン膜14及びトンネル酸化膜13をパターニング
する。そして、自然酸化膜及びパーティクルを除去する
ための洗浄工程を施した後、全体構造上に誘電体膜1
6、第2ポリシリコン膜17、タングステンシリサイド
膜18及び窒化膜19を順次形成する。洗浄工程は5
0:1または100:1で希釈したHF溶液とSC−1
(NH4OH/H2O2/H2O)溶液を用いて実施す
る。誘電体膜16は下部酸化膜、窒化膜及び上部酸化膜
を積層して形成するが、下部及び上部酸化膜は耐圧及び
TDDV(Time Dependent Dielectric Breakdown)特性
に優れたDCS(SiH2Cl2)とN2Oガスを用いて
形成し、窒化膜はDCS(SiH2Cl2)とNH3ガス
を用いて形成する。下部及び上部酸化膜は600℃〜7
00℃の温度を維持する反応炉にウェーハをロードした
後、反応炉の温度を810℃以上、且つ850℃以下に
上昇させ、圧力を0.1Torr以上、且つ3Torr以下に維
持した状態でLPCVD法を用いて35Å以上、且つ6
0Å以下の厚さに蒸着する。また、窒化膜19は0.1T
orr以上、且つ3Torr以下の圧力と650℃以上、且つ
800℃以下の温度を維持した状態でLPCVD法を用
いて50Å以上、且つ65Å以下の厚さに蒸着する。一
方、誘電体膜16を形成した後、誘電体膜の質(qualit
y)を向上させ、各層のインタフェースを強化するために
湿式酸化方法によって750℃以上、且つ800℃以下
の温度でスチームアニール(steam anneal)を行う。スチ
ームアニールはモニタリングウェーハとして使用される
ベアシリコンウェーハ(bare Si wafer)が150Å以
上、且つ300Å以下程度に酸化される条件で実施す
る。前記誘電体膜16の形成工程とスチームアニール
は、各工程間遅延時間が数時間以内のノータイムディレ
イ(notime delay)工程を行って自然酸化膜または不純物
による汚染を防止する。第2ポリシリコン膜17は以後
に蒸着されるタングステンシリサイド膜18を蒸着する
際、誘電体膜16に置換固溶して酸化膜の厚さを増加さ
せることが可能なフッ素の拡散を防止するためにドープ
ト非晶質シリコン膜及びアンドープト非晶質シリコン膜
の二重構造で形成するが、これらはタングステンシリサ
イド膜18を形成した以後に高温で行われる工程によっ
て結晶化される。ここで、ドープト非晶質シリコン膜と
アンドープト非晶質シリコン膜は、1:2以上、且つ
6:1以下の厚さ比率で、全厚500Å以上、且つ10
00Å以下程度となるように蒸着する。前記ドープト非
晶質シリコン膜及びアンドープト非晶質シリコン膜は5
10℃以上、且つ550℃以下の温度と0.1Torr以
上、且つ3Torr以下の圧力で蒸着するが、SiH4また
はSi2H6のようなシリコンソースガスとPH3ガス
を用いてドープト非晶質シリコン膜を蒸着し、その後P
H3ガスの流入を中断させて連続的にアンドープト非晶
質シリコン膜を蒸着する。タングステンシリサイド膜1
8は低いフッ素含有量、低いポストアニールストレス及
び優れた接着強度を有するSiH4ガスまたはDCS
(SiH2Cl2)ガスとWF6ガスを用いて300℃以
上、且つ500℃以下の温度で適切なステップカバレッ
ジを実現し、面抵抗の最小化のために2.0以上、且つ
2.8以下程度の化学量論比を有するように成長させ
る。
リソグラフィ工程及びエッチング工程で窒化膜19、タ
ングステンシリサイド膜18、第2ポリシリコン膜17
及び誘電体膜16をパターニングする。そして、窒化膜
19をマスクとして用いた自己整合エッチング工程で第
1ポリシリコン膜14及びトンネル酸化膜13をパター
ニングし、フローティングゲート及びコントロールゲー
トが積層されてなるスタックゲートを形成する。次に、
低濃度不純物イオン注入工程を行った後、スタックゲー
ト側壁のエッチング損傷を補償し、不純物イオンの活性
化のために再酸化工程を行う。次に、スタックゲート側
壁にスペーサ20を形成した後、高濃度不純物イオン注
入工程を行って半導体基板11上の所定の領域に接合領
域21を形成する。
した後、窒素イオン注入工程を行って第1ポリシリコン
膜の表面に薄い窒素層を形成すると、スタックゲートを
形成するためのエッチング工程におけるエッチング損傷
を補償するための熱処理工程で誘電体膜内の酸化膜の厚
さが増加しない。これにより、ゲートカップリング比が
増加して消去速度が向上する。
厚さに蒸着した後、3KeVのエネルギーで窒素イオン
を3.0E15ions/cm2のドーズ量でイオン注
入した場合には、0.35/0.2μmセルと0.3/0.
2μmセルのゲートカップリング比がそれぞれ0.5
9、0.63であり、窒素イオンを注入していない場合
には、各セルのゲートカップリング比がそれぞれ0.5
5、0.58に比べて0.04〜0.05程度増加する。
この際、スタックゲートのエッチング損傷を補償するた
めの酸化工程と低濃度不純物イオンの活性化のための酸
化工程は、それぞれ50Åと100Åの厚さに酸化膜が
成長するように実施する。
ーティングゲートとして使用される第1ポリシリコン膜
を蒸着した後、窒素イオンを注入して第1ポリシリコン
膜の表面を非晶質化及び汚染させ、エッチング工程以後
に実施される熱処理工程で誘電体膜内の酸化膜の厚さ増
加を抑制することにより、フローティングゲートとコン
トロールゲート間のキャパシタンスを増加させてゲート
カップリング比を増加させることができる。これによ
り、プログラムまたは消去速度が向上し、素子の動作速
度が向上することにより、素子の特性が改善される。さ
らに、本発明は、0.25μm級以上の高集積フラッシ
ュメモリ素子のセルを実現するために必須であり、複雑
な工程及び装備の追加所要なしに既存のイオン注入装備
と工程を用いて一つの工程のみを加えることにより、素
子の特性改善及び歩留まり向上の効果を期待することが
できる。
を説明するために順次示す素子の断面図である。
を説明するために順次示す素子の断面図である。
Claims (15)
- 【請求項1】 半導体基板上にトンネル酸化膜及び第1
ポリシリコン膜を順次形成する段階と、 前記第1ポリシリコン膜に窒素イオン注入工程を行って
前記第1ポリシリコン膜の表面を窒化させる段階と、 前記第1ポリシリコン膜及びトンネル酸化膜の所定の領
域をパターニングする段階と、 全体構造上に誘電体膜、第2ポリシリコン膜、タングス
テンシリサイド膜及び窒化膜を順次形成した後、パター
ニングし、フローティングゲート及びコントロールゲー
トが積層されたスタックゲートを形成する段階と、 前記半導体基板上の所定の領域に不純物イオン注入工程
を行って接合領域を形成する段階とを含んでなることを
特徴とするフラッシュメモリセルの製造方法。 - 【請求項2】 前記第1ポリシリコン膜は、560℃以
上、且つ620℃以下の温度と0.1Torr以上、且つ3T
orr以下の圧力でSiH4ガスとPH3ガスを用いたL
PCVD方式で形成することを特徴とする請求項1記載
のフラッシュメモリセルの製造方法。 - 【請求項3】 前記第1ポリシリコン膜は、ドープされ
たリンの温度が1.5E20atoms/cc以上、且つ3E2
0atoms/cc以下であることを特徴とする請求項1記載の
フラッシュメモリセルの製造方法。 - 【請求項4】 前記窒素イオン注入工程は、1keV以
上、且つ10keV以下のエネルギーと5E14ions/cm2
以上、且つ5E15ions/cm2以下のドーズ量で実施する
ことを特徴とする請求項1記載のフラッシュメモリセル
の製造方法。 - 【請求項5】 前記窒素イオン注入工程は、0°以上、
且つ45°以下のチルトを有するように実施することを
特徴とする請求項1記載のフラッシュメモリセルの製造
方法。 - 【請求項6】 前記誘電体膜は、下部酸化膜、窒化膜及
び上部酸化膜を積層して形成することを特徴とする請求
項1記載のフラッシュメモリセルの製造方法。 - 【請求項7】 前記下部酸化膜は、810℃以上、且つ
850℃以下の温度と0.1Torr以上、且つ3Torr以下
の圧力でDCS(SiH2Cl2)とN2Oガスを用いた
LPCVD法によって35Å以上、且つ60Å以下の厚
さに蒸着することを特徴とする請求項6記載のフラッシ
ュメモリセルの製造方法。 - 【請求項8】 前記窒化膜は、650℃以上、且つ80
0℃以下の温度と0.1Torr以上、且つ3Torr以下の圧
力でDCS(SiH2Cl2)とNH3ガスを用いたLP
CVD法によって50Å以上、且つ65Å以下の厚さに
蒸着することを特徴とする請求項6記載のフラッシュメ
モリセルの製造方法。 - 【請求項9】 前記上部酸化膜は、810℃以上、且つ
850℃以下の温度と0.1Torr以上、且つ3Torr以下
の圧力でDCS(SiH2Cl2)とN2Oガスを用いた
LPCVD法によって35Å以上、且つ60Å以下の厚
さに蒸着することを特徴とする請求項6記載のフラッシ
ュメモリセルの製造方法。 - 【請求項10】 前記誘電体膜を形成した後、750℃
以上、且つ800℃以下の温度でスチームアニールを行
うことを特徴とする請求項1記載のフラッシュメモリセ
ルの製造方法。 - 【請求項11】 前記スチームアニールは、ベアシリコ
ンウェーハが150Å以上、且つ300Å以下の厚さに
酸化される条件で実施することを特徴とする請求項10
記載のフラッシュメモリセルの製造方法。 - 【請求項12】 前記第2ポリシリコン膜は、ドープト
非晶質シリコン膜及びアンドープト非晶質シリコン膜の
二重構造で形成し、以後の工程で結晶化されることを特
徴とする請求項1記載のフラッシュメモリセルの製造方
法。 - 【請求項13】 前記ドープト非晶質シリコン膜及び前
記アンドープト非晶質シリコン膜は、1:2以上、且つ
6:1以下の比率で、全厚が500Å以上、且つ100
0Å以下となるように形成することを特徴とする請求項
12記載のフラッシュメモリセルの製造方法。 - 【請求項14】 前記ドープト非晶質シリコン膜は、5
10℃以上、且つ550℃以下の温度と0.1Torr以
上、且つ3Torr以下の圧力でSiH4ガスまたはSi2
H6ガスとPH3ガスを用いて形成し、前記アンドープ
ト非晶質シリコン膜は前記条件でPH3ガスの流入を中
断させて連続的に形成することを特徴とする請求項12
記載のフラッシュメモリセルの製造方法。 - 【請求項15】 前記タングステンシリサイド膜は、3
00℃以上、且つ500℃以下の温度でSiH4ガスま
たはDCS(SiH2Cl2)ガスとWF6ガスを用いて
2.0以上、且つ2.8以下の化学量論比を有するように
形成することを特徴とする請求項1記載のフラッシュメ
モリセルの製造方法。
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