JP2003282877A - 異種結晶粒積層ゲートを有する半導体素子及びその製造方法 - Google Patents
異種結晶粒積層ゲートを有する半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 異種結晶粒積層ゲートを有する半導体素子及
びその製造方法を提供する。 【解決手段】 この素子は、半導体基板２１と、半導体
基板２１上に形成されたゲート絶縁膜２２と、ゲート絶
縁膜２２上に形成されたゲート電極とを有する。ゲート
電極は、柱状結晶構造を有する下部ポリシリコンゲルマ
ニウム層２３と、非方向性結晶構造を有する上部ポリシ
リコン層２４とが積層された構造を有する。異種結晶粒
積層ゲートを形成する方法は、半導体基板２１上にゲー
ト絶縁膜２２を形成し、ゲート絶縁膜２２上に柱状結晶
構造を有する下部ポリシリコンゲルマニウム層２３を形
成する。下部ポリシリコンゲルマニウム層２３上に非晶
質シリコン層を形成し、非晶質シリコン層を結晶化する
ことによって、非方向性結晶構造を有する上部ポリシリ
コン２４層を得ることができる。
びその製造方法を提供する。 【解決手段】 この素子は、半導体基板２１と、半導体
基板２１上に形成されたゲート絶縁膜２２と、ゲート絶
縁膜２２上に形成されたゲート電極とを有する。ゲート
電極は、柱状結晶構造を有する下部ポリシリコンゲルマ
ニウム層２３と、非方向性結晶構造を有する上部ポリシ
リコン層２４とが積層された構造を有する。異種結晶粒
積層ゲートを形成する方法は、半導体基板２１上にゲー
ト絶縁膜２２を形成し、ゲート絶縁膜２２上に柱状結晶
構造を有する下部ポリシリコンゲルマニウム層２３を形
成する。下部ポリシリコンゲルマニウム層２３上に非晶
質シリコン層を形成し、非晶質シリコン層を結晶化する
ことによって、非方向性結晶構造を有する上部ポリシリ
コン２４層を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の構造及
びその製造方法に関するものであり、さらに具体的に
は、異種結晶粒積層ゲート構造を有するトランジスタ及
びその製造方法に関するものである。
びその製造方法に関するものであり、さらに具体的に
は、異種結晶粒積層ゲート構造を有するトランジスタ及
びその製造方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ；Ｆｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のような
半導体素子は低電圧応用分野で、その重要性が徐々に増
大している。半導体素子が高集積化、高速化、低電力消
費化するにつれて、素子を構成するトランジスタのサイ
ズが急速に減っている。したがって、電界効果トランジ
スタ素子のサイズが徐々に減るに従って、素子が最適の
性能を有するためにトランジスタの設計を変更する必要
がある。微細線幅を有するＭＯＳトランジスタにおい
て、短チャネル効果に関連した問題を制御するために、
デュアルゲート型ＣＭＯＳ素子が広く使われている。デ
ュアルゲート型ＣＭＯＳ素子のＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタのしきい電圧は互いに対称的で
あり、低い値を有し、各トランジスタは表面チャネルを
有する。例えば、通常的に使われるデュアルゲート素子
において、ＮＭＯＳ素子が０．５Ｖのしきい電圧を有す
る時に、ＰＭＯＳ素子は−０．５Ｖのしきい電圧を有す
る。デュアルゲート型ＣＭＯＳ素子において、ＮＭＯＳ
トランジスタはＮ＋型ポリシリコンゲート電極を有し、
ＰＭＯＳトランジスタはＰ＋型ポリシリコンゲート電極
を有する。
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のような
半導体素子は低電圧応用分野で、その重要性が徐々に増
大している。半導体素子が高集積化、高速化、低電力消
費化するにつれて、素子を構成するトランジスタのサイ
ズが急速に減っている。したがって、電界効果トランジ
スタ素子のサイズが徐々に減るに従って、素子が最適の
性能を有するためにトランジスタの設計を変更する必要
がある。微細線幅を有するＭＯＳトランジスタにおい
て、短チャネル効果に関連した問題を制御するために、
デュアルゲート型ＣＭＯＳ素子が広く使われている。デ
ュアルゲート型ＣＭＯＳ素子のＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタのしきい電圧は互いに対称的で
あり、低い値を有し、各トランジスタは表面チャネルを
有する。例えば、通常的に使われるデュアルゲート素子
において、ＮＭＯＳ素子が０．５Ｖのしきい電圧を有す
る時に、ＰＭＯＳ素子は−０．５Ｖのしきい電圧を有す
る。デュアルゲート型ＣＭＯＳ素子において、ＮＭＯＳ
トランジスタはＮ＋型ポリシリコンゲート電極を有し、
ＰＭＯＳトランジスタはＰ＋型ポリシリコンゲート電極
を有する。
【０００３】図１乃至図３は一般的なＣＭＯＳ素子の構
造及びその製造方法を説明するための図面である。
造及びその製造方法を説明するための図面である。
【０００４】図１及び図２を参照すれば、フォトリソグ
ラフィエッチング工程及びイオン注入工程を実施する一
般的な二重ウェル形成方法を使用して、半導体基板２内
にＮウェル２ｎ及びＰウェル２ｐを形成する。Ｎウェル
２ｎ及びＰウェル２ｐ内にハロー構造１６ａ、７４ａを
含む低濃度ドーピングされたドレイン領域１６ｂ、７４
ｂを形成する。Ｎウェル２ｎ及びＰウェル２ｐ上に各々
ゲート酸化膜６ｐを形成し、各ゲート酸化膜上に薄いポ
リシリコン膜８ｐ及び積層ポリシリコン構造７３を含む
ゲート電極を形成する。前記ゲート電極の両側に隣接し
た領域は、液相蒸着酸化膜（ｌｉｑｕｉｄ ｐｈａｓｅ
ｄｅｐｏｓｉｔｉｏｎ ｏｘｉｄｅｌａｙｅｒ；１
８）が形成され、その外廓には積層ポリシリコン層７２
が形成される。次に、ＢＦ２ ＋などのイオンを使用して
高濃度イオン注入工程を実施する。
ラフィエッチング工程及びイオン注入工程を実施する一
般的な二重ウェル形成方法を使用して、半導体基板２内
にＮウェル２ｎ及びＰウェル２ｐを形成する。Ｎウェル
２ｎ及びＰウェル２ｐ内にハロー構造１６ａ、７４ａを
含む低濃度ドーピングされたドレイン領域１６ｂ、７４
ｂを形成する。Ｎウェル２ｎ及びＰウェル２ｐ上に各々
ゲート酸化膜６ｐを形成し、各ゲート酸化膜上に薄いポ
リシリコン膜８ｐ及び積層ポリシリコン構造７３を含む
ゲート電極を形成する。前記ゲート電極の両側に隣接し
た領域は、液相蒸着酸化膜（ｌｉｑｕｉｄ ｐｈａｓｅ
ｄｅｐｏｓｉｔｉｏｎ ｏｘｉｄｅｌａｙｅｒ；１
８）が形成され、その外廓には積層ポリシリコン層７２
が形成される。次に、ＢＦ２ ＋などのイオンを使用して
高濃度イオン注入工程を実施する。
【０００５】図２に示したように、ＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタに対するイオン注入工程が
完了した後に、熱処理工程を実行して液相蒸着酸化膜１
８を固形化させ、不純物領域を活性化させる。この時
に、熱処理によって積層ポリシリコン７２内の不純物を
基板２の内部に拡散させて埋没コンタクト及び浅い接合
層を形成する。次に、チタン、コバルト及びタングステ
ンなどの耐火金属層２８を前記積層ポリシリコン層７２
及び前記液相蒸着酸化膜１８上に蒸着する。この時に、
前記耐火金属層２８はスパッタリングを使用して蒸着す
ることができる。
タ及びＮＭＯＳトランジスタに対するイオン注入工程が
完了した後に、熱処理工程を実行して液相蒸着酸化膜１
８を固形化させ、不純物領域を活性化させる。この時
に、熱処理によって積層ポリシリコン７２内の不純物を
基板２の内部に拡散させて埋没コンタクト及び浅い接合
層を形成する。次に、チタン、コバルト及びタングステ
ンなどの耐火金属層２８を前記積層ポリシリコン層７２
及び前記液相蒸着酸化膜１８上に蒸着する。この時に、
前記耐火金属層２８はスパッタリングを使用して蒸着す
ることができる。
【０００６】図３を参照すれば、二段階シリサイド化工
程を適用して前記金属２８と前記積層ポリシリコン層７
２とを反応させて前記積層ポリシリコン層７２上に薄い
シリサイド層２８ａを形成する。すなわち、一次高速熱
処理（ＲＴＡ；ｒａｐｉｄｔｈｅｒｍａｌ ａｎｅａｌ
ｉｎｇ）を実行して前記金属層２８と前記積層ポリシリ
コン層７２とを反応させてシリサイド層２８ａを形成
し、通常の湿式エッチング法を使用して前記酸化膜上に
存在する反応しなかった金属を除去する。次に、二次高
速熱処理工程を実施してシリサイド層が低抵抗を有する
ようにシリサイドの状態を変換する。
程を適用して前記金属２８と前記積層ポリシリコン層７
２とを反応させて前記積層ポリシリコン層７２上に薄い
シリサイド層２８ａを形成する。すなわち、一次高速熱
処理（ＲＴＡ；ｒａｐｉｄｔｈｅｒｍａｌ ａｎｅａｌ
ｉｎｇ）を実行して前記金属層２８と前記積層ポリシリ
コン層７２とを反応させてシリサイド層２８ａを形成
し、通常の湿式エッチング法を使用して前記酸化膜上に
存在する反応しなかった金属を除去する。次に、二次高
速熱処理工程を実施してシリサイド層が低抵抗を有する
ようにシリサイドの状態を変換する。
【０００７】しかし、上述の従来のＣＭＯＳ素子の製造
方法はいくつかの問題点を有している。
方法はいくつかの問題点を有している。
【０００８】ＰＭＯＳトランジスタにおいて、ゲート酸
化膜６ｐの厚さが５０Åよりも薄い時に、ポリシリコン
ゲート内のボロンイオンが前記ゲート酸化膜６ｐの内部
に拡散する。この時に、ボロンイオンが半導体基板２の
内部まで拡散して電荷の移動度を減少させ、トランジス
タのしきい電圧が不安定となる要因になる。このような
しきい電圧の不安定性によってゲートのしきい電圧Ｖ
ｔｈが制御し難しくなり、これによって、ＰＭＯＳトラ
ンジスタの特性が弱くなる。
化膜６ｐの厚さが５０Åよりも薄い時に、ポリシリコン
ゲート内のボロンイオンが前記ゲート酸化膜６ｐの内部
に拡散する。この時に、ボロンイオンが半導体基板２の
内部まで拡散して電荷の移動度を減少させ、トランジス
タのしきい電圧が不安定となる要因になる。このような
しきい電圧の不安定性によってゲートのしきい電圧Ｖ
ｔｈが制御し難しくなり、これによって、ＰＭＯＳトラ
ンジスタの特性が弱くなる。
【０００９】また、ポリシリコンゲート電極は、多くの
イオンが注入されても、完全な導電体にならない。した
がって、ＭＯＳトランジスタが動作する間、ゲート酸化
膜と基板との間の界面に形成される電荷の空乏によりポ
リシリコンゲート内に空乏領域が形成される。ポリシリ
コン内のこの空乏領域は数オングストローム（Å）の厚
さを有し、ゲート酸化膜と共にキャパシタとして作用す
る。ゲート酸化膜の厚さが薄ければ、ポリシリコンゲー
トの空乏領域によりトランジスタの特性が劣化する。
イオンが注入されても、完全な導電体にならない。した
がって、ＭＯＳトランジスタが動作する間、ゲート酸化
膜と基板との間の界面に形成される電荷の空乏によりポ
リシリコンゲート内に空乏領域が形成される。ポリシリ
コン内のこの空乏領域は数オングストローム（Å）の厚
さを有し、ゲート酸化膜と共にキャパシタとして作用す
る。ゲート酸化膜の厚さが薄ければ、ポリシリコンゲー
トの空乏領域によりトランジスタの特性が劣化する。
【００１０】ボロン浸透（ｂｏｒｏｎ ｐｅｎｅｔｒａ
ｔｉｏｎ）及びポリシリコンゲート空乏効果（ＰＤＥ：
Ｐｏｌｙｓｉｌｉｃｏｎ−ｇａｔｅ Ｄｅｐｌｅｔｉｏ
ｎＥｆｆｅｃｔ）問題を解決するために、通常のポリシ
リコンゲートをポリシリコンゲルマニウムゲートに代替
する方法が提案された。（非特許文献１）。ポリシリコ
ンゲート構造は一般的なＣＭＯＳ工程を使用して製造す
ることができるだけではなく、上述のボロン浸透及びＰ
ＤＥ問題を制御することができる。
ｔｉｏｎ）及びポリシリコンゲート空乏効果（ＰＤＥ：
Ｐｏｌｙｓｉｌｉｃｏｎ−ｇａｔｅ Ｄｅｐｌｅｔｉｏ
ｎＥｆｆｅｃｔ）問題を解決するために、通常のポリシ
リコンゲートをポリシリコンゲルマニウムゲートに代替
する方法が提案された。（非特許文献１）。ポリシリコ
ンゲート構造は一般的なＣＭＯＳ工程を使用して製造す
ることができるだけではなく、上述のボロン浸透及びＰ
ＤＥ問題を制御することができる。
【００１１】また、ポリシリコンゲルマニウムの仕事関
数はポリシリコンと異なり、素子のしきい電圧を増加さ
せる。したがって、チャネルドーピングを減らすことが
でき、電荷の移動度を増加させることができる。しか
し、図１乃至図３に示したように、チタンまたはコバル
トのシリサイド層をゲート構造上に形成する時に、ポリ
シリコンゲルマニウム上に形成される金属シリサイド層
はポリシリコン上に形成される金属シリサイド層と異な
る様相で形成される。また、ゲルマニウムがシリサイド
層に浸透することによって、シリサイド層の抵抗が急激
に低くなる。
数はポリシリコンと異なり、素子のしきい電圧を増加さ
せる。したがって、チャネルドーピングを減らすことが
でき、電荷の移動度を増加させることができる。しか
し、図１乃至図３に示したように、チタンまたはコバル
トのシリサイド層をゲート構造上に形成する時に、ポリ
シリコンゲルマニウム上に形成される金属シリサイド層
はポリシリコン上に形成される金属シリサイド層と異な
る様相で形成される。また、ゲルマニウムがシリサイド
層に浸透することによって、シリサイド層の抵抗が急激
に低くなる。
【００１２】したがって、一般的にポリシリコンゲルマ
ニウムゲートを使用したＣＭＯＳ素子は単一層のポリシ
リコンゲルマニウム層を使用せず、ポリシリコンゲルマ
ニウムの下部層とポリシリコンの上部層とを有する積層
ゲート構造を使用する。積層ゲート構造の上部ポリシリ
コン層はＣＭＯＳ製造工程を進行する間、シリサイド工
程を向上させ、伝導度を増加させる。
ニウムゲートを使用したＣＭＯＳ素子は単一層のポリシ
リコンゲルマニウム層を使用せず、ポリシリコンゲルマ
ニウムの下部層とポリシリコンの上部層とを有する積層
ゲート構造を使用する。積層ゲート構造の上部ポリシリ
コン層はＣＭＯＳ製造工程を進行する間、シリサイド工
程を向上させ、伝導度を増加させる。
【００１３】一般的に、ポリシリコンゲルマニウム層は
ＳｉＨ４及びＧｅＨ４をソースガスとして使用したＣＶ
Ｄ法で形成する。ポリシリコンゲルマニウムＰＭＯＳト
ランジスタのＰＤＥ及びボロン浸透特性を向上させるた
めに、ポリシリコンゲルマニウム層のゲルマニウム含量
比は少なくとも２０％以上であることが望ましい。（こ
れは、非特許文献２に開示）しかし、化学気相蒸着法を
使用してポリシリコンゲルマニウム層を形成する時に、
ゲルマニウム含量比が３０％以上になれば、表面の粗さ
が急激に増加する。ＧｅＨ４ガスの分圧が増加すれば、
ポリシリコンゲルマニウム層のゲルマニウム含量比が増
加し、ポリシリコンゲルマニウムの表面の粗さはＧｅＨ
４ガスの分圧に比例して増加する。これによって、後続
のフォトリソグラフィ工程が難しくなり、後続のエッチ
ング工程で基板に損傷を与え得る。したがって、ポリシ
リコンゲルマニウム層をゲートとして使用する場合に、
ゲルマニウムの含量比は２０％乃至３０％であることが
望ましい。
ＳｉＨ４及びＧｅＨ４をソースガスとして使用したＣＶ
Ｄ法で形成する。ポリシリコンゲルマニウムＰＭＯＳト
ランジスタのＰＤＥ及びボロン浸透特性を向上させるた
めに、ポリシリコンゲルマニウム層のゲルマニウム含量
比は少なくとも２０％以上であることが望ましい。（こ
れは、非特許文献２に開示）しかし、化学気相蒸着法を
使用してポリシリコンゲルマニウム層を形成する時に、
ゲルマニウム含量比が３０％以上になれば、表面の粗さ
が急激に増加する。ＧｅＨ４ガスの分圧が増加すれば、
ポリシリコンゲルマニウム層のゲルマニウム含量比が増
加し、ポリシリコンゲルマニウムの表面の粗さはＧｅＨ
４ガスの分圧に比例して増加する。これによって、後続
のフォトリソグラフィ工程が難しくなり、後続のエッチ
ング工程で基板に損傷を与え得る。したがって、ポリシ
リコンゲルマニウム層をゲートとして使用する場合に、
ゲルマニウムの含量比は２０％乃至３０％であることが
望ましい。
【００１４】ポリシリコンゲルマニウム及びポリシリコ
ン層を順に積層してゲート電極を形成した後に、図１乃
至図３で説明したように、ゲート酸化のような熱工程、
シリコン窒化膜蒸着及び活性化熱処理を実施する。この
時に、下部のポリシリコンゲルマニウム層から上部のポ
リシリコン層へゲルマニウムが拡散して、ポリシリコン
ゲルマニウム層のゲルマニウム含量比は最初の含量比よ
りも減少する。（非特許文献３）。このようなゲルマニ
ウムの拡散を考慮してポリシリコン層を形成する時に、
ゲルマニウム含量比を３０％以上に増加させることもで
きるが、この場合に、上述のように、ポリシリコンゲル
マニウム層の表面の粗さが増加する。一方、２０％乃至
３０％のゲルマニウムの含量比でポリシリコンゲルマニ
ウム層を形成する場合には、ＣＭＯＳ工程が完了した後
に、ＰＭＯＳトランジスタにおけるゲルマニウム含量比
が２０％以下に低下し、ＰＤＥまたはボロン浸透を制御
する効果が微々たるものであるか、または効果がないか
も知れない。
ン層を順に積層してゲート電極を形成した後に、図１乃
至図３で説明したように、ゲート酸化のような熱工程、
シリコン窒化膜蒸着及び活性化熱処理を実施する。この
時に、下部のポリシリコンゲルマニウム層から上部のポ
リシリコン層へゲルマニウムが拡散して、ポリシリコン
ゲルマニウム層のゲルマニウム含量比は最初の含量比よ
りも減少する。（非特許文献３）。このようなゲルマニ
ウムの拡散を考慮してポリシリコン層を形成する時に、
ゲルマニウム含量比を３０％以上に増加させることもで
きるが、この場合に、上述のように、ポリシリコンゲル
マニウム層の表面の粗さが増加する。一方、２０％乃至
３０％のゲルマニウムの含量比でポリシリコンゲルマニ
ウム層を形成する場合には、ＣＭＯＳ工程が完了した後
に、ＰＭＯＳトランジスタにおけるゲルマニウム含量比
が２０％以下に低下し、ＰＤＥまたはボロン浸透を制御
する効果が微々たるものであるか、または効果がないか
も知れない。
【００１５】
【非特許文献１】ＩＥＤＭ Ｔｅｃｈ Ｄｉｇ． １９
９０ ｐｐ．２５３−２５６
９０ ｐｐ．２５３−２５６
【非特許文献２】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ Ｌｅｔｔｅｒｓ，１０（７），１９９８，ｐ．
２４７，ｂｙ Ｗ．Ｃ．Ｌｅｅ ｅｔ．ａｌ．
ｉｃｅ Ｌｅｔｔｅｒｓ，１０（７），１９９８，ｐ．
２４７，ｂｙ Ｗ．Ｃ．Ｌｅｅ ｅｔ．ａｌ．
【非特許文献３】ＩＥＥＥ Ｅｌｅｃｔｏｒｎ Ｄｅｖ
ｉｃｅ，４７（４），２０００ｐ．８４８ ｂｙ Ｙ．
Ｖ．Ｐｏｎｏｍａｒｅｖ
ｉｃｅ，４７（４），２０００ｐ．８４８ ｂｙ Ｙ．
Ｖ．Ｐｏｎｏｍａｒｅｖ
【００１６】
【発明が解決しようとする課題】本発明の課題は、上述
の従来の技術を解決するために、積層されたポリシリコ
ンゲルマニウム及びポリシリコンを有しつつ、ゲルマニ
ウムの拡散を減少させる改善された半導体素子を提供す
ることにある。
の従来の技術を解決するために、積層されたポリシリコ
ンゲルマニウム及びポリシリコンを有しつつ、ゲルマニ
ウムの拡散を減少させる改善された半導体素子を提供す
ることにある。
【００１７】本発明の他の課題は、積層されたポリシリ
コンゲルマニウム及びポリシリコンを有しながら、ゲル
マニウムの拡散を減少させる半導体素子の製造方法を提
供することにある。
コンゲルマニウム及びポリシリコンを有しながら、ゲル
マニウムの拡散を減少させる半導体素子の製造方法を提
供することにある。
【００１８】
【課題を解決するための手段】上述の課題を達成するた
めに本発明は、異種結晶粒積層構造のゲートを含む半導
体素子及びその製造方法を提供する。
めに本発明は、異種結晶粒積層構造のゲートを含む半導
体素子及びその製造方法を提供する。
【００１９】本発明の一実施形態において、半導体素子
は、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電
極とを含む。前記ゲート電極は、柱状結晶構造（ｃｏｌ
ｕｍｎａｒ ｃｒｙｓｔａｌｌｉｎｅ ｓｔｒｕｃｔｕ
ｒｅ）を有する下部ポリシリコンゲルマニウム層と、非
方向性結晶構造（ｒａｎｄｏｍ ｃｒｙｓｔａｌｌｉｎ
ｅ ｓｔｒｕｃｔｕｒｅ）を有する上部ポリシリコン層
とが積層された構造を含む。
は、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電
極とを含む。前記ゲート電極は、柱状結晶構造（ｃｏｌ
ｕｍｎａｒ ｃｒｙｓｔａｌｌｉｎｅ ｓｔｒｕｃｔｕ
ｒｅ）を有する下部ポリシリコンゲルマニウム層と、非
方向性結晶構造（ｒａｎｄｏｍ ｃｒｙｓｔａｌｌｉｎ
ｅ ｓｔｒｕｃｔｕｒｅ）を有する上部ポリシリコン層
とが積層された構造を含む。
【００２０】本発明の他の実施形態において、半導体素
子は、半導体基板と、前記半導体基板上に形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極とを含む。前記ゲート電極は、柱状結晶構造を有す
る下部ポリシリコンゲルマニウム層と、非方向性結晶構
造を有する中間層と、柱状結晶構造を有する上部ポリシ
リコン層とを含む。
子は、半導体基板と、前記半導体基板上に形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極とを含む。前記ゲート電極は、柱状結晶構造を有す
る下部ポリシリコンゲルマニウム層と、非方向性結晶構
造を有する中間層と、柱状結晶構造を有する上部ポリシ
リコン層とを含む。
【００２１】本発明のまた他の実施形態において、半導
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質シリコン層を形成す
る。前記非晶質シリコン層を結晶化して非方向性結晶構
造を有する上部ポリシリコン層を得る。
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質シリコン層を形成す
る。前記非晶質シリコン層を結晶化して非方向性結晶構
造を有する上部ポリシリコン層を得る。
【００２２】本発明のまた他の実施形態において、半導
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質構造を有する少なくと
も一層の中間層を形成する。前記中間層上に非晶質シリ
コン層を形成し、前記非晶質シリコン層を結晶化して非
方向性結晶構造を有する上部ポリシリコン層を得る。
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質構造を有する少なくと
も一層の中間層を形成する。前記中間層上に非晶質シリ
コン層を形成し、前記非晶質シリコン層を結晶化して非
方向性結晶構造を有する上部ポリシリコン層を得る。
【００２３】本発明のまた他の実施形態において、半導
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質構造を有する中間層を
形成する。前記中間層上に非晶質シリコン層を形成し、
前記非晶質中間層を結晶化して前記下部ポリシリコンゲ
ルマニウム層と前記上部ポリシリコン層との間に非方向
性結晶構造の中間層を形成する。
体素子は半導体基板上にゲート絶縁膜を形成することを
含む。前記ゲート絶縁膜上に柱状結晶構造を有する下部
ポリシリコンゲルマニウム層を形成し、前記下部ポリシ
リコンゲルマニウム層上に非晶質構造を有する中間層を
形成する。前記中間層上に非晶質シリコン層を形成し、
前記非晶質中間層を結晶化して前記下部ポリシリコンゲ
ルマニウム層と前記上部ポリシリコン層との間に非方向
性結晶構造の中間層を形成する。
【００２４】多結晶構造における拡散機構（ｄｉｆｆｕ
ｓｉｏｎ ｍｅｃｈａｎｉｓｍ）は、結晶粒界（ｇｒａ
ｉｎ ｂｏｕｎｄａｒｙ）のために、単結晶構造におけ
る拡散機構と差がある。一般的に、結晶粒界は固体構造
の原子が不規則に配列された領域なので、固体構造の原
子が規則的に配列された結晶粒界よりも拡散速度が速
い。したがって、多結晶構造では結晶粒界を通じた拡散
が支配的に起こる。
ｓｉｏｎ ｍｅｃｈａｎｉｓｍ）は、結晶粒界（ｇｒａ
ｉｎ ｂｏｕｎｄａｒｙ）のために、単結晶構造におけ
る拡散機構と差がある。一般的に、結晶粒界は固体構造
の原子が不規則に配列された領域なので、固体構造の原
子が規則的に配列された結晶粒界よりも拡散速度が速
い。したがって、多結晶構造では結晶粒界を通じた拡散
が支配的に起こる。
【００２５】
【発明の実施の形態】図４は一般的なＣＭＯＳ素子のゲ
ート構造を示す図面である。
ート構造を示す図面である。
【００２６】米国特許第６，１８０，４９９号明細書に
開示された従来のゲート構造は、下部ポリシリコンゲル
マニウム層１３及び上部ポリシリコン層１４が柱状結晶
構造を有する。この場合に、ゲルマニウムは結晶粒界に
沿って下部ポリシリコンゲルマニウム層から上部ポリシ
リコン層に拡散しやすい。結晶粒界の連続した柱状構造
は、前記基板の表面と垂直であるＹ軸の方向の長さが長
く、前記基板の表面と平行するＸ軸の方向の長さが短
い。したがって、前記柱状結晶構造は一種のパイプのよ
うな機能をして上部ポリシリコン層へゲルマニウムが拡
散するのを加速させる。
開示された従来のゲート構造は、下部ポリシリコンゲル
マニウム層１３及び上部ポリシリコン層１４が柱状結晶
構造を有する。この場合に、ゲルマニウムは結晶粒界に
沿って下部ポリシリコンゲルマニウム層から上部ポリシ
リコン層に拡散しやすい。結晶粒界の連続した柱状構造
は、前記基板の表面と垂直であるＹ軸の方向の長さが長
く、前記基板の表面と平行するＸ軸の方向の長さが短
い。したがって、前記柱状結晶構造は一種のパイプのよ
うな機能をして上部ポリシリコン層へゲルマニウムが拡
散するのを加速させる。
【００２７】図５は本発明の望ましい実施形態による異
種結晶粒積層ゲートＨＧＳＧを有する半導体素子を説明
するための図面である。
種結晶粒積層ゲートＨＧＳＧを有する半導体素子を説明
するための図面である。
【００２８】図５に示したように、下部ポリシリコンゲ
ルマニウム層２３は上部ポリシリコン層２４の結晶粒の
サイズより小さい柱状結晶構造を有する。前記上部ポリ
シリコン層２４は水平及び垂直方向の結晶粒のサイズが
ほとんど類似な非方向性結晶構造を有する。前記下部ポ
リシリコンゲルマニウム層２３の結晶粒界と前記上部ポ
リシリコン層２４の結晶粒界とが不連続に形成されてい
るので、ゲルマニウムの拡散が抑制される。これと異な
り、結晶粒のサイズが大きく、非方向性結晶構造を有す
る下部層と、結晶粒のサイズが小さい柱状結晶構造を有
する上部層とで構成されたゲートを形成することもでき
る。しかし、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタを形成するために、前記ゲートの下部層内にイオ
ンを均一に分布させるために、前記下部ポリシリコンゲ
ルマニウム層が柱状構造を有するように形成することが
望ましい。
ルマニウム層２３は上部ポリシリコン層２４の結晶粒の
サイズより小さい柱状結晶構造を有する。前記上部ポリ
シリコン層２４は水平及び垂直方向の結晶粒のサイズが
ほとんど類似な非方向性結晶構造を有する。前記下部ポ
リシリコンゲルマニウム層２３の結晶粒界と前記上部ポ
リシリコン層２４の結晶粒界とが不連続に形成されてい
るので、ゲルマニウムの拡散が抑制される。これと異な
り、結晶粒のサイズが大きく、非方向性結晶構造を有す
る下部層と、結晶粒のサイズが小さい柱状結晶構造を有
する上部層とで構成されたゲートを形成することもでき
る。しかし、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタを形成するために、前記ゲートの下部層内にイオ
ンを均一に分布させるために、前記下部ポリシリコンゲ
ルマニウム層が柱状構造を有するように形成することが
望ましい。
【００２９】図６は図５に示した構造を有するゲートを
形成する方法を説明するための図面である。
形成する方法を説明するための図面である。
【００３０】図６を参照すれば、シリコン基板２１上に
ゲート酸化膜で形成されたゲート絶縁膜２２を形成す
る。前記ゲート絶縁膜２２上に化学気相蒸着法を使用し
てポリシリコンまたは非晶質シリコン層２１０を１０Å
乃至１００Å程度（望ましくは１０Å乃至５０Å）形成
する。前記シリコン層２１０は続けて形成されるシリコ
ンゲルマニウム層のためのシード層の機能をする。
（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１４１（８）
１９９４ｐｐ．２２３５−２２４１に開示）これはシリ
コン酸化膜上にポリシリコンゲルマニウム層を形成する
方法として、よく知られている方法である。化学気相蒸
着法を使用してＳｉＨ４及びＳｉ２Ｈ４をソースガスと
して用いて４５０〜６００℃の温度で前記シリコン層２
１０上に柱状構造を有するポリシリコンゲルマニウム層
２３を形成する。前記ポリシリコンゲルマニウム層２３
上に非晶質シリコン層２１１を形成する。前記非晶質シ
リコン層２１１はＳｉＨ４及びＳｉ２Ｈ４のようなソー
スガスを用いて３５０〜５８０℃の温度で形成すること
ができる。一般的に、多結晶構造と非晶質構造との間の
相転移温度（ｐｈａｓｅ ｔｒａｎｓｆｏｒｍａｔｉｏ
ｎ ｔｅｍｐｅｒａｔｕｒｅ）は５８０℃であることが
知られている。前記非晶質シリコン層２１１はゲート酸
化工程及びイオン活性化熱処理などの熱工程によって結
晶化されて非方向性結晶構造を有し、結果的に図５に示
したような構造が形成される。
ゲート酸化膜で形成されたゲート絶縁膜２２を形成す
る。前記ゲート絶縁膜２２上に化学気相蒸着法を使用し
てポリシリコンまたは非晶質シリコン層２１０を１０Å
乃至１００Å程度（望ましくは１０Å乃至５０Å）形成
する。前記シリコン層２１０は続けて形成されるシリコ
ンゲルマニウム層のためのシード層の機能をする。
（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１４１（８）
１９９４ｐｐ．２２３５−２２４１に開示）これはシリ
コン酸化膜上にポリシリコンゲルマニウム層を形成する
方法として、よく知られている方法である。化学気相蒸
着法を使用してＳｉＨ４及びＳｉ２Ｈ４をソースガスと
して用いて４５０〜６００℃の温度で前記シリコン層２
１０上に柱状構造を有するポリシリコンゲルマニウム層
２３を形成する。前記ポリシリコンゲルマニウム層２３
上に非晶質シリコン層２１１を形成する。前記非晶質シ
リコン層２１１はＳｉＨ４及びＳｉ２Ｈ４のようなソー
スガスを用いて３５０〜５８０℃の温度で形成すること
ができる。一般的に、多結晶構造と非晶質構造との間の
相転移温度（ｐｈａｓｅ ｔｒａｎｓｆｏｒｍａｔｉｏ
ｎ ｔｅｍｐｅｒａｔｕｒｅ）は５８０℃であることが
知られている。前記非晶質シリコン層２１１はゲート酸
化工程及びイオン活性化熱処理などの熱工程によって結
晶化されて非方向性結晶構造を有し、結果的に図５に示
したような構造が形成される。
【００３１】前記非晶質シリコン層の形成温度が低けれ
ば低いほど、さらに良い結果を得ることができる。例え
ば、温度が５００℃以上になれば、非晶質シリコン蒸着
工程が進行している間、下部ポリシリコンゲルマニウム
層と接触している界面領域から結晶化が始まる。その結
果、図７に示したように、前記非晶質シリコン層は連続
した柱状構造を有する。しかし、非晶質シリコン層の形
成温度を５５０℃以下に低める場合に、非晶質シリコン
層の蒸着速度が遅くなって生産性が低下する。
ば低いほど、さらに良い結果を得ることができる。例え
ば、温度が５００℃以上になれば、非晶質シリコン蒸着
工程が進行している間、下部ポリシリコンゲルマニウム
層と接触している界面領域から結晶化が始まる。その結
果、図７に示したように、前記非晶質シリコン層は連続
した柱状構造を有する。しかし、非晶質シリコン層の形
成温度を５５０℃以下に低める場合に、非晶質シリコン
層の蒸着速度が遅くなって生産性が低下する。
【００３２】図８及び図９は図５に示した構造を有する
ゲートを形成するための他の方法を示す図面である。
ゲートを形成するための他の方法を示す図面である。
【００３３】シリコン酸化膜からなるゲート絶縁膜２
２、シードシリコン層２１０、及び柱状構造を有するポ
リシリコンゲルマニウム層２３を形成する段階は、上述
と同一である。続けて、前記ポリシリコンゲルマニウム
層２３、中間層で使われる非晶質シリコン層２１１、及
び非晶質シリコンゲルマニウム層２１４を順に形成す
る。図８に示したように、本発明は前記非晶質シリコン
ゲルマニウム層２１４を前記非晶質シリコン層２１１を
形成した後に形成することを特徴とする。しかし、図９
に示したように、前記非晶質シリコンゲルマニウム層２
１４を先に形成することもできる。また、前記非晶質シ
リコン層２１１または前記非晶質シリコンゲルマニウム
層２１４のうち一つのみを形成することもできる。前記
非晶質シリコン層２１１は５００℃以下の温度で５０Å
乃至２００Åの厚さで形成することが望ましく、前記非
晶質シリコンゲルマニウム層２１４は４５０℃以下で５
０Å乃至２００Åの厚さで形成することが望ましい。
２、シードシリコン層２１０、及び柱状構造を有するポ
リシリコンゲルマニウム層２３を形成する段階は、上述
と同一である。続けて、前記ポリシリコンゲルマニウム
層２３、中間層で使われる非晶質シリコン層２１１、及
び非晶質シリコンゲルマニウム層２１４を順に形成す
る。図８に示したように、本発明は前記非晶質シリコン
ゲルマニウム層２１４を前記非晶質シリコン層２１１を
形成した後に形成することを特徴とする。しかし、図９
に示したように、前記非晶質シリコンゲルマニウム層２
１４を先に形成することもできる。また、前記非晶質シ
リコン層２１１または前記非晶質シリコンゲルマニウム
層２１４のうち一つのみを形成することもできる。前記
非晶質シリコン層２１１は５００℃以下の温度で５０Å
乃至２００Åの厚さで形成することが望ましく、前記非
晶質シリコンゲルマニウム層２１４は４５０℃以下で５
０Å乃至２００Åの厚さで形成することが望ましい。
【００３４】前記非晶質シリコン層２１１または前記非
晶質シリコンゲルマニウム層２１４上に５００℃乃至５
８０℃の温度で非晶質シリコン層２１３を形成する。こ
の場合に、前記非晶質シリコン層２１３は相対的に高い
蒸着速度を有するので、生産性を低下させない。
晶質シリコンゲルマニウム層２１４上に５００℃乃至５
８０℃の温度で非晶質シリコン層２１３を形成する。こ
の場合に、前記非晶質シリコン層２１３は相対的に高い
蒸着速度を有するので、生産性を低下させない。
【００３５】次に、パターニング工程、ゲート酸化工
程、及びゲートスペーサ１５、２５形成工程を実施して
図５に示したようなゲート構造を形成する。前記ゲート
は上部及び下部に互いに異なる結晶粒界を有する。続け
て、浅いソース／ドレイン領域１７、２７及び深いソー
ス／ドレイン領域１６、２６を形成し、前記ソース／ド
レイン領域を活性化させるために熱処理工程を実施して
素子を完成させる。
程、及びゲートスペーサ１５、２５形成工程を実施して
図５に示したようなゲート構造を形成する。前記ゲート
は上部及び下部に互いに異なる結晶粒界を有する。続け
て、浅いソース／ドレイン領域１７、２７及び深いソー
ス／ドレイン領域１６、２６を形成し、前記ソース／ド
レイン領域を活性化させるために熱処理工程を実施して
素子を完成させる。
【００３６】図８及び図９に示した方法を使用して図５
に示したＨＧＳＧ構造を得ることができる理由は、蒸着
温度が低ければ低いほど、結晶化にさらに多くのエネル
ギーが必要となるからである。したがって、図８及び図
９に示した方法で、温度を低めて前記非晶質シリコン層
２１１を形成すれば、結晶の柱状構造が形成されない。
また、前記非晶質シリコン層２１１または非晶質シリコ
ンゲルマニウム層２１４の結晶化は前記ポリシリコンゲ
ルマニウム層２１４の間の界面から始まり、下部ポリシ
リコンゲルマニウム層２３の結晶形態が上部に進行する
ので、前記中間層は前記結晶形態が上部に進行すること
を防止する役割を果たす。
に示したＨＧＳＧ構造を得ることができる理由は、蒸着
温度が低ければ低いほど、結晶化にさらに多くのエネル
ギーが必要となるからである。したがって、図８及び図
９に示した方法で、温度を低めて前記非晶質シリコン層
２１１を形成すれば、結晶の柱状構造が形成されない。
また、前記非晶質シリコン層２１１または非晶質シリコ
ンゲルマニウム層２１４の結晶化は前記ポリシリコンゲ
ルマニウム層２１４の間の界面から始まり、下部ポリシ
リコンゲルマニウム層２３の結晶形態が上部に進行する
ので、前記中間層は前記結晶形態が上部に進行すること
を防止する役割を果たす。
【００３７】図１０は本発明の第２実施形態による異種
結晶粒積層ゲートを有する半導体素子を示すための図面
である。
結晶粒積層ゲートを有する半導体素子を示すための図面
である。
【００３８】図１０を参照すれば、ゲートは下部のポリ
シリコンゲルマニウム層３３と、ポリシリコン層または
ポリシリコンゲルマニウム層からなる中間層３４ａとを
含む。前記下部ポリシリコンゲルマニウム層３３はポリ
シリコンまたはポリシリコンゲルマニウムの前記中間層
３４ａに比べて結晶粒のサイズが小さい柱状構造を有す
る。前記中間層３４ａは前記下部ポリシリコンゲルマニ
ウム層３３よりも大きな結晶粒の非方向性構造を有す
る。
シリコンゲルマニウム層３３と、ポリシリコン層または
ポリシリコンゲルマニウム層からなる中間層３４ａとを
含む。前記下部ポリシリコンゲルマニウム層３３はポリ
シリコンまたはポリシリコンゲルマニウムの前記中間層
３４ａに比べて結晶粒のサイズが小さい柱状構造を有す
る。前記中間層３４ａは前記下部ポリシリコンゲルマニ
ウム層３３よりも大きな結晶粒の非方向性構造を有す
る。
【００３９】図１０のゲート構造を形成するための方法
は、図６を参照して上述のような方法によりポリシリコ
ンゲルマニウム層３３を形成することを含む。例えば、
中間層３４ａは非晶質シリコン層を２０Å乃至５００Å
の厚さで形成し、後続の熱処理により結晶化して非方向
性結晶構造を有するように形成することができる。
は、図６を参照して上述のような方法によりポリシリコ
ンゲルマニウム層３３を形成することを含む。例えば、
中間層３４ａは非晶質シリコン層を２０Å乃至５００Å
の厚さで形成し、後続の熱処理により結晶化して非方向
性結晶構造を有するように形成することができる。
【００４０】図１１及び図１２は各々図４及び図５に示
したゲート構造を形成した後に、ボロンイオン注入、ゲ
ート酸化工程、及び活性化熱処理工程を実施して形成さ
れたＰＭＯＳトランジスタのゲルマニウムの濃度分布を
示す。
したゲート構造を形成した後に、ボロンイオン注入、ゲ
ート酸化工程、及び活性化熱処理工程を実施して形成さ
れたＰＭＯＳトランジスタのゲルマニウムの濃度分布を
示す。
【００４１】図１１は図５に示した異種結晶粒積層構造
を有するゲートのゲルマニウムの濃度分布を示す。下部
ポリシリコンゲルマニウム層は２０％のゲルマニウム含
量比を有し、６００〜７００Åの厚さで形成され、上部
ポリシリコン層は１３００〜１４００Åの厚さで形成さ
れた。前記ゲートをパターニングした後に、ボロンイオ
ンの注入及び９５０℃の温度で二分間ゲート酸化工程を
実施し、窒素雰囲気で１０００℃で２０分間、高速熱工
程ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓ
ｓ）を実施した。前記ゲルマニウム含量分布はオージェ
電子分光器（ＡＥＳ：ａｕｇｅｒ ｅｌｅｃｔｒｏｎ
ｓｐｅｃｔｒｏｓｃｏｐｙ）を使用して測定した。
を有するゲートのゲルマニウムの濃度分布を示す。下部
ポリシリコンゲルマニウム層は２０％のゲルマニウム含
量比を有し、６００〜７００Åの厚さで形成され、上部
ポリシリコン層は１３００〜１４００Åの厚さで形成さ
れた。前記ゲートをパターニングした後に、ボロンイオ
ンの注入及び９５０℃の温度で二分間ゲート酸化工程を
実施し、窒素雰囲気で１０００℃で２０分間、高速熱工
程ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓ
ｓ）を実施した。前記ゲルマニウム含量分布はオージェ
電子分光器（ＡＥＳ：ａｕｇｅｒ ｅｌｅｃｔｒｏｎ
ｓｐｅｃｔｒｏｓｃｏｐｙ）を使用して測定した。
【００４２】一方、図１２は図４に示した従来のゲート
に対するゲルマニウム含量分布を示す。下部ポリシリコ
ンゲルマニウム層は３０％のゲルマニウム含量比を有
し、６００〜７００Åの厚さで形成され、上部ポリシリ
コン層は１３００〜１４００Åの厚さで形成された。図
１１のように工程を進行した後に、前記ゲルマニウム含
量分布をＡＥＳ分析で測定した。
に対するゲルマニウム含量分布を示す。下部ポリシリコ
ンゲルマニウム層は３０％のゲルマニウム含量比を有
し、６００〜７００Åの厚さで形成され、上部ポリシリ
コン層は１３００〜１４００Åの厚さで形成された。図
１１のように工程を進行した後に、前記ゲルマニウム含
量分布をＡＥＳ分析で測定した。
【００４３】図１１及び図１２でＸ軸はスパッタリング
時間を示す。したがって、スパッタリング時間が増加す
る方向、すなわち、Ｘ軸の値が増加する方向は、ゲート
電極の下部を示す。Ｙ軸はゲルマニウムまたはシリコン
含量比の分布を示す。
時間を示す。したがって、スパッタリング時間が増加す
る方向、すなわち、Ｘ軸の値が増加する方向は、ゲート
電極の下部を示す。Ｙ軸はゲルマニウムまたはシリコン
含量比の分布を示す。
【００４４】図１１，１２に示したゲルマニウム含量比
の曲線（黒点）はゲートの下部ポリシリコンゲルマニウ
ム層上でゲルマニウム濃度が密集している急激なプロフ
ァイルを示す。一方、図１２でゲルマニウム含量比の曲
線（黒点）の左側に示したように、ゲルマニウム含量は
前記上部ポリシリコン層と前記下部ポリシリコンゲルマ
ニウム層との間で漸進的に増加するプロファイルを示
す。また、図１２はボロンイオン注入、ゲート酸化及び
高速熱処理工程が進行する間、最初の下部ポリシリコン
ゲルマニウム層のゲルマニウム含量比が３０％から２０
％に低くなることを示す。すなわち、図１１、図１２は
下部のポリシリコンゲルマニウム層から前記上部ポリシ
リコン層にゲルマニウムが拡散することを示す。
の曲線（黒点）はゲートの下部ポリシリコンゲルマニウ
ム層上でゲルマニウム濃度が密集している急激なプロフ
ァイルを示す。一方、図１２でゲルマニウム含量比の曲
線（黒点）の左側に示したように、ゲルマニウム含量は
前記上部ポリシリコン層と前記下部ポリシリコンゲルマ
ニウム層との間で漸進的に増加するプロファイルを示
す。また、図１２はボロンイオン注入、ゲート酸化及び
高速熱処理工程が進行する間、最初の下部ポリシリコン
ゲルマニウム層のゲルマニウム含量比が３０％から２０
％に低くなることを示す。すなわち、図１１、図１２は
下部のポリシリコンゲルマニウム層から前記上部ポリシ
リコン層にゲルマニウムが拡散することを示す。
【００４５】図１１及び図１２で示したＡＥＳ分析結果
を比較すれば、図５に示した改善されたゲート構造は図
４に示した従来の構造に比べてゲルマニウム拡散を防止
できることを理解することができる。
を比較すれば、図５に示した改善されたゲート構造は図
４に示した従来の構造に比べてゲルマニウム拡散を防止
できることを理解することができる。
【００４６】図１３は図４及び図５に示した構造を有す
るゲート各々のＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ Ｅｑ
ｕｉｖａｌｅｎｔ ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）
を測定して得られた結果を示す図である。
るゲート各々のＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ Ｅｑ
ｕｉｖａｌｅｎｔ ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）
を測定して得られた結果を示す図である。
【００４７】図で、白点及び黒点で表示された点は、各
々図４及び図５に示したゲートのＣＥＴ測定値を示す。
Ｃ−Ｖ曲線はゲートに電圧を印加する時に、ゲートと基
板との間のキャパシタンスの差を測定して得られる。一
般的に、キャパシタンスはゲートと基板との間の絶縁層
の誘電定数に比例し、その絶縁層の厚さに反比例する。
例えば、ＰＭＯＳトランジスタのゲートで、ゲートにプ
ラス電圧を印加する時に、前記基板は電子が蓄積された
蓄積状態（ａｃｃｕｍｌａｔｉｏｎ ｓｔａｔｅ）にな
る。一方、ゲートにマイナス電圧を印加すれば、基板は
ホールが蓄積された反転状態（ｉｎｖｅｒｓｉｏｎ ｓ
ｔａｔｅ）になる。図１３の左側の曲線は各々図５及び
図４に示したゲートの蓄積状態で、Ｃ−Ｖ曲線から計算
したＣＥＴ値を示す。基板が蓄積状態である時に、図５
に示した異種結晶粒積層構造を有するゲートのＣＥＴ値
と図４に示した従来の柱状積層構造を有するゲートのＣ
ＥＴ値とは差がない。
々図４及び図５に示したゲートのＣＥＴ測定値を示す。
Ｃ−Ｖ曲線はゲートに電圧を印加する時に、ゲートと基
板との間のキャパシタンスの差を測定して得られる。一
般的に、キャパシタンスはゲートと基板との間の絶縁層
の誘電定数に比例し、その絶縁層の厚さに反比例する。
例えば、ＰＭＯＳトランジスタのゲートで、ゲートにプ
ラス電圧を印加する時に、前記基板は電子が蓄積された
蓄積状態（ａｃｃｕｍｌａｔｉｏｎ ｓｔａｔｅ）にな
る。一方、ゲートにマイナス電圧を印加すれば、基板は
ホールが蓄積された反転状態（ｉｎｖｅｒｓｉｏｎ ｓ
ｔａｔｅ）になる。図１３の左側の曲線は各々図５及び
図４に示したゲートの蓄積状態で、Ｃ−Ｖ曲線から計算
したＣＥＴ値を示す。基板が蓄積状態である時に、図５
に示した異種結晶粒積層構造を有するゲートのＣＥＴ値
と図４に示した従来の柱状積層構造を有するゲートのＣ
ＥＴ値とは差がない。
【００４８】図１３の右側にある曲線は各々図５及び図
４に示したゲートの反転状態で、Ｃ−Ｖ曲線から計算し
たＣＥＴ値を示す。ポリゲートは蓄積状態では空乏され
ず、反転状態では空乏される。したがって、反転状態の
ＣＥＴ値は前記ポリゲートの空乏を考慮する時に、蓄積
状態でＣＥＴ値より大きい。すなわち、前記ポリゲート
の空乏領域は、半導体素子が動作する間、ゲート絶縁膜
に連結されたキャパシタの機能をするので、反転状態の
ＣＥＴ値は蓄積状態のＣＥＴ値よりも高い値を有するよ
うになる。図１３に示したように、図５に示したゲート
のＣＥＴ値は図４に示したゲートのＣＥＴ値よりも小さ
い。これは図５に示したゲートのゲート空乏は図４に示
したゲートのゲート空乏よりも少ないことを示す。した
がって、図１３に示した図から異種結晶粒積層ゲートは
ゲルマニウム拡散も防止することができ、従来のゲート
構造に比べてゲルマニウム含量比も高く維持できること
が分かる。
４に示したゲートの反転状態で、Ｃ−Ｖ曲線から計算し
たＣＥＴ値を示す。ポリゲートは蓄積状態では空乏され
ず、反転状態では空乏される。したがって、反転状態の
ＣＥＴ値は前記ポリゲートの空乏を考慮する時に、蓄積
状態でＣＥＴ値より大きい。すなわち、前記ポリゲート
の空乏領域は、半導体素子が動作する間、ゲート絶縁膜
に連結されたキャパシタの機能をするので、反転状態の
ＣＥＴ値は蓄積状態のＣＥＴ値よりも高い値を有するよ
うになる。図１３に示したように、図５に示したゲート
のＣＥＴ値は図４に示したゲートのＣＥＴ値よりも小さ
い。これは図５に示したゲートのゲート空乏は図４に示
したゲートのゲート空乏よりも少ないことを示す。した
がって、図１３に示した図から異種結晶粒積層ゲートは
ゲルマニウム拡散も防止することができ、従来のゲート
構造に比べてゲルマニウム含量比も高く維持できること
が分かる。
【００４９】図１４及び図１５は各々従来のゲート構造
及び異種結晶粒積層ゲートを透過電子顕微鏡で見た垂直
断面図である。図１４は図４のゲート構造を示し、図１
５は図７の方法で形成された図５のゲート構造を示す。
及び異種結晶粒積層ゲートを透過電子顕微鏡で見た垂直
断面図である。図１４は図４のゲート構造を示し、図１
５は図７の方法で形成された図５のゲート構造を示す。
【００５０】下部ポリシリコンゲルマニウム層は、Ｓｉ
Ｈ４、２００ｓｃｍ、ＧｅＨ４、４０ｓｃｍ、Ｈ２ ６
ｓｌｍをソースガスとして使用して５００〜５５０℃で
形成した。中間層である非晶質シリコン層はＳｉＨ４
２００ｓｃｍ、Ｈ２ ６ｓｌｍをソースガスとして使用
して４５０〜５００℃で形成した。中間層である非晶質
シリコンゲルマニウム層はＳｉＨ４ ２００ｓｃｍ、Ｇ
ｅＨ４ ３５ｓｃｍ、Ｈ２ ６ｓｌｍをソースガスとし
て使用して４００〜４５０℃で形成した。上部非晶質シ
リコン層はＳｉＨ４ ２５０ｓｃｍ、Ｈ２ ６ｓｌｍを
ソースガスとして使用して５５０℃で形成した。前記中
間層及び前記上部非晶質シリコン層は後続の熱処理段階
で多結晶構造に変化させた。
Ｈ４、２００ｓｃｍ、ＧｅＨ４、４０ｓｃｍ、Ｈ２ ６
ｓｌｍをソースガスとして使用して５００〜５５０℃で
形成した。中間層である非晶質シリコン層はＳｉＨ４
２００ｓｃｍ、Ｈ２ ６ｓｌｍをソースガスとして使用
して４５０〜５００℃で形成した。中間層である非晶質
シリコンゲルマニウム層はＳｉＨ４ ２００ｓｃｍ、Ｇ
ｅＨ４ ３５ｓｃｍ、Ｈ２ ６ｓｌｍをソースガスとし
て使用して４００〜４５０℃で形成した。上部非晶質シ
リコン層はＳｉＨ４ ２５０ｓｃｍ、Ｈ２ ６ｓｌｍを
ソースガスとして使用して５５０℃で形成した。前記中
間層及び前記上部非晶質シリコン層は後続の熱処理段階
で多結晶構造に変化させた。
【００５１】
【発明の効果】上述のような本発明によれば、ＭＯＳト
ランジスタを形成することにおいて、下部層の結晶粒と
上部層の結晶粒との相が異なって形成された異種結晶粒
積層ゲートを形成することによって、ゲルマニウムの拡
散も防止でき、従来のゲート構造に比べてゲートのゲル
マニウム含量比も高く維持することができる。その結
果、低電圧動作が可能であり、しきい電圧の散布が狭い
高性能素子を製造することができる。
ランジスタを形成することにおいて、下部層の結晶粒と
上部層の結晶粒との相が異なって形成された異種結晶粒
積層ゲートを形成することによって、ゲルマニウムの拡
散も防止でき、従来のゲート構造に比べてゲートのゲル
マニウム含量比も高く維持することができる。その結
果、低電圧動作が可能であり、しきい電圧の散布が狭い
高性能素子を製造することができる。
【図１】 従来のトランジスタ構造を示す図である。
【図２】従来のトランジスタ構造を示す図である。
【図３】従来のトランジスタ構造を示す図である。
【図４】 従来の他のトランジスタ構造を示す図であ
る。
る。
【図５】 異種結晶粒積層構造を有する半導体素子を示
す図である。
す図である。
【図６】 図５の構造を有する半導体素子の製造方法を
説明するための図である。
説明するための図である。
【図７】 非晶質シリコンを蒸着する間、下部ポリシリ
コンゲルマニウム層に接触している界面領域で結晶化が
始まる工程を示す図である。
コンゲルマニウム層に接触している界面領域で結晶化が
始まる工程を示す図である。
【図８】 図５の構造を有する半導体素子の他の製造方
法を説明するための図である。
法を説明するための図である。
【図９】 図５の構造を有する半導体素子の他の製造方
法を説明するための図である。
法を説明するための図である。
【図１０】 本発明の他の実施形態による異種結晶粒積
層構造のゲートを有する半導体素子を示す図である。
層構造のゲートを有する半導体素子を示す図である。
【図１１】 図４の構造を有するゲートのゲルマニウム
密度分布を示す図である。
密度分布を示す図である。
【図１２】 図５の構造を示すゲートのゲルマニウム密
度分布を示す図である。
度分布を示す図である。
【図１３】 図４及び図５に示した構造を有するゲート
各々のＣＥＴを測定して得られた結果を示す図である。
各々のＣＥＴを測定して得られた結果を示す図である。
【図１４】 従来のゲート構造及び異種結晶粒積層ゲー
トを透過電子顕微鏡で見た垂直断面図である。
トを透過電子顕微鏡で見た垂直断面図である。
【図１５】 従来のゲート構造及び異種結晶粒積層ゲー
トを透過電子顕微鏡で見た垂直断面図である。
トを透過電子顕微鏡で見た垂直断面図である。
１５，２５ ゲートスペーサ
１６，２６ 深いソース領域／ドレイン領域
１７，２７ 浅いソース領域／ドレイン領域
２１ シリコン基板
２２ ゲート絶縁膜
２３ 下部ポリシリコンゲルマニウム層
２４ 上部ポリシリコン層
３３ ポリシリコンゲルマニウム層
３４ａ 中間層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/49
(72)発明者 李 正一
大韓民国慶尚北道金泉市牙浦邑国士２里
126
(72)発明者 金 相秀
大韓民国京畿道龍仁市器興邑農書里山７−
１ ワルギエソ−ドン1014
(72)発明者 ▲ベ▼ 金鐘
大韓民国京畿道水原市勧善区金谷洞530番
地 エルジービレッジアパートメント304
棟1402号
Ｆターム(参考） 4M104 AA01 BB01 CC05 DD43 DD45
FF13 GG09 GG10 GG14 HH05
5F048 AC01 AC03 BA01 BB04 BB05
BB12 BB13 BC06 BE03 BG12
5F140 AA00 AA28 AA39 AB03 BF04
BF11 BF14 BF21 BF22 BF24
BF33 BF34 BG08 BG28 BG33
BG37 BG56 BH15 BK02 BK21
Claims (30)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
と前記ゲート絶縁膜上に形成されたゲート電極とを含
み、前記ゲート電極は、柱状結晶構造を有する下部ポリ
シリコンゲルマニウム層と非方向性結晶構造を有する上
部ポリシリコン層とを含むことを特徴とする半導体素
子。 - 【請求項２】 前記上部ポリシリコン層の結晶粒のサイ
ズは前記下部ポリシリコンゲルマニウム層の結晶粒のサ
イズよりも大きいことを特徴とする請求項１に記載の半
導体素子。 - 【請求項３】 前記上部ポリシリコン層の結晶粒のサイ
ズは前記半導体基板の表面に対して水平方向が垂直方向
と同一、またはよりも大きいことを特徴とする請求項１
に記載の半導体素子。 - 【請求項４】 前記下部ポリシリコンゲルマニウム層と
前記ゲート絶縁膜との間に介在したシード層をさらに含
むことを特徴とする請求項１に記載の半導体素子。 - 【請求項５】 前記上部ポリシリコン層と前記下部ポリ
シリコンゲルマニウム層との間に介在した少なくとも一
つの中間層をさらに含むことを特徴とする請求項１に記
載の半導体素子。 - 【請求項６】 前記少なくとも一層の中間層はシリコン
層を含むことを特徴とする請求項５に記載の半導体素
子。 - 【請求項７】 前記少なくとも一層の中間層はシリコン
ゲルマニウム層を含むことを特徴とする請求項５に記載
の半導体素子。 - 【請求項８】 前記少なくとも一層の中間層はシリコン
層及びシリコンゲルマニウム層を含むことを特徴とする
請求項５に記載の半導体素子。 - 【請求項９】 半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを含み、
前記ゲート電極は、柱状結晶構造を有する下部ポリシリ
コンゲルマニウム層と非方向性結晶構造を有する中間層
と柱状結晶構造を有する上部ポリシリコン層とを含むこ
とを特徴とする半導体素子。 - 【請求項１０】 前記中間層はポリシリコン層であるこ
とを特徴とする請求項９に記載の半導体素子。 - 【請求項１１】 前記中間層はポリシリコンゲルマニウ
ム層であることを特徴とする請求項９に記載の半導体素
子。 - 【請求項１２】 前記中間層の結晶粒のサイズは前記下
部ポリシリコンゲルマニウム層の結晶粒のサイズよりも
大きいことを特徴とする請求項９に記載の半導体素子。 - 【請求項１３】 半導体基板上にゲート絶縁膜を形成す
る段階と、 前記ゲート絶縁膜上に柱状結晶構造を有する下部ポリシ
リコンゲルマニウム層を形成する段階と、 前記下部ポリシリコンゲルマニウム層上に非晶質シリコ
ン層を形成する段階と、 前記非晶質シリコン層を結晶化して非方向性結晶構造を
有する上部ポリシリコン層を形成する段階とを含むこと
を特徴とする半導体素子の製造方法。 - 【請求項１４】 前記下部ポリシリコンゲルマニウム層
は化学気相蒸着法を使用して４００℃〜６００℃の温度
で形成することを特徴とする請求項１３に記載の半導体
素子の製造方法。 - 【請求項１５】 前記下部ポリシリコンゲルマニウム層
はモノシランＳｉＨ ４、及びゲルマンＧｅＨ４を反応ガ
スとして使用して４００℃乃至６００℃の温度で化学気
相蒸着して形成することを特徴とする請求項１３に記載
の半導体素子の製造方法。 - 【請求項１６】 前記下部ポリシリコンゲルマニウム層
はジシランＳｉ２Ｈ ６及びゲルマンＧｅＨ４を反応ガス
として使用して４００℃乃至６００℃の温度で化学気相
蒸着して形成することを特徴とする請求項１３に記載の
半導体素子の製造方法。 - 【請求項１７】 前記非晶質シリコン層は３５０℃乃至
５８０℃の温度で化学気相蒸着により形成することを特
徴とする請求項１３に記載の半導体素子の製造方法。 - 【請求項１８】 前記非晶質シリコン層を結晶化する前
に、 前記下部ポリシリコンゲルマニウム層及び前記非晶質シ
リコン層をパターニングして、ゲート電極を形成する段
階をさらに含むことを特徴とする請求項１３に記載の半
導体素子の製造方法。 - 【請求項１９】 前記非晶質シリコン層を結晶化して前
記上部ポリシリコン層を形成した後に、前記下部ポリシ
リコンゲルマニウム層及び前記上部ポリシリコン層をパ
ターニングしてゲート電極を形成する段階をさらに含む
ことを特徴とする請求項１３に記載の半導体素子の製造
方法。 - 【請求項２０】 前記下部ポリシリコンゲルマニウム層
を形成する前に、 前記半導体基板の上部にシード層を形成する段階をさら
に含むことを特徴とする請求項１３に記載の半導体素子
の製造方法。 - 【請求項２１】 前記非晶質シリコン層は熱処理により
結晶化させることを特徴とする請求項１３に記載の半導
体素子の製造方法。 - 【請求項２２】 半導体基板上にゲート絶縁膜を形成す
る段階と、 前記ゲート絶縁膜上に柱状結晶構造を有する下部ポリシ
リコンゲルマニウム層を形成する段階と、 前記下部ポリシリコンゲルマニウム層上に非晶質構造を
有する少なくとも一層の中間層を形成する段階と、 前記少なくとも一層の中間層上に非晶質シリコン層を形
成する段階と、 前記非晶質シリコン層を結晶化して非方向性結晶構造を
有する上部ポリシリコン層を形成する段階とを含むこと
を特徴とする半導体素子の製造方法。 - 【請求項２３】 前記少なくとも一層の中間層は、一層
の非晶質シリコン層を含むことを特徴とする請求項２２
に記載の半導体素子の製造方法。 - 【請求項２４】 前記少なくとも一層の中間層は、一層
の非晶質シリコンゲルマニウム層を含むことを特徴とす
る請求項２２に記載の半導体素子の製造方法。 - 【請求項２５】 前記非晶質シリコンゲルマニウム層は
３５０℃乃至５００℃の温度で化学気相蒸着を使用して
形成することを特徴とする請求項２４に記載の半導体素
子の製造方法。 - 【請求項２６】 前記非晶質シリコンゲルマニウム層は
モノシランＳｉＨ４及びゲルマンＧｅＨ４を反応ガスと
して使用するか、ジシランＳｉ２Ｈ６及びゲルマンＧｅ
Ｈ４を反応ガスとして使用し、３５０℃乃至５００℃の
温度で化学気相蒸着法を使用して形成することを特徴と
する請求項２４に記載の半導体素子の製造方法。 - 【請求項２７】 前記少なくとも一層の中間層は第１中
間層及び第２中間層を含み、前記第１中間層は非晶質シ
リコンで形成し、前記第２中間層は非晶質シリコンゲル
マニウムで形成することを特徴とする請求項２２に記載
の半導体素子の製造方法。 - 【請求項２８】 前記非晶質シリコン層は３５０℃乃至
５８０℃の温度で化学気相蒸着法を使用して形成するこ
とを特徴とする請求項２２に記載の半導体素子の製造方
法。 - 【請求項２９】 前記非晶質シリコン層はモノシランＳ
ｉＨ４またはジシランＳｉ２Ｈ６を反応ガスとして使用
し、３５０℃乃至５８０℃の温度で化学気相蒸着法を使
用して形成することを特徴とする請求項２２に記載の半
導体素子の製造方法。 - 【請求項３０】 半導体基板上にゲート絶縁膜を形成す
る段階と、 前記ゲート絶縁膜上に柱状結晶構造を有する下部シリコ
ンゲルマニウム層を形成する段階と、 前記下部シリコンゲルマニウム層上に非晶質中間層を形
成する段階と、 前記非晶質中間層上に上部ポリシリコン層を形成する段
階と、 前記非晶質中間層を結晶化して、前記下部ポリシリコン
ゲルマニウム層と前記上部ポリシリコン層との間に非方
向性結晶構造を有する結晶化した中間層を形成する段階
とを含むことを特徴とする半導体素子の製造方法。
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