KR101181272B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 PMOS 게이트의 폴리실리콘 디플리션 효과(Polysilicon Depletion Effect)와 보론(Boron) 투과 현상을 개선하기 위하여, 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe) 게이트로 PMOS 트랜지스터를 형성함으로써 PMOS 게이트의 일 함수(work function)를 조정하여 저전압으로 소자를 구동하고, 구동 전류를 증가시켜 반도체 소자의 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술로 따른 폴리실리콘 디플리션 현상을 도시한 단면도.
도 2는 문턱 전압과 게이트 일 함수를 도시한 그래프.
도 3a 내지 3c는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 PMOS 게이트의 폴리실리콘 디플리션 효과(Polysilicon Depletion Effect)와 보론 투과 현상을 개선하기 위하여, 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe) 게이트로 PMOS 트랜지스터를 형성함으로써 PMOS 게이트의 일 함수를 조정하여 저전압으로 소자를 구동하고, 구동 전류를 증가시켜 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
PMOS 트랜지스터의 게이트 전극을 형성하는 폴리실리콘층에 불순물을 주입할 때 불순물로 보론(B)을 많이 사용한다. 이때, 보론(B)과 같은 P형 불순물을 도핑 시키는 방법으로, 소오스/드레인 영역을 형성 시 동시에 폴리실리콘 게이트에 이온 을 주입하는 방법을 많이 사용한다.
그런데, 보론(B)을 게이트 폴리실리콘층 패턴에 불순물로 사용할 경우, 보론이 충분히 도핑 되지 못하거나, 활성화되지 못하는 문제 외에 도핑된 보론이 확산되어 얇은 게이트 절연막을 거쳐 게이트 채널로 빠져나가는 문제가 생긴다.
특히, PMOS 트랜지스터에서 게이트 절연막은 수십 Å 정도로 매우 얇게 형성되므로 이런 문제는 매우 심각하다. 보론이 게이트를 이루는 폴리실리콘층에서 빠져나갈 경우, 게이트 절연막 부근에서 게이트를 이루는 폴리실리콘층의 보론 농도가 줄어들게 되어 폴리실리콘 디플리션 효과가 일어날 수 있다.
도 1을 참조하면, 인버전 전압을 인가할 때 폴리실리콘 디플리션 효과에 의한 등가 산화막의 두께(Equivalent Oxide Thickness, EOT)가 실제 산화막(Tox)의 두께보다 줄어든 것을 도시한다.
따라서, 전극에 음전압을 가하였을 때 폴리실리콘 디플리션 효과로 등가 산화막 두께가 게이트 절연막의 실제 두께(Tox)보다 작게 나타나고, 보론(B)이 얇아진 게이트 산화막을 통과함으로 누설전류(leakage current)가 증가하여 소자가 손상되는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 특히 PMOS 게이트의 폴리실리콘 디플리션 효과와 보론 투과 현상을 개선하기 위하여, 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe) 게이트로 PMOS 트랜지스터를 형성함으로써 PMOS 게이트의 일 함수를 조정하여 저전압으로 소자를 구동하고, 구 동 전류를 증가시켜 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
PMOS 게이트 영역의 반도체 기판상에 게이트 절연막 및 높이에 따라 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe)층을 형성하는 단계; 및 상기 실리콘 게르마늄(SiGe)층을 패터닝하여 실리콘 게르마늄(SiGe) 게이트를 형성하는 단계를 포함하며, 상기 실리콘 게르마늄(SiGe)층의 게르마늄(Ge) 농도는 실리콘 게르마늄(SiGe)층의 상부에서 하부로 갈수록 연속적으로 변화하다 특정 순간 진공 브레이크를 수행하여 0%로 되는 것을 특징으로 한다.
이하에서는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 3c는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, PMOS 영역 및 NMOS 영역을 구비한 반도체 기판(110)에 소자분리막(120)을 형성하여 활성영역을 정의한다.
도 3b를 참조하면, PMOS 영역 및 NMOS 영역의 반도체 기판(110)에 불순물을 주입하여 웰 영역(125)을 형성하고, 전체 표면에 게이트 절연막(130)을 형성한다. 여기서, 게이트 절연막(130)은 산화막인 것이 바람직하다.
한편, 도 2는 문턱 전압과 게이트 일 함수를 도시한 그래프이며, 게르마늄 (Ge)의 에너지 밴드갭은 0.66eV이고, 실리콘(Si)의 밴드갭은 1.12eV로 게르마늄의 그것보다 낮아서, 실리콘 게르마늄(SiGe)의 밴드갭은 0.66 ~ 1.12eV 사이의 값이 된다.
도 2를 참조하면, 문턱 전압이 0.2V(PMOS의 경우 -0.2V)일 때 게이트 일 함수는 각각 NMOS와 PMOS에서 각각 다른 값을 보여야 한다. 따라서, PMOS 게이트에 실리콘 게르마늄(SiGe) 게이트를 적용하여 일 함수에 변화를 주어서 문턱 전압을 일치시켜줄 수 있음을 알 수 있다.
디자인 룰이 계속 미세화됨에 따라, 구동 전류를 일정하게 유지하기 위하여 문턱 전압은 감소되어야 한다. 따라서, 실리콘 게르마늄(SiGe) 게이트를 사용할 때, 게르마늄(Ge)의 도핑 농도는 증가되어야 한다.
그러나 게르마늄(Ge)의 격자 상수는 5.658Å으로 5.431Å의 실리콘(Si)보다 커서 실리콘 게르마늄(SiGe)에서 게르마늄(Ge)의 도핑 농도가 클수록 큰 스트레스가 유발될 것으로 예상된다.
그러므로 실리콘 게르마늄(SiGe) 게이트에서 상기와 같은 스트레스를 효과적으로 억제하기 위하여 게르마늄(Ge)의 도핑 농도를 점진적으로 증가시키거나, 초기에 큰 도핑 농도를 주입시키고 점진적으로 감소시키는 방법을 사용하여 전체 평균농도를 증가시켜 게이트 일 함수를 적정하게 일치시킬 수 있다.
다음으로, PMOS 영역의 반도체 기판(110)에서 게이트 절연막(130) 및 높이에 따라 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe)층(140)을 순차적으로 형성한다. 여기서, 실리콘 게르마늄(SiGe)층(140)에서 상기 게 르마늄(Ge)의 농도는 30 ~ 70% 범위인 것이 바람직하다.
또한, 실리콘 게르마늄(SiGe)층(140)은 폴리실리콘층 형성과 유사한 조건에서 형성되며, 소스 가스로 SiH4와 GeH4 가스를 이용하여 CVD 방법으로 형성되는 것이 바람직하다.
그리고 실리콘 게르마늄(SiGe)층(140)의 게르마늄(Ge) 농도는 게르마늄(Ge) 소스 가스로 GeH4를 이용하여 최대 약 70%의 농도에서 최소 약 30%의 농도로 실리콘 게르마늄(SiGe)층의 상부에서 하부로 갈수록 감소되거나, 이와 반대로 게르마늄(Ge) 농도는 낮은 농도에서 높은 농도로 실리콘 게르마늄(SiGe)층의 상부에서 하부로 갈수록 증가되는 것이 바람직하다.
또한, 실리콘 게르마늄(SiGe)층(140)의 게르마늄(Ge) 농도는 연속적으로 변화하다가 특정 순간 진공 브레이크를 수행하여 게르마늄(Ge) 농도를 0%로 만들 수 있다.
한편, 실리콘 게르마늄(SiGe)(140)층의 형성 전에 폴리실리콘층(미도시)을 형성하여 실리콘 게르마늄(SiGe)의 시드층으로 사용할 수 있다. 여기서, 상기 시드층은 소스 가스로 SiH4 가스를 사용하여 형성되는 것이 바람직하다.
도 3c를 참조하면, 게르마늄(Ge)의 농도 프로파일이 변화하는 실리콘 게르마늄(SiGe)층을 패터닝하여 실리콘 게르마늄(SiGe) 게이트(150)를 형성한다.
한편, 실리콘 게르마늄(SiGe)층 상부에 폴리실리콘 보호층(미도시)을 더 형성하고, 이를 패터닝하여 실리콘 게르마늄(SiGe) 게이트(150)를 형성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 PMOS 게이트의 폴리실리콘 디플리션 효과와 보론 투과 현상을 개선하기 위하여, 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe) 게이트로 PMOS 트랜지스터를 형성함으로써 PMOS 게이트의 일 함수를 조정하여 저전압으로 소자를 구동하고, 구동 전류를 증가시켜 반도체 소자의 특성을 향상시킬 수 있고, 실리콘 게르마늄(SiGe) 장비 활용을 극대화시켜 생산성을 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. (a) PMOS 게이트 영역의 반도체 기판상에 게이트 절연막 및 높이에 따라 게르마늄(Ge)의 농도가 변화하는 프로파일을 갖는 실리콘 게르마늄(SiGe)층을 형성하는 단계; 및
    (b) 상기 실리콘 게르마늄(SiGe)층을 패터닝하여 실리콘 게르마늄(SiGe) 게이트를 형성하는 단계를 포함하며,
    상기 실리콘 게르마늄(SiGe)층의 게르마늄(Ge) 농도는 실리콘 게르마늄(SiGe)층의 상부에서 하부로 갈수록 연속적으로 변화하다 특정 순간 진공 브레이크를 수행하여 0%로 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 (a) 단계의 실리콘 게르마늄(SiGe)층을 형성하기 전에 폴리실리콘 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 (a) 단계의 실리콘 게르마늄(SiGe)층을 형성한 후에 상기 실리콘 게르마늄(SiGe)층의 상부에 폴리실리콘 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    상기 (a) 단계의 실리콘 게르마늄(SiGe)층을 형성한 후에 상기 실리콘 게르마늄(SiGe)층에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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