JPH07335887A - 薄膜電界効果トランジスタおよびその製造方法 - Google Patents
薄膜電界効果トランジスタおよびその製造方法Info
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- JPH07335887A JPH07335887A JP12484694A JP12484694A JPH07335887A JP H07335887 A JPH07335887 A JP H07335887A JP 12484694 A JP12484694 A JP 12484694A JP 12484694 A JP12484694 A JP 12484694A JP H07335887 A JPH07335887 A JP H07335887A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Abstract
(57)【要約】
【目的】 ＳＯＩ基板上に作製される薄膜電界効果トラ
ンジスタ（薄膜ＦＥＴ）において、チャネル領域内の少
数キャリア蓄積による閾値電圧Ｖthの変動やソース−ド
レイン間耐圧の劣化を防止する。 【構成】 ソース領域の禁止帯幅をチャネル領域から遠
ざかるにつれて縮小し、かつその禁止帯の最大幅をチャ
ネル領域の禁止帯幅ＢＧch以下とする。ＮＭＯＳ−ＦＥ
Ｔの場合、ソース領域のポテンシャルの傾きにより発生
するドリフト電界の寄与でホールの移動度が高まるの
で、ドレイン端で衝突イオン化により発生したホールＨ
2 がソース領域へ流出し易くなり、よってチャネル領域
内でのホール蓄積が防止される。上記のポテンシャルの
傾きは、通常のＬＤＤプロセスを応用したＧｅの２段階
イオン注入を行い、Ｇｅの水平方向濃度分布を付与する
ことで形成可能である。
ンジスタ（薄膜ＦＥＴ）において、チャネル領域内の少
数キャリア蓄積による閾値電圧Ｖthの変動やソース−ド
レイン間耐圧の劣化を防止する。 【構成】 ソース領域の禁止帯幅をチャネル領域から遠
ざかるにつれて縮小し、かつその禁止帯の最大幅をチャ
ネル領域の禁止帯幅ＢＧch以下とする。ＮＭＯＳ−ＦＥ
Ｔの場合、ソース領域のポテンシャルの傾きにより発生
するドリフト電界の寄与でホールの移動度が高まるの
で、ドレイン端で衝突イオン化により発生したホールＨ
2 がソース領域へ流出し易くなり、よってチャネル領域
内でのホール蓄積が防止される。上記のポテンシャルの
傾きは、通常のＬＤＤプロセスを応用したＧｅの２段階
イオン注入を行い、Ｇｅの水平方向濃度分布を付与する
ことで形成可能である。
Description
【０００１】
【産業上の利用分野】本発明は、閾値電圧Ｖthの変動や
ドレイン耐圧の低下を防止できる薄膜電界効果トランジ
スタ（薄膜ＦＥＴ）およびその製造方法に関する。
ドレイン耐圧の低下を防止できる薄膜電界効果トランジ
スタ（薄膜ＦＥＴ）およびその製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）の動作
時には、ソース領域からチャネル領域に注入されたキャ
リアがドレイン端に生じている高電界領域の結晶格子に
衝突し、電子−正孔対が発生する。バルク半導体基板上
に形成されたＦＥＴの場合は、これら少数キャリアのい
ずれか一方がチャネル領域に流れ込んだとしても、最終
的には基板電流としてリークされるため、特に問題とな
ることはなかった。
時には、ソース領域からチャネル領域に注入されたキャ
リアがドレイン端に生じている高電界領域の結晶格子に
衝突し、電子−正孔対が発生する。バルク半導体基板上
に形成されたＦＥＴの場合は、これら少数キャリアのい
ずれか一方がチャネル領域に流れ込んだとしても、最終
的には基板電流としてリークされるため、特に問題とな
ることはなかった。
【０００３】近年、従来のバルク半導体基板に代わり、
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）
基板上にＦＥＴを形成することが行われている。これ
は、絶縁性基板上のシリコン薄膜にＦＥＴを形成する方
法であり、接合容量の低減による動作の高速化や、素子
間分離の容易化にメリットがある。ところが、ＳＯＩ基
板上に形成される薄膜ＦＥＴは、シリコン薄膜の周囲が
絶縁性基板に囲まれて浮遊状態となっており、衝突イオ
ン化により生じた少数キャリアを基板側にリークさせる
ことができない。このため、少数キャリアがチャネル領
域に蓄積されてそのポテンシャルを変化させ、閾値電圧
Ｖthの変動やドレイン耐圧の低下を招く問題があった。
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）
基板上にＦＥＴを形成することが行われている。これ
は、絶縁性基板上のシリコン薄膜にＦＥＴを形成する方
法であり、接合容量の低減による動作の高速化や、素子
間分離の容易化にメリットがある。ところが、ＳＯＩ基
板上に形成される薄膜ＦＥＴは、シリコン薄膜の周囲が
絶縁性基板に囲まれて浮遊状態となっており、衝突イオ
ン化により生じた少数キャリアを基板側にリークさせる
ことができない。このため、少数キャリアがチャネル領
域に蓄積されてそのポテンシャルを変化させ、閾値電圧
Ｖthの変動やドレイン耐圧の低下を招く問題があった。
【０００４】この現象は、特にＮＭＯＳで顕著である。
図８に、従来の薄膜ＦＥＴ（ＮＭＯＳ）のエネルギー・
バンド図を示す。Ｅv は価電子帯の上端、Ｅc は伝導帯
の下端をそれぞれ表すエネルギー準位であり、この場合
の少数キャリアはホールＨである。ｎ型のドレイン領域
に正電圧が印加されているため、チャネル領域とドレイ
ン領域との間には、両者の擬フェルミ準位Ｅf2，Ｅf3間
のエネルギー差に相当する逆バイアスｂcdがかかってい
る。
図８に、従来の薄膜ＦＥＴ（ＮＭＯＳ）のエネルギー・
バンド図を示す。Ｅv は価電子帯の上端、Ｅc は伝導帯
の下端をそれぞれ表すエネルギー準位であり、この場合
の少数キャリアはホールＨである。ｎ型のドレイン領域
に正電圧が印加されているため、チャネル領域とドレイ
ン領域との間には、両者の擬フェルミ準位Ｅf2，Ｅf3間
のエネルギー差に相当する逆バイアスｂcdがかかってい
る。
【０００５】一方、ソース領域とチャネル領域との間に
は、ホールの蓄積により両者の擬フェルミ準位Ｅf1，Ｅ
f2間のエネルギー差に相当する順バイアスｂscがかかっ
ている。すなわち、衝突イオン化によりドレイン領域に
発生したホールの一部Ｈ1 は、ソース領域から注入され
る電子ｅ- と再結合して消滅するが、その他のホールＨ
2 はソース領域へ拡散して拡散電流を生ずる。しかし、
拡散による電荷の消滅速度が一般に遅いこと、また拡散
電流が基板へリークできないこと等の理由により、チャ
ネル領域内のソース領域近傍にホールが蓄積され、該チ
ャネル領域のポテンシャルが上昇するからである。この
ポテンシャル上昇は、発生するホール数と消滅または流
出するホール数とが均衡するところ（定常状態）で停止
するが、これによりＦＥＴの閾値電圧Ｖthが変化してし
まう。
は、ホールの蓄積により両者の擬フェルミ準位Ｅf1，Ｅ
f2間のエネルギー差に相当する順バイアスｂscがかかっ
ている。すなわち、衝突イオン化によりドレイン領域に
発生したホールの一部Ｈ1 は、ソース領域から注入され
る電子ｅ- と再結合して消滅するが、その他のホールＨ
2 はソース領域へ拡散して拡散電流を生ずる。しかし、
拡散による電荷の消滅速度が一般に遅いこと、また拡散
電流が基板へリークできないこと等の理由により、チャ
ネル領域内のソース領域近傍にホールが蓄積され、該チ
ャネル領域のポテンシャルが上昇するからである。この
ポテンシャル上昇は、発生するホール数と消滅または流
出するホール数とが均衡するところ（定常状態）で停止
するが、これによりＦＥＴの閾値電圧Ｖthが変化してし
まう。
【０００６】この問題を解決するための薄膜ＦＥＴとし
て、特開平４−３１３２４２号公報には、シリコン薄膜
からなるソース領域にゲルマニウム（Ｇｅ）をイオン注
入し、該ソース領域の禁止帯幅（バンド・ギャップ）を
チャネル領域のそれよりも狭くすることにより、チャネ
ル領域からソース領域へのホールの流出を促進した薄膜
ＦＥＴが開示されている。
て、特開平４−３１３２４２号公報には、シリコン薄膜
からなるソース領域にゲルマニウム（Ｇｅ）をイオン注
入し、該ソース領域の禁止帯幅（バンド・ギャップ）を
チャネル領域のそれよりも狭くすることにより、チャネ
ル領域からソース領域へのホールの流出を促進した薄膜
ＦＥＴが開示されている。
【０００７】この薄膜ＦＥＴのエネルギー・バンド図
は、図９に示されるものであり、チャネル領域の禁止帯
幅ＢＧchに比べてソース領域の禁止帯幅ＢＧs が小とさ
れている。これにより、チャネル領域からソース領域へ
注入されるホールＨ2 に対するエネルギー障壁ｈ1 が低
くなり、ソース領域へのホールＨ2 の流出が促進され
る。
は、図９に示されるものであり、チャネル領域の禁止帯
幅ＢＧchに比べてソース領域の禁止帯幅ＢＧs が小とさ
れている。これにより、チャネル領域からソース領域へ
注入されるホールＨ2 に対するエネルギー障壁ｈ1 が低
くなり、ソース領域へのホールＨ2 の流出が促進され
る。
【０００８】
【発明が解決しようとする課題】ところで、上述の薄膜
ＦＥＴにおいては、Ｇｅの拡散プロファイルの制御が実
際のデバイス特性に大きな影響を及ぼす。ここで、Ｇｅ
はパターニングされたゲート電極をマスクとするイオン
注入により自己整合的にシリコン薄膜中にドーピングさ
れるが、その後、結晶欠陥回復のための熱処理を経る際
に、ゲート電極直下のチャネル領域ヘも若干拡散する。
すると、図示されるように、ソース領域近傍のチャネル
領域における禁止帯幅も減少し、結果的にソース領域か
らチャネル領域へ注入される電子に対する障壁ｈ2 まで
減少してしまう。このため、前述のポテンシャル上昇に
伴うチャネル領域への電子の注入効率が上昇し、閾値電
圧Ｖ thの変動やドレイン耐圧の劣化が助長されてしまう
問題があった。
ＦＥＴにおいては、Ｇｅの拡散プロファイルの制御が実
際のデバイス特性に大きな影響を及ぼす。ここで、Ｇｅ
はパターニングされたゲート電極をマスクとするイオン
注入により自己整合的にシリコン薄膜中にドーピングさ
れるが、その後、結晶欠陥回復のための熱処理を経る際
に、ゲート電極直下のチャネル領域ヘも若干拡散する。
すると、図示されるように、ソース領域近傍のチャネル
領域における禁止帯幅も減少し、結果的にソース領域か
らチャネル領域へ注入される電子に対する障壁ｈ2 まで
減少してしまう。このため、前述のポテンシャル上昇に
伴うチャネル領域への電子の注入効率が上昇し、閾値電
圧Ｖ thの変動やドレイン耐圧の劣化が助長されてしまう
問題があった。
【０００９】そこで本発明は、Ｇｅの拡散プロファイル
を制御して、ソース領域への少数キャリアの流出を効果
的に促進できる薄膜ＦＥＴおよびその製造方法を提供す
ることを目的とする。
を制御して、ソース領域への少数キャリアの流出を効果
的に促進できる薄膜ＦＥＴおよびその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の目的を
達成するために提案されるものである。すなわち、本発
明の薄膜ＦＥＴは、絶縁性基板上の半導体薄膜に形成さ
れ、ソース領域の禁止帯幅がチャネル領域から遠ざかる
につれて縮小されてなるものである。
達成するために提案されるものである。すなわち、本発
明の薄膜ＦＥＴは、絶縁性基板上の半導体薄膜に形成さ
れ、ソース領域の禁止帯幅がチャネル領域から遠ざかる
につれて縮小されてなるものである。
【００１１】ここで、ＦＥＴのソース領域は一般にゲー
ト電極を挟んでドレイン領域と対称な位置関係にあり、
両領域はその製造工程において該ゲート電極をマスクと
するイオン注入により同時に形成される。したがって、
本発明の薄膜ＦＥＴは、ドレイン領域の禁止帯幅につい
ても同様にチャネル領域から遠ざかるにつれて縮小され
るものとして良い。
ト電極を挟んでドレイン領域と対称な位置関係にあり、
両領域はその製造工程において該ゲート電極をマスクと
するイオン注入により同時に形成される。したがって、
本発明の薄膜ＦＥＴは、ドレイン領域の禁止帯幅につい
ても同様にチャネル領域から遠ざかるにつれて縮小され
るものとして良い。
【００１２】ここで、前記ソース領域の禁止帯の最大幅
は、前記チャネル領域の禁止帯幅以下とされていること
が特に好適である。本発明では、上述の条件を満たす限
りにおいて、いかなる種類の半導体薄膜を用いても良い
が、前記半導体薄膜をシリコン薄膜、前記ソース領域を
ゲルマニウムを含むシリコン薄膜を用いて構成した場合
に、格子定数の整合も良く、実用的な薄膜ＦＥＴを提供
することができる。
は、前記チャネル領域の禁止帯幅以下とされていること
が特に好適である。本発明では、上述の条件を満たす限
りにおいて、いかなる種類の半導体薄膜を用いても良い
が、前記半導体薄膜をシリコン薄膜、前記ソース領域を
ゲルマニウムを含むシリコン薄膜を用いて構成した場合
に、格子定数の整合も良く、実用的な薄膜ＦＥＴを提供
することができる。
【００１３】また、本発明の薄膜ＦＥＴの製造方法は、
シリコン薄膜上にゲート絶縁膜を介して形成されたゲー
ト電極をマスクとして該シリコン薄膜にゲルマニウムを
イオン注入する工程と、前記ゲート電極の側壁面上にサ
イドウォールを形成する工程と、前記ゲート電極とサイ
ドウォールの双方をマスクとして前記シリコン薄膜上に
ゲルマニウムをイオン注入する工程とを有する。
シリコン薄膜上にゲート絶縁膜を介して形成されたゲー
ト電極をマスクとして該シリコン薄膜にゲルマニウムを
イオン注入する工程と、前記ゲート電極の側壁面上にサ
イドウォールを形成する工程と、前記ゲート電極とサイ
ドウォールの双方をマスクとして前記シリコン薄膜上に
ゲルマニウムをイオン注入する工程とを有する。
【００１４】上記サイドウォールとしては、ＬＤＤ構造
を有するＭＯＳ−ＦＥＴの製造工程で一般に形成される
ものを、そのまま使用することができる。
を有するＭＯＳ−ＦＥＴの製造工程で一般に形成される
ものを、そのまま使用することができる。
【００１５】
【作用】本発明の薄膜ＦＥＴは、ソース領域の禁止帯幅
がチャネル領域から遠ざかるにつれて縮小されているた
め、ポテンシャルの傾きにより形成されるドリフト電界
の寄与により、ソース領域内における少数キャリアの移
動度が高くなる。この効果は、ソース領域の禁止帯の最
大幅がチャネル領域の禁止帯幅と同じであっても見込ま
れる。言い換えれば、本発明ではソース領域の禁止帯の
最大幅を特に狭めることを行わず、したがってこの部分
のエネルギー障壁が従来の薄膜ＦＥＴのそれと変わらな
くても、少数キャリアの流出を円滑化できる。このこと
は、たとえばシリコン薄膜中にＧｅをドーピングして禁
止帯幅の制御を行う場合に、ソース領域の端部のＧｅ濃
度をそれ程高める必要がないことを意味する。したがっ
て製法上、ソース領域からチャネル領域へのＧｅの拡散
を極めて低く抑えることができ、前述のようにソース−
チャネル間の電子に対するエネルギー障壁を低下させる
懸念がない。この結果、閾値電圧Ｖthの変動やドレイン
耐圧の劣化を防止する効果が得られる。
がチャネル領域から遠ざかるにつれて縮小されているた
め、ポテンシャルの傾きにより形成されるドリフト電界
の寄与により、ソース領域内における少数キャリアの移
動度が高くなる。この効果は、ソース領域の禁止帯の最
大幅がチャネル領域の禁止帯幅と同じであっても見込ま
れる。言い換えれば、本発明ではソース領域の禁止帯の
最大幅を特に狭めることを行わず、したがってこの部分
のエネルギー障壁が従来の薄膜ＦＥＴのそれと変わらな
くても、少数キャリアの流出を円滑化できる。このこと
は、たとえばシリコン薄膜中にＧｅをドーピングして禁
止帯幅の制御を行う場合に、ソース領域の端部のＧｅ濃
度をそれ程高める必要がないことを意味する。したがっ
て製法上、ソース領域からチャネル領域へのＧｅの拡散
を極めて低く抑えることができ、前述のようにソース−
チャネル間の電子に対するエネルギー障壁を低下させる
懸念がない。この結果、閾値電圧Ｖthの変動やドレイン
耐圧の劣化を防止する効果が得られる。
【００１６】もちろん、ソース領域の禁止帯の最大幅を
チャネル領域の禁止帯幅より小さく設定すれば、ソース
領域への少数キャリアの注入そのものも多くなるため、
上述の防止効果は一層向上する。
チャネル領域の禁止帯幅より小さく設定すれば、ソース
領域への少数キャリアの注入そのものも多くなるため、
上述の防止効果は一層向上する。
【００１７】また、本発明の薄膜ＦＥＴの製造方法によ
れば、ゲート電極をマスクとした１回目のＧｅイオン注
入と、ゲート電極およびその側壁面に形成されるサイド
ウォールの双方をマスクとした２回目のＧｅイオン注入
とを行うことにより、Ｇｅの導入されないゲート電極直
下の領域（チャネル領域）、１回目のイオン注入時のみ
Ｇｅが導入されるサイドウォール直下の領域（低濃度ソ
ース領域）、２回のイオ注入を受けてＧｅがドーピング
された領域（高濃度ソース領域）を自己整合的に形成す
ることができる。
れば、ゲート電極をマスクとした１回目のＧｅイオン注
入と、ゲート電極およびその側壁面に形成されるサイド
ウォールの双方をマスクとした２回目のＧｅイオン注入
とを行うことにより、Ｇｅの導入されないゲート電極直
下の領域（チャネル領域）、１回目のイオン注入時のみ
Ｇｅが導入されるサイドウォール直下の領域（低濃度ソ
ース領域）、２回のイオ注入を受けてＧｅがドーピング
された領域（高濃度ソース領域）を自己整合的に形成す
ることができる。
【００１８】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００１９】実施例１ まず、本発明の薄膜ＮＭＯＳ−ＦＥＴについて、図１の
エネルギー・バンド図を参照しながら説明する。Ｅv は
価電子帯の上端、Ｅc は伝導帯の下端をそれぞれ表すエ
ネルギー準位であり、この場合の少数キャリアはホール
Ｈ2 である。ｎ型のドレイン領域に正電圧が印加されて
いるため、チャネル領域とドレイン領域との間には両者
の擬フェルミ準位Ｅf2，Ｅf3間のエネルギー差に相当す
る逆バイアスｂcdがかかっている。一方、ソース領域と
チャネル領域との間には、ホールの蓄積により両者の擬
フェルミ準位Ｅf1，Ｅf2間のエネルギー差に相当する順
バイアスｂscがかかっている。
エネルギー・バンド図を参照しながら説明する。Ｅv は
価電子帯の上端、Ｅc は伝導帯の下端をそれぞれ表すエ
ネルギー準位であり、この場合の少数キャリアはホール
Ｈ2 である。ｎ型のドレイン領域に正電圧が印加されて
いるため、チャネル領域とドレイン領域との間には両者
の擬フェルミ準位Ｅf2，Ｅf3間のエネルギー差に相当す
る逆バイアスｂcdがかかっている。一方、ソース領域と
チャネル領域との間には、ホールの蓄積により両者の擬
フェルミ準位Ｅf1，Ｅf2間のエネルギー差に相当する順
バイアスｂscがかかっている。
【００２０】ここで、ソース領域の禁止帯幅ＢＧs は、
チャネル領域との接合領域において最も大きく、該チャ
ネル領域から遠ざかるにつれて縮小されている。また、
接合領域における上記禁止帯の最大幅は、チャネル領域
の禁止帯幅ＢＧchとほぼ同じかもしくは僅かに小とされ
ている。すなわち、この部分の禁止帯幅は、Ｇｅドーピ
ングを行っていない従来の薄膜ＮＭＯＳ−ＦＥＴのソー
ス領域の禁止帯幅と比べて極端に異なってはいない。
チャネル領域との接合領域において最も大きく、該チャ
ネル領域から遠ざかるにつれて縮小されている。また、
接合領域における上記禁止帯の最大幅は、チャネル領域
の禁止帯幅ＢＧchとほぼ同じかもしくは僅かに小とされ
ている。すなわち、この部分の禁止帯幅は、Ｇｅドーピ
ングを行っていない従来の薄膜ＮＭＯＳ−ＦＥＴのソー
ス領域の禁止帯幅と比べて極端に異なってはいない。
【００２１】かかるバンド構造を持つ薄膜ＮＭＯＳ−Ｆ
ＥＴにおいては、ポテンシャルの傾きにより形成される
ドリフト電界の寄与により、ソース領域内における少数
キャリアの移動度が高くなる。また、ソース領域の禁止
帯の最大幅がチャネル領域の禁止帯幅ＢＧchよりも僅か
に小さいので、ソース領域へのホールＨ2 の注入そのも
のも促進される。さらに、ソース−チャネル間の電子に
対するエネルギー障壁も低下していない。したがって、
チャネル領域内でのホール蓄積に起因する閾値電圧Ｖth
の変動やソース・ドレイン間耐圧の劣化が生じない。
ＥＴにおいては、ポテンシャルの傾きにより形成される
ドリフト電界の寄与により、ソース領域内における少数
キャリアの移動度が高くなる。また、ソース領域の禁止
帯の最大幅がチャネル領域の禁止帯幅ＢＧchよりも僅か
に小さいので、ソース領域へのホールＨ2 の注入そのも
のも促進される。さらに、ソース−チャネル間の電子に
対するエネルギー障壁も低下していない。したがって、
チャネル領域内でのホール蓄積に起因する閾値電圧Ｖth
の変動やソース・ドレイン間耐圧の劣化が生じない。
【００２２】なお、本実施例ではＮＭＯＳ−ＦＥＴにつ
いて説明したが、ＰＭＯＳ−ＦＥＴに関しても全く同様
の効果を得ることができる。
いて説明したが、ＰＭＯＳ−ＦＥＴに関しても全く同様
の効果を得ることができる。
【００２３】実施例２ 本実施例では、上述のようなＮＭＯＳ−ＦＥＴをＬＤＤ
プロセスを応用して製造する方法について、図２ないし
図７を参照しながら説明する。まず、図２に示されるよ
うに、ＳｉＯx 基板の表層部に島状に厚さ約０．１μｍ
のポリシリコン薄膜２を有するＳＯＩ基板を用意した。
このポリシリコン薄膜２には、閾値電圧Ｖthを制御する
ためにホウ素（Ｂ）がドーピングされている。続いて、
基板の全面にゲート絶縁膜３を成長させ、さらに全面に
堆積させたポリシリコン層をパターニングすることによ
り、上記ポリシリコン薄膜２上に臨んでゲート電極４を
形成した。
プロセスを応用して製造する方法について、図２ないし
図７を参照しながら説明する。まず、図２に示されるよ
うに、ＳｉＯx 基板の表層部に島状に厚さ約０．１μｍ
のポリシリコン薄膜２を有するＳＯＩ基板を用意した。
このポリシリコン薄膜２には、閾値電圧Ｖthを制御する
ためにホウ素（Ｂ）がドーピングされている。続いて、
基板の全面にゲート絶縁膜３を成長させ、さらに全面に
堆積させたポリシリコン層をパターニングすることによ
り、上記ポリシリコン薄膜２上に臨んでゲート電極４を
形成した。
【００２４】ここで、上記ＳＯＩ基板は、貼り合わせ法
あるいはＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）により作製するこ
とができる。この状態で、ゲート電極４をマスクとして
自己整合的なＧｅの１回目イオン注入を行った。ドース
量は、１×１０15〜１０16／ｃｍ2 とした。図中、×印
はＧｅが導入された領域を表す。
あるいはＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）により作製するこ
とができる。この状態で、ゲート電極４をマスクとして
自己整合的なＧｅの１回目イオン注入を行った。ドース
量は、１×１０15〜１０16／ｃｍ2 とした。図中、×印
はＧｅが導入された領域を表す。
【００２５】次に、図３に示されるように、同じくゲー
ト電極４をマスクとしてリン（Ｐ）の１回目イオン注入
を行った。ドース量は、一例として２×１０15／ｃｍ2
とした。これにより、ゲート電極４にマスクされなかっ
た領域の導電型はｎ型となった。さらに、この基板を８
００℃でアニールし、先のＧｅおよびＰの１回目イオン
注入によりポリシリコン薄膜２中に生じた結晶欠陥を回
復させると共に、不純物（Ｐ）を活性化させた。このア
ニールにより、図４に示されるように、Ｐが導入された
領域にはｎ型のソース領域２ｓおよびドレイン領域２ｄ
が形成され、ゲート電極４の直下にはチャネル領域２ｃ
が形成された。
ト電極４をマスクとしてリン（Ｐ）の１回目イオン注入
を行った。ドース量は、一例として２×１０15／ｃｍ2
とした。これにより、ゲート電極４にマスクされなかっ
た領域の導電型はｎ型となった。さらに、この基板を８
００℃でアニールし、先のＧｅおよびＰの１回目イオン
注入によりポリシリコン薄膜２中に生じた結晶欠陥を回
復させると共に、不純物（Ｐ）を活性化させた。このア
ニールにより、図４に示されるように、Ｐが導入された
領域にはｎ型のソース領域２ｓおよびドレイン領域２ｄ
が形成され、ゲート電極４の直下にはチャネル領域２ｃ
が形成された。
【００２６】次に、基板の全面に図示されないＳｉＯx
膜を堆積させた後、これをＲＩＥ（反応性イオン・エッ
チング）によりエッチバックし、図５に示されるように
上記ゲート電極４の側壁面上にサイドウォール５を形成
した。続いて、先と同じドース量にてＧｅの２回目のイ
オン注入を行った。このイオン注入では、ゲート電極４
にもサイドウォール５にもマスクされない領域において
のみ、Ｇｅが導入された。したがって、Ｇｅの水平方向
濃度分布は、１回目，２回目のいずれのイオン注入も受
けないチャネル領域２ｃを挟んで、１回目のイオン注入
のみを受けるサイドウォール５直下の領域、さらに両方
のイオン注入を受ける領域へ向かって大きくなる。ポリ
シリコン薄膜のバンド・ギャップはＧｅの含有量が多く
なるほど縮小するので、このＮＭＯＳ−ＦＥＴのエネル
ギー・バンド図は先の図１に示されるように、ソース領
域において価電子帯の上端ＥV が傾斜し、チャネル領域
から遠ざかるほど禁止帯幅が縮小したものとなる。
膜を堆積させた後、これをＲＩＥ（反応性イオン・エッ
チング）によりエッチバックし、図５に示されるように
上記ゲート電極４の側壁面上にサイドウォール５を形成
した。続いて、先と同じドース量にてＧｅの２回目のイ
オン注入を行った。このイオン注入では、ゲート電極４
にもサイドウォール５にもマスクされない領域において
のみ、Ｇｅが導入された。したがって、Ｇｅの水平方向
濃度分布は、１回目，２回目のいずれのイオン注入も受
けないチャネル領域２ｃを挟んで、１回目のイオン注入
のみを受けるサイドウォール５直下の領域、さらに両方
のイオン注入を受ける領域へ向かって大きくなる。ポリ
シリコン薄膜のバンド・ギャップはＧｅの含有量が多く
なるほど縮小するので、このＮＭＯＳ−ＦＥＴのエネル
ギー・バンド図は先の図１に示されるように、ソース領
域において価電子帯の上端ＥV が傾斜し、チャネル領域
から遠ざかるほど禁止帯幅が縮小したものとなる。
【００２７】この後、図６に示されるように、先と同じ
ドース量にてＰの２回目のイオン注入を行った。さら
に、この基板をアニールして結晶欠陥の回復および不純
物の活性化を行い、図７に示されるようなＬＤＤ構造を
有するＮＭＯＳ−ＦＥＴを完成した。なお、本実施例で
は一般的なＬＤＤプロセスで用いられるサイドウォール
をＧｅのイオン注入時のマスクとしても利用したため、
ドレイン領域２ｄ側においてもＧｅ含有量の勾配が発生
している。すなわち、本実施例のＮＭＯＳ−ＦＥＴのエ
ネルギー・バンド図は、図１のドレイン領域における価
電子帯の上端も同様に傾き、その禁止帯幅がチャネル領
域から遠ざかるにつれて縮小するパターンとなる。しか
し、本発明の当初の目的はソース領域２ｓ側においての
みＧｅ含有量に勾配を付与すれば達成できるため、たと
えばゲート電極４からドレイン領域２ｄにわたる領域を
レジスト・パターンでマスクし、ソース領域２ｓにのみ
Ｇｅのイオン注入を２段階に分けて行うようにしても良
い。
ドース量にてＰの２回目のイオン注入を行った。さら
に、この基板をアニールして結晶欠陥の回復および不純
物の活性化を行い、図７に示されるようなＬＤＤ構造を
有するＮＭＯＳ−ＦＥＴを完成した。なお、本実施例で
は一般的なＬＤＤプロセスで用いられるサイドウォール
をＧｅのイオン注入時のマスクとしても利用したため、
ドレイン領域２ｄ側においてもＧｅ含有量の勾配が発生
している。すなわち、本実施例のＮＭＯＳ−ＦＥＴのエ
ネルギー・バンド図は、図１のドレイン領域における価
電子帯の上端も同様に傾き、その禁止帯幅がチャネル領
域から遠ざかるにつれて縮小するパターンとなる。しか
し、本発明の当初の目的はソース領域２ｓ側においての
みＧｅ含有量に勾配を付与すれば達成できるため、たと
えばゲート電極４からドレイン領域２ｄにわたる領域を
レジスト・パターンでマスクし、ソース領域２ｓにのみ
Ｇｅのイオン注入を２段階に分けて行うようにしても良
い。
【００２８】
【発明の効果】以上の説明からも明らかなように、本発
明の薄膜ＦＥＴは、ソース領域のエネルギー・バンド構
造の改良を通じてソース領域への少数キャリアの流出を
促進するようになされているので、ＳＯＩ基板のように
基板電流をリークさせることができない基板上であって
も、閾値電圧Ｖthの変動やソース・ドレイン間耐圧の劣
化を防止することができる。
明の薄膜ＦＥＴは、ソース領域のエネルギー・バンド構
造の改良を通じてソース領域への少数キャリアの流出を
促進するようになされているので、ＳＯＩ基板のように
基板電流をリークさせることができない基板上であって
も、閾値電圧Ｖthの変動やソース・ドレイン間耐圧の劣
化を防止することができる。
【００２９】上記薄膜ＦＥＴは、低濃度不純物領域を作
製するためのＬＤＤプロセスをそのまま適用して製造す
ることができるため、従来プロセスとの整合性が良く、
経済性にも極めて優れている。
製するためのＬＤＤプロセスをそのまま適用して製造す
ることができるため、従来プロセスとの整合性が良く、
経済性にも極めて優れている。
【図１】本発明の薄膜ＦＥＴのエネルギー・バンド図で
ある。
ある。
【図２】本発明の薄膜ＦＥＴの製造方法において、絶縁
基板上のシリコン薄膜上にゲート酸化膜を介して形成さ
れたゲート電極をマスクとしてＧｅ+ のイオン注入を行
っている状態を示す模式的断面図である。
基板上のシリコン薄膜上にゲート酸化膜を介して形成さ
れたゲート電極をマスクとしてＧｅ+ のイオン注入を行
っている状態を示す模式的断面図である。
【図３】引き続きＰのイオン注入を行っている状態を示
す模式的断面図である。
す模式的断面図である。
【図４】図３のウェハをアニールした状態を示す模式的
断面図である。
断面図である。
【図５】図４のゲート電極の側壁面にサイドウォール形
成し、これらをマスクとしてＧｅのイオン注入を行って
いる状態を示す模式的断面図である。
成し、これらをマスクとしてＧｅのイオン注入を行って
いる状態を示す模式的断面図である。
【図６】引き続きＰのイオン注入を行っている状態を示
す模式的断面図である。
す模式的断面図である。
【図７】図６のウェハをアニールした状態を示す模式的
断面図である。
断面図である。
【図８】ソース領域とチャネル領域との禁止帯幅が等し
い従来の薄膜ＦＥＴのエネルギー・バンド図である。
い従来の薄膜ＦＥＴのエネルギー・バンド図である。
【図９】ソース領域の禁止帯幅がチャネル領域のそれに
比べて小さい従来の薄膜ＦＥＴのエネルギー・バンド図
である。
比べて小さい従来の薄膜ＦＥＴのエネルギー・バンド図
である。
１ ＳｉＯx 基板 ２ ポリシリコン薄膜 ２ｓ ソース領域 ２ｃ チャネル領域 ２ｄ ドレイン領域 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ＥC 伝導帯の下端 ＥV 価電子帯の上端 Ｅf1，Ｅf2，Ｅf3 擬フェルミ準位 ＢＧs ソース領域の禁止帯幅 ＢＧch チャネル領域の禁止帯幅 ｂsc ソース−チャネル間バイアス ｂcd チャネル−ドレイン間バイアス Ｈ2 ホール
Claims (4)
- 【請求項１】 絶縁性基板上の半導体薄膜に形成され、
ソース領域の禁止帯幅がチャネル領域から遠ざかるにつ
れて縮小されてなる薄膜電界効果トランジスタ。 - 【請求項２】 前記ソース領域の禁止帯の最大幅が前記
チャネル領域の禁止帯幅以下とされてなる請求項１記載
の薄膜電界効果トランジスタ。 - 【請求項３】 前記半導体薄膜はシリコン薄膜であり、
前記ソース領域はゲルマニウムを含むシリコン薄膜から
なることを特徴とする請求項１または請求項２に記載の
薄膜電界効果トランジスタ。 - 【請求項４】 シリコン薄膜上にゲート絶縁膜を介して
形成されたゲート電極をマスクとして該シリコン薄膜に
ゲルマニウムをイオン注入する工程と、 前記ゲート電極の側壁面上にサイドウォールを形成する
工程と、 前記ゲート電極とサイドウォールの双方をマスクとして
前記シリコン薄膜上にゲルマニウムをイオン注入する工
程とを有する薄膜電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12484694A JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12484694A JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335887A true JPH07335887A (ja) | 1995-12-22 |
| JP3348517B2 JP3348517B2 (ja) | 2002-11-20 |
Family
ID=14895551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12484694A Expired - Fee Related JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348517B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005042827A1 (de) * | 2005-09-09 | 2007-03-22 | Atmel Germany Gmbh | Hochvolt-Feldeffekttransistor und Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
| WO2016064702A1 (en) * | 2014-10-22 | 2016-04-28 | Silanna Semiconductor U.S.A., Inc. | Semiconductor structure with active device and damaged region |
-
1994
- 1994-06-07 JP JP12484694A patent/JP3348517B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005042827A1 (de) * | 2005-09-09 | 2007-03-22 | Atmel Germany Gmbh | Hochvolt-Feldeffekttransistor und Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors |
| EP1772906A1 (de) | 2005-09-09 | 2007-04-11 | ATMEL Germany GmbH | Hochvolt-Feldeffekttransistor und Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors |
| US7504692B2 (en) | 2005-09-09 | 2009-03-17 | Atmel Germany Gmbh | High-voltage field-effect transistor |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
| WO2016064702A1 (en) * | 2014-10-22 | 2016-04-28 | Silanna Semiconductor U.S.A., Inc. | Semiconductor structure with active device and damaged region |
| US9780117B2 (en) | 2014-10-22 | 2017-10-03 | Qualcomm Incorporated | Semiconductor structure with active device and damaged region |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3348517B2 (ja) | 2002-11-20 |
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| Date | Code | Title | Description |
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