JPH07335887A - 薄膜電界効果トランジスタおよびその製造方法 - Google Patents
薄膜電界効果トランジスタおよびその製造方法Info
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Abstract
ンジスタ(薄膜FET)において、チャネル領域内の少
数キャリア蓄積による閾値電圧Vthの変動やソース−ド
レイン間耐圧の劣化を防止する。 【構成】 ソース領域の禁止帯幅をチャネル領域から遠
ざかるにつれて縮小し、かつその禁止帯の最大幅をチャ
ネル領域の禁止帯幅BGch以下とする。NMOS−FE
Tの場合、ソース領域のポテンシャルの傾きにより発生
するドリフト電界の寄与でホールの移動度が高まるの
で、ドレイン端で衝突イオン化により発生したホールH
2 がソース領域へ流出し易くなり、よってチャネル領域
内でのホール蓄積が防止される。上記のポテンシャルの
傾きは、通常のLDDプロセスを応用したGeの2段階
イオン注入を行い、Geの水平方向濃度分布を付与する
ことで形成可能である。
Description
ドレイン耐圧の低下を防止できる薄膜電界効果トランジ
スタ(薄膜FET)およびその製造方法に関する。
時には、ソース領域からチャネル領域に注入されたキャ
リアがドレイン端に生じている高電界領域の結晶格子に
衝突し、電子−正孔対が発生する。バルク半導体基板上
に形成されたFETの場合は、これら少数キャリアのい
ずれか一方がチャネル領域に流れ込んだとしても、最終
的には基板電流としてリークされるため、特に問題とな
ることはなかった。
SOI(silicon on insulator)
基板上にFETを形成することが行われている。これ
は、絶縁性基板上のシリコン薄膜にFETを形成する方
法であり、接合容量の低減による動作の高速化や、素子
間分離の容易化にメリットがある。ところが、SOI基
板上に形成される薄膜FETは、シリコン薄膜の周囲が
絶縁性基板に囲まれて浮遊状態となっており、衝突イオ
ン化により生じた少数キャリアを基板側にリークさせる
ことができない。このため、少数キャリアがチャネル領
域に蓄積されてそのポテンシャルを変化させ、閾値電圧
Vthの変動やドレイン耐圧の低下を招く問題があった。
図8に、従来の薄膜FET(NMOS)のエネルギー・
バンド図を示す。Ev は価電子帯の上端、Ec は伝導帯
の下端をそれぞれ表すエネルギー準位であり、この場合
の少数キャリアはホールHである。n型のドレイン領域
に正電圧が印加されているため、チャネル領域とドレイ
ン領域との間には、両者の擬フェルミ準位Ef2,Ef3間
のエネルギー差に相当する逆バイアスbcdがかかってい
る。
は、ホールの蓄積により両者の擬フェルミ準位Ef1,E
f2間のエネルギー差に相当する順バイアスbscがかかっ
ている。すなわち、衝突イオン化によりドレイン領域に
発生したホールの一部H1 は、ソース領域から注入され
る電子e- と再結合して消滅するが、その他のホールH
2 はソース領域へ拡散して拡散電流を生ずる。しかし、
拡散による電荷の消滅速度が一般に遅いこと、また拡散
電流が基板へリークできないこと等の理由により、チャ
ネル領域内のソース領域近傍にホールが蓄積され、該チ
ャネル領域のポテンシャルが上昇するからである。この
ポテンシャル上昇は、発生するホール数と消滅または流
出するホール数とが均衡するところ(定常状態)で停止
するが、これによりFETの閾値電圧Vthが変化してし
まう。
て、特開平4−313242号公報には、シリコン薄膜
からなるソース領域にゲルマニウム(Ge)をイオン注
入し、該ソース領域の禁止帯幅(バンド・ギャップ)を
チャネル領域のそれよりも狭くすることにより、チャネ
ル領域からソース領域へのホールの流出を促進した薄膜
FETが開示されている。
は、図9に示されるものであり、チャネル領域の禁止帯
幅BGchに比べてソース領域の禁止帯幅BGs が小とさ
れている。これにより、チャネル領域からソース領域へ
注入されるホールH2 に対するエネルギー障壁h1 が低
くなり、ソース領域へのホールH2 の流出が促進され
る。
FETにおいては、Geの拡散プロファイルの制御が実
際のデバイス特性に大きな影響を及ぼす。ここで、Ge
はパターニングされたゲート電極をマスクとするイオン
注入により自己整合的にシリコン薄膜中にドーピングさ
れるが、その後、結晶欠陥回復のための熱処理を経る際
に、ゲート電極直下のチャネル領域ヘも若干拡散する。
すると、図示されるように、ソース領域近傍のチャネル
領域における禁止帯幅も減少し、結果的にソース領域か
らチャネル領域へ注入される電子に対する障壁h2 まで
減少してしまう。このため、前述のポテンシャル上昇に
伴うチャネル領域への電子の注入効率が上昇し、閾値電
圧V thの変動やドレイン耐圧の劣化が助長されてしまう
問題があった。
を制御して、ソース領域への少数キャリアの流出を効果
的に促進できる薄膜FETおよびその製造方法を提供す
ることを目的とする。
達成するために提案されるものである。すなわち、本発
明の薄膜FETは、絶縁性基板上の半導体薄膜に形成さ
れ、ソース領域の禁止帯幅がチャネル領域から遠ざかる
につれて縮小されてなるものである。
ト電極を挟んでドレイン領域と対称な位置関係にあり、
両領域はその製造工程において該ゲート電極をマスクと
するイオン注入により同時に形成される。したがって、
本発明の薄膜FETは、ドレイン領域の禁止帯幅につい
ても同様にチャネル領域から遠ざかるにつれて縮小され
るものとして良い。
は、前記チャネル領域の禁止帯幅以下とされていること
が特に好適である。本発明では、上述の条件を満たす限
りにおいて、いかなる種類の半導体薄膜を用いても良い
が、前記半導体薄膜をシリコン薄膜、前記ソース領域を
ゲルマニウムを含むシリコン薄膜を用いて構成した場合
に、格子定数の整合も良く、実用的な薄膜FETを提供
することができる。
シリコン薄膜上にゲート絶縁膜を介して形成されたゲー
ト電極をマスクとして該シリコン薄膜にゲルマニウムを
イオン注入する工程と、前記ゲート電極の側壁面上にサ
イドウォールを形成する工程と、前記ゲート電極とサイ
ドウォールの双方をマスクとして前記シリコン薄膜上に
ゲルマニウムをイオン注入する工程とを有する。
を有するMOS−FETの製造工程で一般に形成される
ものを、そのまま使用することができる。
がチャネル領域から遠ざかるにつれて縮小されているた
め、ポテンシャルの傾きにより形成されるドリフト電界
の寄与により、ソース領域内における少数キャリアの移
動度が高くなる。この効果は、ソース領域の禁止帯の最
大幅がチャネル領域の禁止帯幅と同じであっても見込ま
れる。言い換えれば、本発明ではソース領域の禁止帯の
最大幅を特に狭めることを行わず、したがってこの部分
のエネルギー障壁が従来の薄膜FETのそれと変わらな
くても、少数キャリアの流出を円滑化できる。このこと
は、たとえばシリコン薄膜中にGeをドーピングして禁
止帯幅の制御を行う場合に、ソース領域の端部のGe濃
度をそれ程高める必要がないことを意味する。したがっ
て製法上、ソース領域からチャネル領域へのGeの拡散
を極めて低く抑えることができ、前述のようにソース−
チャネル間の電子に対するエネルギー障壁を低下させる
懸念がない。この結果、閾値電圧Vthの変動やドレイン
耐圧の劣化を防止する効果が得られる。
チャネル領域の禁止帯幅より小さく設定すれば、ソース
領域への少数キャリアの注入そのものも多くなるため、
上述の防止効果は一層向上する。
れば、ゲート電極をマスクとした1回目のGeイオン注
入と、ゲート電極およびその側壁面に形成されるサイド
ウォールの双方をマスクとした2回目のGeイオン注入
とを行うことにより、Geの導入されないゲート電極直
下の領域(チャネル領域)、1回目のイオン注入時のみ
Geが導入されるサイドウォール直下の領域(低濃度ソ
ース領域)、2回のイオ注入を受けてGeがドーピング
された領域(高濃度ソース領域)を自己整合的に形成す
ることができる。
する。
エネルギー・バンド図を参照しながら説明する。Ev は
価電子帯の上端、Ec は伝導帯の下端をそれぞれ表すエ
ネルギー準位であり、この場合の少数キャリアはホール
H2 である。n型のドレイン領域に正電圧が印加されて
いるため、チャネル領域とドレイン領域との間には両者
の擬フェルミ準位Ef2,Ef3間のエネルギー差に相当す
る逆バイアスbcdがかかっている。一方、ソース領域と
チャネル領域との間には、ホールの蓄積により両者の擬
フェルミ準位Ef1,Ef2間のエネルギー差に相当する順
バイアスbscがかかっている。
チャネル領域との接合領域において最も大きく、該チャ
ネル領域から遠ざかるにつれて縮小されている。また、
接合領域における上記禁止帯の最大幅は、チャネル領域
の禁止帯幅BGchとほぼ同じかもしくは僅かに小とされ
ている。すなわち、この部分の禁止帯幅は、Geドーピ
ングを行っていない従来の薄膜NMOS−FETのソー
ス領域の禁止帯幅と比べて極端に異なってはいない。
ETにおいては、ポテンシャルの傾きにより形成される
ドリフト電界の寄与により、ソース領域内における少数
キャリアの移動度が高くなる。また、ソース領域の禁止
帯の最大幅がチャネル領域の禁止帯幅BGchよりも僅か
に小さいので、ソース領域へのホールH2 の注入そのも
のも促進される。さらに、ソース−チャネル間の電子に
対するエネルギー障壁も低下していない。したがって、
チャネル領域内でのホール蓄積に起因する閾値電圧Vth
の変動やソース・ドレイン間耐圧の劣化が生じない。
いて説明したが、PMOS−FETに関しても全く同様
の効果を得ることができる。
プロセスを応用して製造する方法について、図2ないし
図7を参照しながら説明する。まず、図2に示されるよ
うに、SiOx 基板の表層部に島状に厚さ約0.1μm
のポリシリコン薄膜2を有するSOI基板を用意した。
このポリシリコン薄膜2には、閾値電圧Vthを制御する
ためにホウ素(B)がドーピングされている。続いて、
基板の全面にゲート絶縁膜3を成長させ、さらに全面に
堆積させたポリシリコン層をパターニングすることによ
り、上記ポリシリコン薄膜2上に臨んでゲート電極4を
形成した。
あるいはSIMOX法(Separation by
Implanted Oxygen)により作製するこ
とができる。この状態で、ゲート電極4をマスクとして
自己整合的なGeの1回目イオン注入を行った。ドース
量は、1×1015〜1016/cm2 とした。図中、×印
はGeが導入された領域を表す。
ト電極4をマスクとしてリン(P)の1回目イオン注入
を行った。ドース量は、一例として2×1015/cm2
とした。これにより、ゲート電極4にマスクされなかっ
た領域の導電型はn型となった。さらに、この基板を8
00℃でアニールし、先のGeおよびPの1回目イオン
注入によりポリシリコン薄膜2中に生じた結晶欠陥を回
復させると共に、不純物(P)を活性化させた。このア
ニールにより、図4に示されるように、Pが導入された
領域にはn型のソース領域2sおよびドレイン領域2d
が形成され、ゲート電極4の直下にはチャネル領域2c
が形成された。
膜を堆積させた後、これをRIE(反応性イオン・エッ
チング)によりエッチバックし、図5に示されるように
上記ゲート電極4の側壁面上にサイドウォール5を形成
した。続いて、先と同じドース量にてGeの2回目のイ
オン注入を行った。このイオン注入では、ゲート電極4
にもサイドウォール5にもマスクされない領域において
のみ、Geが導入された。したがって、Geの水平方向
濃度分布は、1回目,2回目のいずれのイオン注入も受
けないチャネル領域2cを挟んで、1回目のイオン注入
のみを受けるサイドウォール5直下の領域、さらに両方
のイオン注入を受ける領域へ向かって大きくなる。ポリ
シリコン薄膜のバンド・ギャップはGeの含有量が多く
なるほど縮小するので、このNMOS−FETのエネル
ギー・バンド図は先の図1に示されるように、ソース領
域において価電子帯の上端EV が傾斜し、チャネル領域
から遠ざかるほど禁止帯幅が縮小したものとなる。
ドース量にてPの2回目のイオン注入を行った。さら
に、この基板をアニールして結晶欠陥の回復および不純
物の活性化を行い、図7に示されるようなLDD構造を
有するNMOS−FETを完成した。なお、本実施例で
は一般的なLDDプロセスで用いられるサイドウォール
をGeのイオン注入時のマスクとしても利用したため、
ドレイン領域2d側においてもGe含有量の勾配が発生
している。すなわち、本実施例のNMOS−FETのエ
ネルギー・バンド図は、図1のドレイン領域における価
電子帯の上端も同様に傾き、その禁止帯幅がチャネル領
域から遠ざかるにつれて縮小するパターンとなる。しか
し、本発明の当初の目的はソース領域2s側においての
みGe含有量に勾配を付与すれば達成できるため、たと
えばゲート電極4からドレイン領域2dにわたる領域を
レジスト・パターンでマスクし、ソース領域2sにのみ
Geのイオン注入を2段階に分けて行うようにしても良
い。
明の薄膜FETは、ソース領域のエネルギー・バンド構
造の改良を通じてソース領域への少数キャリアの流出を
促進するようになされているので、SOI基板のように
基板電流をリークさせることができない基板上であって
も、閾値電圧Vthの変動やソース・ドレイン間耐圧の劣
化を防止することができる。
製するためのLDDプロセスをそのまま適用して製造す
ることができるため、従来プロセスとの整合性が良く、
経済性にも極めて優れている。
ある。
基板上のシリコン薄膜上にゲート酸化膜を介して形成さ
れたゲート電極をマスクとしてGe+ のイオン注入を行
っている状態を示す模式的断面図である。
す模式的断面図である。
断面図である。
成し、これらをマスクとしてGeのイオン注入を行って
いる状態を示す模式的断面図である。
す模式的断面図である。
断面図である。
い従来の薄膜FETのエネルギー・バンド図である。
比べて小さい従来の薄膜FETのエネルギー・バンド図
である。
Claims (4)
- 【請求項1】 絶縁性基板上の半導体薄膜に形成され、
ソース領域の禁止帯幅がチャネル領域から遠ざかるにつ
れて縮小されてなる薄膜電界効果トランジスタ。 - 【請求項2】 前記ソース領域の禁止帯の最大幅が前記
チャネル領域の禁止帯幅以下とされてなる請求項1記載
の薄膜電界効果トランジスタ。 - 【請求項3】 前記半導体薄膜はシリコン薄膜であり、
前記ソース領域はゲルマニウムを含むシリコン薄膜から
なることを特徴とする請求項1または請求項2に記載の
薄膜電界効果トランジスタ。 - 【請求項4】 シリコン薄膜上にゲート絶縁膜を介して
形成されたゲート電極をマスクとして該シリコン薄膜に
ゲルマニウムをイオン注入する工程と、 前記ゲート電極の側壁面上にサイドウォールを形成する
工程と、 前記ゲート電極とサイドウォールの双方をマスクとして
前記シリコン薄膜上にゲルマニウムをイオン注入する工
程とを有する薄膜電界効果トランジスタの製造方法。
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- 1994-06-07 JP JP12484694A patent/JP3348517B2/ja not_active Expired - Fee Related
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