KR20030072177A - 이종결정립 적층게이트를 갖는 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

이종 결정립 적층게이트를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 갖는다. 게이트 전극은 주상결정구조(columnar crystalline structure)를 가지는 하부 폴리실리콘게르마늄층과, 비방향성 결정구조(random crystalline structure)를 가지는 상부 폴리실리콘층이 적층된 구조를 갖는다. 이종 결정립 적층게이트를 형성하는 방법은, 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성한다. 하부 폴리실리콘게르마늄층 상에 비정질 실리콘층(amorphous Si)을 형성하고 비정질 실리콘층을 결정화함으로써 비방향성 결정구조를 가지는 상부 폴리실리콘층을 얻을 수 있다.

Description

이종결정립 적층게이트를 갖는 반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE HAVING HETERO GRAIN STACK GATE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자의 구조 및 그 제조방법에 관한 것으로서, 더 구체적으로 이종결정립 적층게이트 구조를 갖는 트랜지스터 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터(FET;Field Effect Transistor)와 같은 반도체 소자는 저전압 응용분야에서 그 중요성이 점점 더 증대되고 있다. 반도체 소자가 고집적화, 고속화, 저전력 소모화됨에 따라 소자를 구성하는 트랜지스터들의 크기가 급속도로 줄어들고 있다. 따라서, 전계효과트랜지스터 소자의 크기가 점점 더 줄어듦에 따라 소자가 최적의 성능을 가지도록 하기 위하여 트랜지스터의 설계를 변경할 필요가 있다.
미세선폭을 가지는 모스 트랜지스터에서 단채널효과(short channel effect)에 관련된 문제를 제어하기 위하여 듀얼 게이트 형 CMOS소자가 폭넓게 사용되고 있다. 듀얼 게이트형 CMOS소자는 NMOS트랜지스터 및 PMOS트랜지스터의 문턱전압은 서로 대칭적이고 낮은 값을 가지고, 각 트랜지스터들은 표면 채널을 갖는다. 예컨대, 통상적으로 사용되는 듀얼게이트 소자에서 NMOS소자가 0.5V의 문턱전압을 가질 때, PMOS소자은 -0.5V의 문턱전압을 갖는다. 듀얼 게이트 형 CMOS소자에서 NMOS트랜지스터는 N+형 폴리실리콘 게이트 전극을 가지고, PMOS트랜지스터는 P+형 폴리실리콘 게이트 전극을 가진다.
도 1a 내지 도 1c는 일반적인 CMOS소자의 구조 및 그 제조방법을 설명하기 위한 도면들이다.
도 1a 및 도 1b를 참조하면, 사진식각공정 및 이온주입공정을 실시하는 일반적인 이중 웰 형성방법을 사용하여 반도체 기판(2) 내에 N웰(2n) 및 P웰(2p)를 형성한다. N웰(2n) 및 P웰(2p) 내에 할로구조(16a, 74a)를 포함하는 저농도 도우핑된 드레인 영역들(16b, 74b)을 형성한다. N웰(2n) 및 P웰(2p) 상에 각각 게이트 산화막(6p)을 형성하고, 각 게이트 산화막 상에 얇은 폴리실리콘막(8p) 및 적층 폴리실리콘구조(73)를 포함하는 게이트 전극을 형성한다. 상기 게이트 전극 양측에 인접한 영역은 액상증착 산화막(liquid phase deposition oxide layer;18)이 형성되고, 그 외곽에는 적층폴리실리콘층(72)이 형성된다. 이어서, BF2 +등의 이온을 사용하여 고농도 이온주입공정을 수행한다.
도 1b에 도시된 것과 같이 PMOS트랜지스터 및 NMOS트랜지스터에 이온주입공정이 완료된 후 열처리 공정을 수행하여 액상증착 산화막(18)을 고형화시키고, 불순물 영역들을 활성화시킨다. 이 때, 열처리에 의하여 적층폴리실리콘(72) 내의 불순물을 기판(2) 내부로 확산시켜 매몰콘택들 및 얕은 접합층들을 형성한다. 이어서, 티타늄, 코발트 및 텅스텐 등의 내화금속층(28)을 상기 적층 폴리실리콘층(72) 및 상기 액상증착산화막(18) 상에 증착한다. 이 때, 상기 내화금속층(28)은 스퍼터링을 사용하여 증착할 수 있다.
도 1c를 참조하면, 2단계 실리사이드화 공정을 적용하여 상기 금속(28)과 상기 적층 폴리실리콘층(72)을 반응시켜 상기 적층폴리실리콘층(72) 상에 얇은 실리사이드층(28a)을 형성한다. 즉, 1차 고속열처리(RTA;rapid thermal anealing)을 수행하여 상기 금속층(28)과 상기 적층폴리실리콘층(72)을 반응시켜 실리사이드층(28a)을 형성하고, 통상의 습식식각 방법을 사용하여 상기 산화막 상에 존재하는 반응되지 않은 금속을 제거한다. 이어서, 2차 고속열처리 공정을 실시하여 실리사이드층이 저저항을 지니도록 실리사이드의 상태를 변환시킨다.
그러나, 상술한 종래의 CMOS소자의 제조방법은 몇가지 문제를 가지고 있다.
PMOS트랜지스터에 있어서, 게이트 산화막(6p)의 두께가 50Å보다 얇을 때, 폴리실리콘 게이트 내의 붕소 이온이 상기 게이트 산화막(6p) 내부로 확산된다. 이 때, 붕소이온이 반도체 기판(2)의 내부까지 확산되어 전하의 이동도(mobility)를 감소시켜 트랜지스터의 문턱전압이 불안정해지는 요인이 된다. 이러한 문턱전압의 불안정에 기인하여 게이트의 문턱전압 Vth를 제어하기 힘들어 지고, 이에 따라 PMOS트랜지스터의 특성이 약화된다.
또한, 폴리실리콘 게이트 전극은 아무리 많은 이온이 주입되더라도 완전한 도전체가 되지 못한다. 그러므로, 모스트랜지스터를 동작하는 동안 게이트 산화막과 기판 사이의 계면에 형성되는 전하의 공핍으로 인하여 폴리실리콘 게이트 내에 공핍영역이 형성된다. 폴리실리콘 내의 이 공핍영역은 수 옹스트롱(Å)의 두께를가지고, 게이트 산화막과 함께 커패시터로 작용한다. 만약 게이트 산화막의 두께가 얇다면, 폴리실리콘 게이트의 공핍영역때문에 트랜지스터의 특성이 열화된다.
붕소 침투(boron penetration) 및 폴리실리콘 게이트 공핍효과(PDE;Polysilicon-gate Depletion Effect)문제를 해결하기 위하여 통상적인 폴리실리콘 게이트를 폴리실리콘게르마늄(poly-SiGe)게이트로 대체하는 방법이 제안되었다.(IEDM Tech Dig.1990pp.253-256). 폴리실리콘 게이트 구조는 일반적인 CMOS공정을 사용하여 제조할 수 있을 뿐만아니라 상술한 붕소 침투 및 PDE문제를 제어할 수 있다.
또한, 폴리실리콘게르마늄의 일함수는 폴리실리콘과 달라 소자의 문턱전압을 증가시킨다. 따라서, 채널 도우핑을 줄일 수 있고 전하의 이동도(mobility)를 증가시킬 수 있다. 그러나 도 1a 내지 1c에 도시된 것과 같이, 티타늄 또는 코발트의 실리사이드층을 게이트 구조 상에 형성할 때, 폴리실리콘게르마늄 상에 형성되는 금속실리사이드츠은 폴리실리콘 층 상에 형성되는 금속실리사이드층과 다른 양상으로 형성된다. 또한, 게르마늄이 실리사이드층으로 침투됨으로 인하여 실리사이드층의 저항이 급격이 낮아진다.
그러므로, 일반적으로 폴리실리콘게르마늄 게이트를 사용한 CMOS소자는 단일층의 폴리실리콘게르마늄층을 사용하지 않고, 폴리실리콘게르마늄의 하부층과 폴리실리콘의 상부층을 가지는 적층게이트구조를 사용한다. 적층게이트구조의 상부 폴리실리콘층은 CMOS제조 공정을 진행하는 동안 실리사이드공정을 향상시키고 전도도를 증가시킨다.
일반적으로, 폴리실리콘게르마늄층은 SiH4과 GeH4을 소오스 가스로 사용한 CVD방법에 의하여 형성한다. 폴리실리콘게르마늄 PMOS트랜지스터의 PDE 및 붕소 침투 특성을 향상시키기 위하여 폴리실리콘게르마늄층의 게르마늄 함량비는 적어도 20%이상인 것이 바람직하다.(이는 IEEE Electron Device Letters, 10(7),1998,p.247, by W.C.Lee et.al.에 개시됨) 그러나, 화학기상증착방법을 사용하여 폴리실리콘게르마늄층을 형성할 때, 게르마늄 함량비가 30%이상이 되면 표면의 거칠기(roughness)가 급격하게 증가한다. 만약 GeH4가스의 분압이 증가하면 폴리실리콘게르마늄층의 게르마늄 함량비가 증가하고, 폴리실리콘게르마늄층의 표면거칠기는 GeH4가스의 분압에 비례하여 증가한다. 이에 따라, 후속의 사진공정이 어려워지고, 후속의 식각공정에서 기판에 손상이 가해질 수 있다. 따라서, 폴리실리콘게르마늄층을 게이트로 사용할 경우 게르마늄의 함량비는 20% 내지 30%인 것이 바람직하다.
폴리실리콘게르마늄 및 폴리실리콘층을 차레로 적층하여 게이트 전극을 형성한 후 도 1a 내지 도 1c에서 설명한 것과 같이, 게이트 산화(gate re-oxidation)과 같은 열공정, 실리콘질화막 증착 및 활성화열처리(activation anneal)를 실시한다. 이때, 하부의 폴리게르마늄실리콘층으로부터 상부의 폴리실리콘층으로 게르마늄이 확산되어 폴리실리콘게르마늄층의 게르마늄 함량비는 최초의 함량비보다 감소한다(IEEE Electorn Device,47(4),2000p.848 by Y.V.Ponomarev). 이러한 게르마늄확산을 고려하여 폴리실리콘게르마늄층을 형성할 때 게르마늄 함량비를 30%이상으로 증가시킬 수 있으나, 이 경우 상술한 것과 같이 폴리실리콘게르마늄층의 표면 거칠기를 증가시킨다. 반면에, 레르마늄 함량비를 20% 내지 30%로 폴리실리콘게르마늄층을 형성할 경우 CMOS공정이 완료된 후 PMOS트랜지스터에서 게르마늄 함량비가 20%이하로 낮아져 PDE 또는 붕소 침투를 제어하는 효과가 미미하거나 없을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술을 해결하기 위하여 적층된 폴리실리콘게르마늄 및 폴리실리콘을 가지면서 게르마늄 확산을 감소시킨 개선된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 적층된 폴리실리콘게르마늄 및 폴리실리콘을 가지면서 게르마늄 확산을 감소시킨 반도체 소자의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 트랜지스터 구조를 나타낸 도면들이다.
도 2는 종래의 다른 트랜지스터 구조를 나타낸 도면이다.
도 3은 이종결정립 적층구조를 갖는 반도체 소자를 나타낸 도면이다.
도 4는 도 3의 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 5는 비정질 실리콘을 증착하는 동안 하부 폴리실리콘게르마늄층에 접촉된 계면영역에서 결정화가 시작되는 공정을 나타낸 도면이다.
도 6a 및 도 6b는 도 3의 구조를 갖는 반도체 소자의 다른 제조방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 이종결정립 적층구조의 게이트를 갖는 반도체 소자를 나타낸 도면이다.
도 8a 및 도 8b는 각각 도 2 및 도 3의 구조를 갖는 게이트의 게르마늄 밀도분포를 나타낸 도표이다.
도 9는 도 2 및 도 3에 도시된 구조를 가지는 게이트들 각각의 CET(Capacitance Equivalent oxide Thickness)를 측정하여 얻어진 결과를 나타낸도표이다.
도 10a 및 도 10b는 각각 종래의 게이트 구조 및 이종결정립 적층게이트의 투과전자현미경으로 본 수직단면도이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 이종결정립 적층구조의 게이트를 포함하는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 일 양태에서 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함한다. 상기 게이트 전극은 주상결정구조(columnar crystalline structure)를 가지는 하부 폴리실리콘게르마늄층과, 비방향성 결정구조(random crystalline structure)를 가지는 상부 폴리실리콘층이 적층된 구조를 포함한다.
본 발명의 다른 양태에서, 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함한다. 상기 게이트 전극은 주상결정구조(columnar crystalline structure)를 가지는 하부 폴리실리콘게르마늄층과, 비방향성 결정구조를 가지는 중간층 및 주상결정구조를 가지는 상부 폴리실리콘층을 포함한다.
본 발명의 또 다른 양태에서, 반도체 소자는 반도체 기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성하고, 상기 하부 폴리실리콘게르마늄층 상에 비정질 실리콘층(amorphous Si)을 형성한다. 상기 비정질 실리콘층을 결정화하여 비방향성 결정구조를 가지는 상부 폴리실리콘층을 얻는다.
본 발명의 또 다른 양태에서, 반도체 소자는 반도체 기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성하고, 상기 하부 폴리실리콘게르마늄층 상에 비정질 구조를 갖는 적어도 한층의 중간층을 형성한다. 상기 중간층 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 결정화하여 비방향성 결정구조를 갖는 상부 폴리실리콘층을 얻는다.
본 발명의 또 다른 양태에서, 본 발명의 또 다른 양태에서, 반도체 소자는 반도체 기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성하고, 상기 하부 폴리실리콘게르마늄층 상에 비정질 구조를 갖는 중간층을 형성한다. 상기 중간층 상에 비정질 실리콘층을 형성하고, 상기 비정질 중간층을 결정화하여 상기 하부 폴리실리콘게르마늄층 및 상기 상부 폴리실리콘층 사이에 비방향성 결정구조를 중간층을 형성한다.
다결정 구조(poly-crystalline)에서 확산기구(diffusion mechanism)는 다결정구조(poly-crystalline)의 결정립계(grain boundary)때문에 단결정구조에서의 확산기구와 차이가 있다. 일반적으로, 결정립계는 고체 원자의 구조가 불규칙적으로 배열된 영역으로서, 고체 원자의 구조가 규칙적으로 배열된 결정립 내부보다 확산속도가 빠르다. 따라서, 다결정구조에서 결정립계를 통한 확산이 지배적으로 일어난다.
도 2는 일반적인 CMOS소자의 게이트 구조를 나타낸 도면이다.
미국특허 6,180,499 B1에 개시된 종래의 게이트 구조는 하부 폴리실리콘게르마늄층(13)과 상부 폴리실리콘층(14)은 주상결정구조를 가진다. 이 경우, 게르마늄은 결정립계를 따라 하부 폴리실리콘게르마늄층으로 부터 상부 폴리실리콘층으로 확산되기 쉽다. 결정립계의 연속적인 주상구조는 상기 기판의 표면과 수직인 Y축 방향의 길이는 길고, 상기 기판의 표면과 평행한 X축 방향의 길이는 짧다. 따라서, 상기 주상 결정구조는 일종의 파이프와 같은 기능을 하여 상부 폴리실리콘층으로의 게르마늄확산층 가속시킨다.
도 3은 본 발명의 바람직한 실시예에 따른 이종 결정립 적층게이트(HGSG;hetero grain stack gate)을 갖는 반도체 소자를 설명하기 위한 도면이다.
도 3에 도시된 것과 같이, 하부 폴리실리콘게르마늄층(23)은 상부 폴리실리콘층(24)의 결정립의 크기보다 작은 주상결정구조를 가진다. 상기 상부 폴리실리콘층(24)은 수평 및 수직 방향의 결정립 크기가 거의 비슷한 비 방향성 결정구조를 갖는다. 상기 하부 폴리실리콘게르마늄층(23)의 결정립계와 상기 상부 폴리실리콘층(24)의 결정립계가 불연속적으로 형성되어 있기 때문에 게르마늄의 확산이 억제된다. 이와 달리 결정립의 크기가 크고 비방향성 결정구조를 가지는 하부층과, 결정립의 크기가 작은 주상결정구조를 가지는 상부층으로 구성된 게이트를 형성할 수도 있다. 그러나, NMOS트랜지스터 및 PMOS트랜지스터를 형성하기 위하여 상기 게이트의 하부층 내에 이온을 균일하게 분포시키기 위하여 상기 하부 폴리실리콘게르마늄층이 주상구조를 갖도록 형성하는 것이 바람직하다.
도 4는 도 3에 도시된 구조를 갖는 게이트를 형성하는 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 실리콘 기판(21) 상에 게이트 산화막으로 형성된 게이트 절연막(22)을 형성한다. 상기 게이트 절연막(22) 상에 화학기상증착방법을 사용하여 폴리실리콘 또는 비정질 실리콘층(210)을 10 내지 100Å정도(바람직하게는 10 내지 50Å) 형성한다. 상기 실리콘층(210)은 계속해서 형성될 실리콘게르마늄층을 위한 씨이드층(seed layer)의 기능을 한다.(J.Electrochem. Soc. 141(8)1994 pp.2235-2241에 개시됨.) 이는 실리콘산화막 상에 폴리실리콘게르마늄층을 형성하는 방법으로 잘 알려져 있는 방법이다. 화학기상증착방법을 사용하여 SiH4및 Si2H4를 소오스 가스로 450-600℃ 온도에서 상기 실리콘층(210) 상에 주상구조를 가지는 폴리실리콘게르마늄층(23)을 형성한다. 상기 폴리실리콘게르마늄층(23) 상에 비정질 실리콘층(211)을 형성한다. 상기 비정질 실리콘층(211)은 SiH4및 Si2H4를 소오스 가스로 350-580℃ 온도에서 형성할 수 있다. 일반적으로, 다결정구조와 비정질 구소사이의 상전이 온도(phase transformation temperature)는 580℃인 것으로 알려져 있다. 상기 비정질 실리콘층(211)은 게이트 산화공정 및 이온활성화 열처리등의 열공정에 의해 결정화되어 비방향성 결정구조를 가지고, 결과적으로 도 3에 도시된 것과 같은 게이트 구조가 형성된다.
상기 비정질 실리콘층의 형성온도가 낮을 수록 더 나은 결과을 얻을 수 있다. 예컨대, 온도가 500℃이상이 되면 비정질 실리콘 증착 공정이 진행되는 동안 하부 폴리실리콘게르마늄과 접촉된 계면영역으로 부터 결정화가 시작된다. 그 결과, 도 5에 도시된 것과 같이 상기 비정질 실리콘층이 연속적인 주상구조를 가지게 된다. 그러나, 비정질 실리콘층의 형성 온도를 550℃ 이하로 낮출 경우 비정질 실리콘층의 증착속도가 느려져 생산성이 낮아진다.
도 6a 및 도 6b는 도 3에 도시된 구조를 가지는 게이트를 형성하기 위한 다른 방법을 나타낸 도면이다.
실리콘산화막으로 이루어진 게이트 절연막(22), 씨이드 실리콘층(210) 및 주상구조를 가지는 폴리시리콘게르마늄층(23)을 형성하는 단계는 상술한 것과 동일하다. 계속해서, 상기 폴리실리콘게르마늄층(23), 중간층으로 사용되는 상기 비정질실리콘층(211) 및 비정질 실리콘게르마늄층(214)을 차례로 형성한다. 도 6a에 도시된 것과 같이, 본 발명은 상기 비정질 실리콘게르마늄층(214)은 상기 비정질 실리콘층(211)을 형성한 후 형성하는 것을 특징으로 한다. 그러나, 도 6b에 도시된 것과 같이, 상기 비정질 실리콘게르마늄층(214)을 먼저 형성할 수도 있다. 또한, 상기 비정질 실리콘층(211) 또는 상기 비정질 실리콘게르마늄층(214) 중 하나만을 형성할 수도 있다. 상기 비정질 실리콘층(211)은 500℃이하의 온도에서 50 내지 200Å의 두께로 형성하는 것이 바람직하고, 상기 비정질 실리콘게르마늄층(214)은 450℃이하에서 50내지 200Å의 두께로 형성하는 것이 바람직하다.
상기 비정질 실리콘층(211) 또는 상기 비정질 실리콘게르마늄층(214) 상에 500℃ 내지 580℃의 온도에서 비정질 실리콘층(213)을 형성한다. 이 경우, 상기 비정질 실리콘층(213)은 상대적으로 높은 증착속도를 가지기 때문에 생산성을 저하시키지 않는다.
이어서 패터닝공정, 게이트 산화공정 및 게이트 스페이서(15, 25) 형성공정을 실시하여 도 3에 도시된 것과 같은 게이트 구조를 형성한다. 상기 게이트는 상부 및 하부에 서로다른 결정립계를 가진다. 계속해서, 얕은 소오스/드레인 영역(17, 27) 및 깊은 소오스/드레인 영역(16, 26)을 형성하고 상기 소오스/드레인 영역들을 활성화시키기 위한 열처리 공정을 실시하여 소자를 완성한다.
도 6a 및 도6b에 도시된 방법을 사용하여 도 3에 도시된 HGSG구조를 얻을 수 있는 이유는 증착온도가 낮을 수록 결정화되는데 더 많은 에너지가 필요하기 때문이다. 따라서, 도 6a 및 도 6b에 도시된 방법에서 온도를 낮추어서 상기 비정질 실리콘층(211)을 형성하면,결정의 주상구조가 형성되지 않는다. 또한, 상기 비정질 실리콘층(211) 또는 비정질 실리콘게르마늄층(214)의 결정화는 상기 폴리실리콘게르마늄층(23)과 상기 비정질 실리콘층(211) 또는 상기 비정질 실리콘게르마늄층(214) 사이의 계면에서 부터 시작되고, 하부 폴리실리콘게르마늄층(23)의 결정 형태가 상부로 진행하기 때문에 상기 중간층은 상기 결정형태가 상부로 진행하는 것을 막아주는 역할을 한다.
도 7은 본 발명의 제2 실시예에 따른 이종결정립 적층게이트를 가지는 반도체소자를 나타내기 위한 도면이다.
도 7을 참조하면, 게이트는 하부의 폴리실리콘게르마늄층(33)과, 폴리실리콘층 또는 폴리실리콘게르마늄층으로 이루어진 중간층(34a)을 포함한다. 상기 하부 폴리실리콘게르마늄층(33)은 폴리실리콘 또는 폴리실리콘게르마늄의 상기 중간층(34a)에 비하여 결정립의 크기가 작은 주상구조를 가진다. 상기 중간층(34a)은 상기 하부 폴리실리콘게르마늄층(33) 보다 큰 결정립의 비방향성 구조를 가진다.
도 7의 게이트구조를 형성하기 위한 방법은 도 4를 참조하여 상술한 것과 같은 방법으로 폴리실리콘 게르마늄층(33)을 형성하는 것을 포함한다. 중간층(34a)은 예컨대, 비정질 실리콘층을 20 내지 500Å의 두께로 형성하고 후속의 열처리에 의해 결정화하여 비방향성 결정구조를 가지도록 형성할 수 있다.
도 8a 및 도 8b는 각각 도 2 및 도 3에 도시된 게이트 구조를 형성한 후 붕소 이온주입, 게이트 산화공정 및 활성화 열처리 공정을 실시하여 형성된 PMOS트랜지스터의 게르마늄 농도분포를 나타낸다.
도 8a은 도 3에 도시된 이종 결정립 적층구조를 가지는 게이트의 게르마늄 농도분포를 나타낸다. 하부 폴리실리콘게르마늄층은 20%의 게르마늄 함량비를 가지고 600-700Å의 두께로 형성되었고, 상부 폴리실리콘층은 1300-1400Å의 두께로 형성되었다. 상기 게이트를 패터닝 한 후, 보론 이온의 주입 및 950℃의 온도에서 2분동안 게이트 산화공정을 실시하고, 질소 분위기에서 1000℃ 20분 동안 고속열공정(RTP;rapid thermal process)을 실시하였다. 상기 게르마늄 함량분포는 오제 전자분광계(AES;auger electron spectroscopy)를 사용하여 측정하였다.
한편, 도 8b는 도 2에 도시된 종래의 게이트에 대한 게르마늄 함량분포를 나타낸다. 하부 폴리실리콘게르마늄층은 30%의 게르마늄함량비를 가지고 600-700Å의 두게로 형성되었고, 상부 폴리실리콘층은 1300-1400Å의 두께로 형성되었다. 도 8a와 마찬가지로 공정을 진행한 후, 상기 게르마늄 함량분포는 AES분석으로 측정하였다.
도 8a 및 도 8b에서 X축은 스퍼터링 시간을 나타낸다. 따라서, 스퍼터링 시간이 증가하는 방향, 즉 X축의 값이 증가할 수록 게이트 전극의 하부를 나타낸다. Y축은 게르마늄 또는 실리콘 함량비의 분포를 나타낸다.
도 8에 도시된 게르마늄 함량비 곡선(검은 점)은 게이트의 하부 폴리실리콘게르마늄 상에서 게르마늄 농도가 밀집되어 있는 급격한 프로파일을 나타낸다. 반면에, 도 8b에서 게르마늄 함량비 곡선(검은 점)의 왼쪽편에서 보여지는 것과 같이 게르마늄 함량은 상기 상부 폴리실리콘층과 상기 하부 폴리실리콘게르마늄층 사이에서 점진적으로 증가하는 프로파일을 나타낸다. 또한 도 8b는 붕소 이온주입, 게이트 산화 및 고속열처리공정이 진행되는 동안 최초의 하부 폴리실리콘게르마늄의 게르마늄 함량비가 30%에서 20%로 낮아진 것을 나타내고 있다. 다시말해서, 도 8은 하부의 폴리실리콘게르마늄층으로 부터 상기 상부 폴리실리콘층으로 게르마늄이 확산된 것을 나타낸다.
도 8a 및 도 8b에서 보여지는 AES분석결과를 비교하면, 도 3에 도시된 개선된 게이트 구조는 도 2에 도시된 종래의 구조에 비하여 게르마늄 확산을 막을 수 있다는 것을 이해할 수 있다.
도 9는 도 2 및 도 3에 도시된 구조를 가지는 게이트들 각각의 CET(Capacitance Equivalent oxide Thickness)를 측정하여 얻어진 결과를 나타낸 도표이다.
도표에서, 흰점과 검은점으로 표시된 것은 각각 도 2 및 도 3에 도시된 게이트의 CET측정값들을 나타낸다. C-V곡선은 게이트에 전압을 인가할 때 게이트와 기판 사이의 커패시턴스의 차이를 측정하여 얻어진다. 일반적으로, 커패시턴스는 게이트와 기판사이의 절연층의 유전상수에 비례하고, 그 절연층의 두께에 반비례한다. 예컨대, PMOS트랜지스터의 게이트에서 게이트에 양전압이 인가될 때, 상기 기판은 전자들이 축적된 축적상태(accumulation state)가 된다. 반대로, 게이트에 음전압이 인가되면 기판은 홀이 축적된 반전상태(inversion state)가 된다. 도 9의 왼쪽 곡선들은 각각 도 3 및 도 2에 도시된 게이트의 축적상태에서 C-V곡선으로부터 계산된 CET값들을 나타낸다. 기판이 축적상태일 때 도 3에 도시된 이종결정립적층구조를 갖는 게이트의 CET값과 도 2에 도시된 종래의 주상적층구조를 갖는 게이트의 CET값은 별차이가 없다.
도 9의 오른편에 있는 곡선들은 각각 도 3 및 도 2에 도시된 게이트의 반전상태에서 C-V곡선으로부터 계산된 CET값들을 나타낸다. 폴리 게이트는 축적상태에서 공핍되지 않지만 반전상태에서는 공핍(depletion)된다. 따라서, 반전상태의 CET값은 상기 폴리 게이트의 공핍을 고려할 때 축적상태에서 CET값보다는 크다. 다시말해서, 상기 폴리 게이트의 공핍영역이 반도체 소자를 동작하는 동안 게이트 절연막에 연결된 커패시터의 기능을 하기때문에 반전상태의 CET값은 축적상태의 CET값보다 높은 값을 가지게 된다. 도 9에 도시된 것과 같이, 도 3에 도시된 게이트의 CET값들은 도 2에 도시된 게이트들의 CET값들보다 작다. 이는 도 3에 도시된 게이트에서 게이트 공핍이 도 2에 도시된 게이트의 게이트 공핍보다 적다는 것을 나타낸다. 그러므로, 도 9에 도시된 도표로부터 이종결정립 적층게이트는 게르마늄 확산도 방지할 수 있고, 종래의 게이트 구조에 비하여 게르마늄의 함량비도 높게 유지할 수 있다는 것을 알 수 있다.
도 10a 및 도 10b는 각각 종래의 게이트 구조 및 이종결정립 적층게이트의 투과전자현미경으로 본 수직단면도이다. 도 10a는 도 2의 게이트 구조를 나타내고, 도 10b는 도 6a의 방법으로 형성된 도 3의 게이트 구조를 나타낸다.
하부 폴리실리콘게르마늄층은 SiH4200sccm, GeH440sccm, H26slm을 소오스 가스로 사용하여 500-550℃에서 형성하였다. 중간층인 비정질 실리콘은 SiH4200sccm, H26slm을 소오스 가스로 사용하여 450-500℃에서 형성되었다. 중간층인 실리콘게르마늄은 SiH4200sccm, GeH435sccm, H26slm을 소오스 가스로 사용하여 400-450℃에서 형성되었다. 상부 비정질 실리콘층은 SiH4250sccm, H26slm을 소오스 가스로 사용하여 550℃에서 형성되었다. 상기 중간층들 및 상기 상부 비정질 실리콘은 후속의 열처리 단계에서 다결정구조로 변경되었다.
상술한 것과 같이 본 발명에 따르면 모스 트랜지스터를 형성함에 있어서, 하부층의 결정립과 상부층의 결정립의 상을 다르게 형성된 이종결정립 적층게이트를 형성함으로써 게르마늄 확산도 방지할 수 있고, 종래의 게이트 구조에 비하여 게이트의 게르마늄의 함량비도 높게 유지할 수 있다. 그 결과, 저전압 동작이 가능하고 문턱전압의 산포가 좁은 고성능 소자를 제조할 수 있다.

Claims (30)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하되, 상기 게이트 전극은 주상결정구조(columnar crystalline structure)를 가지는 하부 폴리실리콘게르마늄(poly-SiGe)층 및 비방향성 결정구조(random crystalline structure)를 가지는 상부 폴리실리콘(poly-Si)층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 상부 폴리실리콘층의 결정립 크기(grain size)는 상기 하부 폴리실리콘게르마늄층의 결정립 크기보다 큰 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 상부 폴리실리콘층의 결정립의 크기는 상기 반도체 기판의 표면에 대하여 수평인 방향이 수직 방향보다 크거나 같은 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 하부 폴리실리콘게르마늄층과 상기 게이트 절연막 사이에 개재된 씨이드층(seed layer)을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 상부 폴리실리콘층과 상기 하부 폴리실리콘게르마늄층 사이에 개재된 적어도 하나의 중간층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 적어도 한층의 중간층은 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 적어도 한층의 중간층은 실리콘게르마늄층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제5 항에 있어서,
    상기 적어도 한층의 중간층은 실리콘층 및 실리콘게르마늄층을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하되, 상기 게이트 전극은 주상결정구조를 가지는 하부 폴리 실리콘게르마늄층과 비방향성 결정구조를 가지는 중간층과 주상결정구조를 가지는 상부 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 중간층은 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  11. 제9 항에 있어서,
    상기 중간층은 폴리실리콘게르마늄층인 것을 특징으로 하는 반도체 소자.
  12. 제9 항에 있어서,
    상기 중간층의 결정립 크기는 상기 하부 폴리실리콘게르마늄층의 결정립 크기보다 큰 것을 특징으로 하는 반도체 소자.
  13. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성하는 단계;
    상기 하부 폴리실리콘게르마늄층 상에 비정질 실리콘층을 형성하는 단계;및
    상기 비정질 실리콘층을 결정화하여 비방향성 결정구조를 가지는 상부 폴리실리콘층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 하부 폴리실리콘게르마늄층은 화학기상증착방법을 사용하여 400℃ - 600℃온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13 항에 있어서,
    상기 하부 폴리실리콘게르마늄층은 시레인(SiH4) 및 게르마인(GeH4)을 반응가스로 사용하여 400℃ 내지 600℃의 온도에서 화학기상증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제13 항에 있어서,
    상기 하부 폴리실리콘게르마늄층은 디시레인(Si2H6) 및 게르마인(GeH4)을 반응가스로 사용하여 400℃ 내지 600℃의 온도에서 화학기상증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제13 항에 있어서,
    상기 비정질 실리코능은 350℃ 내지 580℃의 온도에서 화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제13 항에 있어서, 상기 비정질 실리콘층을 결정화하기 전에,
    상기 하부 폴리실리콘게르마늄층 및 상기 비정질 실리콘층을 패터닝하여 게이트 전극을 형성하는 단게를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제13 항에 있어서,
    상기 비정질 실리콘층을 결정화한 후에,
    상기 하부 폴리실리콘게르마늄층 및 상기 상부 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  20. 제13 항에 있어서,
    상기 하부 폴리실리콘게르마늄층을 형성하기 전에,
    상기 반도체 기판 상부에 씨이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제13 항에 있어서,
    상기 비정질 실리콘층은 열처리에 의해 결정화하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 주상결정구조를 가지는 하부 폴리실리콘게르마늄층을 형성하는 단계;
    상기 하부 폴리실리콘게르마늄층 상에 비정질 구조를 가지는 적어도 한층의 중간층을 형성하는 단게;
    상기 적어도 한층의 중간층 상에 비정질 실리콘층을 형성하는 단계;및
    상기 비정질 실리콘층을 결정화하여 비방향성 결정구조를 가지는 상부 폴리실리콘층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  23. 제22 항에 있어서,
    상기 적어도 한층의 중간층은 한층의 비정질 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제22 항에 있어서,
    상기 적어도 한층의 중간층은 한층의 실리콘게르마늄층을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제24 항에 있어서,
    상기 비정질 실리콘게르마늄층은 350℃ 내지 500℃의 온도에서 화학기상증착을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제24 항에 있어서,
    상기 비정질 실리콘게르마늄층은 시레인(SiH4) 및 게르마인(GeH4)을 반응가스로 사용하거나, 디시레인(Si2H5)과 게르마인(GeH4)을 반응가스로 사용하고, 350℃ 내지 500℃의 온도에서 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제22 항에 있어서,
    상기 적어도 한층의 중간층은 제1 중간층 및 제2 중간층을 포함하되, 상기 제1 중간층은 비정질 실리콘으로 형성하고, 상기 제2 중간층은 비정질 실리콘게르마늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제22 항에 있어서,
    상기 비정질 실리콘층은 350℃ 내지 580℃의 온도에서 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제22 항에 있어서,
    상기 비정질 실리콘층은 시레인(SiH4) 또는 디시레인(Si2H5)을 반응가스로 사용하고, 350℃ 내지 580℃의 온도에서 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 주상결정구조를 가지는 하부 실리콘게르마늄층을 형성하는 단계;
    상기 하부 실리콘게르마늄층 상에 비정질 중간층을 형성하는 단계;
    상기 비정질 중간층 상에 상부 폴리실리콘층을 형성하는 단계;및
    상기 비정질 중간층을 결정화하여 상기 하부 폴리실리콘게르마늄층 및 상기 상부 폴리실리콘층 사이에 비방향성 결정구조를 갖는 결정화된 중간층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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