JP2004247460A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができるトランジスタを含む半導体装置を提供する。
【解決手段】ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、さらにｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。
【選択図】 図１
【解決手段】ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、さらにｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、ゲート絶縁膜におけるリーク電流の増加を抑制することができるトランジスタに関するものである。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が広く知られている。ｎチャネルのＭＩＳＦＥＴの構造は、ｐ型Ｓｉ基板上にｎ型不純物をドープしたソース領域とドレイン領域とが形成され、このソース領域とドレイン領域との間のｐ型Ｓｉ基板上にゲート絶縁膜、ゲート電極のｎ型Ｓｉ結晶膜順に積層された構造であった。
【０００３】
このｎチャネルのＭＩＳＦＥＴの動作を以下に説明する。まず、ｐ型Ｓｉ基板を接地し、ゲート電極に正の閾値電位を印加する。そして、ソース領域とドレイン領域との間に電位差を設けることによりドレイン電流が流れる。この状態が、ｎチャネルのＭＩＳＦＥＴのＯＮ状態である。次に、ｐ型Ｓｉ基板を接地し、ゲート電極に負の電位を印加する。この場合、ソース領域とドレイン領域との間に電位差を設けてもチャネル領域が遮断されているためドレイン電流は流れない。この状態が、ｎチャネルのＭＩＳＦＥＴのＯＦＦ状態である。
【０００４】
半導体装置は高集積化が進み、素子のセルサイズが縮小する傾向にある。そのため、ｎチャネルのＭＩＳＦＥＴをＯＦＦ状態にする場合、ゲート電極に０Ｖの電位を印加しても、ソース領域とドレイン領域とで生じるパンチスルー現象により、ドレイン電流を遮断することができない。つまり、ゲート電極に負の電位を印加しなければ、ドレイン電流は遮断することができない。
【０００５】
しかし、ゲート電極に負の電位を印加することは、ゲート電極とドレイン領域との間に電位差を生じさせることになる。この電位差のため、ゲート絶縁膜を介してゲート電極とドレイン領域との間に流れるリーク電流が増加する。このリーク電流が増加することにより、ｎチャネルのＭＩＳＦＥＴのトランジスタ特性が劣化し、さらにｎチャネルのＭＩＳＦＥＴの回路動作に影響を与える問題があった。
【０００６】
そこで、特許文献１においては、ゲート絶縁膜となる酸化シリコン膜上にｎ型多結晶シリコン層とｐ型多結晶シリコン層とを積層してパターニングし、ゲート電極を形成している。これにより、ゲート電圧が動作領域の場合、ゲート電圧に依存したドレイン電流が観測されるが、ゲート電圧が非動作領域の場合、ドレイン電流がゲート電圧に依存せずほぼ一定値となり、リーク電流の増加を抑制することができる。
【０００７】
【特許文献１】
特開平６−１２０５０１号公報（第２−４頁、第１−５図）
【０００８】
【発明が解決しようとする課題】
しかし、半導体装置は、近年さらに高集積化が進み、素子のセルサイズが縮小している。そのため、ｎ型多結晶シリコン層とｐ型多結晶シリコン層とを積層したゲート電極だけでは、リーク電流の増加を十分抑制することができない問題があった。また、多結晶シリコンにより形成されたゲート電極は電気抵抗が高く、そのため、トランジスタの動作速度が低下する問題があった。
【０００９】
そこで、本発明は、ゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができるトランジスタを含む半導体装置を提供することを目的とする。また、本発明はゲート電極の電気抵抗を低減することができて、動作を高速化できるトランジスタを含む半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る解決手段は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えている。
【００１１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１２】
（実施の形態１）
図１に、本実施の形態に係る半導体装置に含まれるトランジスタの断面図を示す。図１では、ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、さらにｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６との２層が、本実施の形態に係るトランジスタのゲート電極を構成している。なお、本実施の形態に係るトランジスタは、ｎチャネルトランジスタを構成している。
【００１３】
図１に示した本実施の形態に係るトランジスタの動作について以下に説明する。まず、ｐ型Ｓｉ半導体基板１に電極端子１１を設け、この電極端子１１を接地する。ゲート電極のｐ型ＳｉＧｅ混晶膜６に電極端子１２を設け、この電極端子１２にソースに対する電圧がトランジスタの閾値電位よりも高くなるような正の電位を印加する。そして、ソース領域２に電極端子１３、ドレイン領域３に電極端子１４をそれぞれ設け、電極端子１３と電極端子１４との間に電位差を設ける。これにより、本実施の形態に係るトランジスタは、ドレイン電流が流れ、ＯＮ状態となる。
【００１４】
なお、本実施の形態に係るトランジスタは、ゲート電極がｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６との２層になっているため、電極端子１２に印加する電位を従来のトランジスタに比べて大きくする必要がある。つまり、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とのｐｎ結合部分に空乏層が生じないような電位を電極端子１２に印加する必要がある。
【００１５】
次に、電極端子１１を接地した状態で、電極端子１２にソースに対する電位差が負となるように負の電位を印加する。このとき、電極端子１３と電極端子１４との間に電位差を設けても、トランジスタのチャネル領域は遮断されているため、本実施の形態に係るトランジスタは、ドレイン電流が流れない。つまり、トランジスタはＯＦＦ状態となる。なお、電極端子１２に０Ｖの電位を印加しても、ソース領域２とドレイン領域３に生じるパンチスルー現象によりドレイン電流を遮断することができない。そのため、電極端子１２に負の電位を印加することで、ドレイン電流を遮断している。
【００１６】
本実施の形態に係るトランジスタでは、ＯＦＦ状態においてもゲート電極とドレイン領域３との間で電位差が生じている。そのため、ゲート電極とドレイン領域３との間には、ゲート絶縁膜４を介してリーク電流が流れている。しかし、本実施の形態に係るトランジスタのゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とがｐｎ接合の構成を有する。そのため、このｐｎ接合に逆バイアスを印加するとｐｎ接合部分に空乏層が形成され、この空乏層がゲート絶縁膜４に対して直列に接続された電気容量と等価となる。従って、本実施の形態に係るトランジスタでは、空乏層がゲート絶縁膜４を介して流れるリーク電流の増加を抑制することができる。
【００１７】
ここで、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成されたゲート電極のｐｎ接合は、ｐｎ接合ダイオードの整流作用の特性を利用してゲート絶縁膜４を介して流れるリーク電流の増加を抑制している。つまり、ｐ型ＳｉＧｅ混晶膜６上の電極端子１２に正の電位を印加すると、ゲート電極のｐｎ接合は順方向のバイアスが印加されることになり、電極端子１２に負の電位を印加すると、ゲート電極のｐｎ接合は逆方向のバイアスが印加されることになる。
【００１８】
さらに、本実施の形態に係るトランジスタでは、ゲート電極をｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成しているため、ゲート電極をｎ型Ｓｉ膜とｐ型Ｓｉ膜とで構成した場合に比べ、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができる。一般的に、ｐｎ接合に加える逆方向電圧を高くしていくと、ツェナー効果（Ｚｅｎｎｅｒ ｅｆｆｅｃｔあるいは Ｚｅｎｎｅｒ ｔｕｎｎｅｌｉｎｇ）による絶縁破壊を生ずるが、空乏層の誘電率が大きい程絶縁破壊電圧は増加するという関係がある。ゲルマニウム（Ｇｅ）の比誘電率（１６．１）が、シリコンの比誘電率（１１．９）に比べて大きいため、ゲルマニウム（Ｇｅ）の方が絶縁破壊電圧が高くなる。つまり、シリコンに比べゲルマニウムの方が、より高い逆方向電圧に対してリーク電流を低く抑えることができる。また、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成したゲート電極では、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができることから、ゲート絶縁膜４の薄膜化が可能となる。
【００１９】
なお、本実施の形態に係るトランジスタでは、ゲート電極をｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成している場合が示されている。しかし、ＳｉＧｅ混晶の比誘電率とゲルマニウム（Ｇｅ）の比誘電率を比べれば、ゲルマニウム（Ｇｅ）の比誘電率の方が大きい。そのため、ゲート電極をｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成する方が、逆バイアスを印加した際にｐｎ接合部分で形成される空乏層の電気容量が大きくなる。従って、ｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成したゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成したゲート電極に比べて、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができる。また、本発明では、ゲート電極は、必ずしもｎ型ＳｉＧｅ混晶膜とｐ型ＳｉＧｅ混晶膜、又はｎ型Ｇｅ膜とｐ型Ｇｅ膜の組み合わせである必要はなく、ｎ型ＳｉＧｅ混晶膜とｐ型Ｇｅ膜やｎ型Ｇｅ膜とｐ型ＳｉＧｅ混晶膜の組み合わせでも良い。
【００２０】
さらに、ゲルマニウム（Ｇｅ）の比抵抗は６０Ωｃｍで、シリコン（Ｓｉ）の比抵抗の２３０ｋΩｃｍより小さい。そのため、ＳｉＧｅ混晶膜もＳｉ膜より比抵抗が小さくなる。よって、本実施の形態に係るトランジスタのゲート電極も、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成されているため、従来のトランジスタのゲート電極より電気抵抗が小さくなる。その結果、本実施の形態に係るトランジスタは、駆動を高速化することができる。
【００２１】
次に、本実施の形態に係るトランジスタのゲート電極は、ＳｉＧｅ混晶膜５、６で構成されている。このＳｉＧｅ混晶膜５，６の製造方法について、以下に説明する。ＳｉＧｅ混晶膜５，６は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成され、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との混晶比は、シリコン（Ｓｉ）が含まれるガス種とゲルマニウム（Ｇｅ）が含まれるガス種の流量比を調整することで変更することができる。これにより、混晶比が任意のＳｉＧｅ混晶膜５，６を成膜することができる。
【００２２】
ここで、混晶比（単位をａｔ．％）とは、シリコン（Ｓｉ）に対してゲルマニウム（Ｇｅ）が含まれる割合を示す。本実施の形態に係るトランジスタのゲート電極では、成膜技術上の問題から混晶比３０ａｔ．％のＳｉＧｅ混晶膜５，６を使用している。しかし、理論的には混晶比が高い方が、ゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができ、ゲート電極の比抵抗を小さくすることができる。そのため、本発明では混晶比が３０ａｔ．％に限られない。なお、ゲート電極をｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成する場合は、シリコン（Ｓｉ）が含まれるガス種を使用せずにＣＶＤ法で成膜することができる。
【００２３】
本実施の形態に係るトランジスタのゲート電極では、ＳｉＧｅ混晶膜５，６がｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６と２層で構成されている。この２層のＳｉＧｅ混晶膜５，６は、ＣＶＤ法で連続的に成膜される。ＳｉＧｅ混晶膜５，６のｎ型とｐ型とは、ＣＶＤ法で成膜する際にｎ型の不純物元素が含まれているガス種とｐ型の不純物元素が含まれているガス種とを切り替えることにより形成される。ここで、ｎ型の不純物元素は、リン（Ｐ）、ヒ素（Ａｓ）やアンチモン（Ｓｂ）などがあり、ｐ型の不純物元素は、ホウ素（Ｂ）やインジウム（Ｉｎ）などがある。
【００２４】
以上、本実施の形態に記載の半導体装置は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる。また、本実施の形態に記載の半導体装置は、トランジスタの駆動を高速化することができる。
【００２５】
（変形例）
図２に、本実施の形態の変形例に係る半導体装置に含むトランジスタの断面図を示す。図２では、ｎ型の不純物を含むｎ型Ｓｉ半導体基板２１上に、ｐ型の不純物を含むソース領域２２とドレイン領域２３とが形成されている。このソース領域２２とドレイン領域２３との間にあるｎ型Ｓｉ半導体基板２１表面の活性領域上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜２５が形成され、さらにｐ型ＳｉＧｅ混晶膜２５上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜２６が形成されている。ｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６との２層が、本変形例に係るトランジスタのゲート電極を構成している。なお、本変形例に係るトランジスタは、ｐチャネルトランジスタを構成している。
【００２６】
図２に示した本変形例に係るトランジスタの動作は、図１に示した本実施の形態に係るトランジスタの動作とは逆である。ｎ型Ｓｉ半導体基板２１に電極端子３１を設け、この電極端子３１を接地する。ゲート電極のｎ型ＳｉＧｅ混晶膜２６に電極端子３２を設け、この電極端子３２にソースに対する電圧がトランジスタの負の閾値電位よりも低くなるような負の電位を印加する。そして、ソース領域２２に電極端子３３、ドレイン領域２３に電極端子３４をそれぞれ設け、電極端子３３と電極端子３４との間に電位差を設ける。これにより、本変形例に係るトランジスタは、ドレイン電流が流れ、ＯＮ状態となる。
【００２７】
次に、電極端子３１を接地した状態で、電極端子３２にソースに対する電位差が正となるように正の電位を印加する。このとき、電極端子３３と電極端子３４との間に電位差を設けても、トランジスタのチャネル領域が遮断されているため、本実施の形態に係るトランジスタは、ドレイン電流が流れない。つまり、トランジスタはＯＦＦ状態である。
【００２８】
本変形例に係るトランジスタであっても、本実施の形態に係るトランジスタと同様、ゲート絶縁膜２４を介して流れるリーク電流の増加をより抑制することができる。また、本変形例に係るトランジスタは、本実施の形態に係るトランジスタと同様、ゲート電極をｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６とで構成する変わりに、ｐ型Ｇｅ膜とｎ型Ｇｅ膜とで構成しても良い。さらに、ゲート電極は、ｐ型ＳｉＧｅ混晶膜とｎ型Ｇｅ膜やｐ型Ｇｅ膜とｎ型ＳｉＧｅ混晶膜の組み合わせでも良い。
【００２９】
以上、本変形例に記載の半導体装置は、ｐチャネルのトランジスタを含む半導体装置であって、前記ｐチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第１膜と、前記第１膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる。また、本変形例に記載の半導体装置は、トランジスタの駆動を高速化することができる。
【００３０】
（実施の形態２）
図３に、本実施の形態に係る半導体装置に含まれるトランジスタの断面図を示す。図３では、ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、ｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。さらに、ｐ型ＳｉＧｅ混晶膜６上には、金属膜７が形成されている。本実施の形態に係るトランジスタのゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６と金属膜７の３層で構成されている。なお、本実施の形態に係るトランジスタは、ｎチャネルトランジスタを構成している。
【００３１】
図３に示した本実施の形態に係るトランジスタの動作は、実施の形態１と同じである。但し、電極端子１２がｐ型ＳｉＧｅ混晶膜６に設けられているのではなく、金属膜７上に設けられている点が、実施の形態１と異なる。また、本実施の形態に係るトランジスタのゲート電極には金属膜７が使用されているため、ゲート電極が、実施の形態１のゲート電極に比べより低抵抗となる。よって、本実施の形態に係るトランジスタは、動作をさらに高速化することができる。なお、金属膜７として使用される材料は、アルミニウム（Ａｌ），タングステン（Ｗ），モリブデン（Ｍｏ）など単体、そのシリサイド材料やそれらの合金である。また、金属膜７は、スパッタ法などでｐ型ＳｉＧｅ混晶膜６上に成膜される。
【００３２】
以上、本実施の形態に記載の半導体装置は、ｐ型ＳｉＧｅ混晶膜６上に積層された金属膜７をさらに有するゲート電極を備えているので、さらにゲート電極の電気抵抗を小さくすることができ、トランジスタの駆動をより高速化することができる。
【００３３】
（変形例）
図４に、本実施の形態の変形例に係る半導体装置に含まれるトランジスタの断面図を示す。図４では、ｎ型の不純物を含むｎ型Ｓｉ半導体基板２１上に、ｐ型の不純物を含むソース領域２２とドレイン領域２３とが形成されている。このソース領域２２とドレイン領域２３との間にあるｎ型Ｓｉ半導体基板２１表面の活性領域上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ｎ型の不純物を含むｐ型ＳｉＧｅ混晶膜２５が形成され、ｐ型ＳｉＧｅ混晶膜２５上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜２６が形成されている。さらに、ｎ型ＳｉＧｅ混晶膜２６上には、金属膜２７が形成されている。本実施の形態に係るトランジスタのゲート電極は、ｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６と金属膜２７の３層で構成されている。なお、本変形例に係るトランジスタは、ｐチャネルトランジスタを構成している。図４に示した本実施の形態に係るトランジスタの動作は、実施の形態１の変形例と同じである。但し、電極端子３２がｎ型ＳｉＧｅ混晶膜２６に設けられているのではなく、金属膜２７上に設けられている点が、実施の形態１の変形例と異なる。
【００３４】
以上、本実施の形態に記載の半導体装置は、ｎ型ＳｉＧｅ混晶膜２６上に積層された金属膜２７をさらに有するゲート電極を備えているので、さらにゲート電極の電気抵抗を小さくすることができ、トランジスタの駆動をより高速化することができる。
【００３５】
（実施の形態３）
本実施の形態に係る半導体装置は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成している。図５に、ＣＭＯＳで構成した反転回路の回路図を示す。このＣＭＯＳのｎチャネルトランジスタ５１は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタで構成され、ｐチャネルトランジスタ５２は、実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタで構成されている。
【００３６】
実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタは、従来のトランジスタに比べてゲート絶縁膜を介して流れるリーク電流の増加をより抑制する効果と、ゲート電極の電気抵抗を小さくしてトランジスタの駆動を高速化する効果とをそれぞれ有している。そのため、本実施の形態に係るＣＭＯＳは、ＣＭＯＳを構成することによる効果（例えば、消費電力の低減）と共に、実施の形態１、実施の形態２及びそれらの変形例の効果も得ることができる。
【００３７】
なお、本実施の形態に係る半導体装置は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いてＣＭＯＳを構成したが、本発明はこれに限られない。例えば、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いて半導体記憶装置などを構成しても良い。
【００３８】
以上、本実施の形態に記載の半導体装置は、ＣＭＯＳトランジスタを含む半導体装置であって、ＣＭＯＳトランジスタは、実施の形態１又は実施の形態２に記載のｎチャネルのトランジスタと、実施の形態１の変形例又は実施の形態２の変形例に記載のｐチャネルのトランジスタとを備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができ、ゲート電極の比抵抗を小さくしてトランジスタの駆動を高速化することができると共に、ＣＭＯＳトランジスタの特徴である消費電力の低減も可能となる。
【００３９】
【発明の効果】
本発明に記載の半導体装置は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる効果がある。また、本実施の形態に記載の半導体装置は、トランジスタの駆動を高速化することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置に含まれるトランジスタの断面図である。
【図２】本発明の実施の形態１の変形例に係る半導体装置に含まれるトランジスタの断面図である。
【図３】本発明の実施の形態２に係る半導体装置に含まれるトランジスタの断面図である。
【図４】本発明の実施の形態２の変形例に係る半導体装置に含まれるトランジスタの断面図である。
【図５】本発明の実施の形態３に係るＣＭＯＳで構成された反転回路の回路図である。
【符号の説明】
１ ｐ型Ｓｉ半導体基板、２，２２ ソース領域、３，２３ ドレイン領域、４，２４ ゲート絶縁膜、５，２６ ｎ型ＳｉＧｅ混晶膜、６，２５ ｐ型ＳｉＧｅ混晶膜、７，２７ 金属膜、１１，１２，１３，１４，３１，３２，３３，３４ 電極端子、２１ ｎ型Ｓｉ半導体基板、５１ ｎチャネルトランジスタ、５２ ｐチャネルトランジスタ。
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、ゲート絶縁膜におけるリーク電流の増加を抑制することができるトランジスタに関するものである。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が広く知られている。ｎチャネルのＭＩＳＦＥＴの構造は、ｐ型Ｓｉ基板上にｎ型不純物をドープしたソース領域とドレイン領域とが形成され、このソース領域とドレイン領域との間のｐ型Ｓｉ基板上にゲート絶縁膜、ゲート電極のｎ型Ｓｉ結晶膜順に積層された構造であった。
【０００３】
このｎチャネルのＭＩＳＦＥＴの動作を以下に説明する。まず、ｐ型Ｓｉ基板を接地し、ゲート電極に正の閾値電位を印加する。そして、ソース領域とドレイン領域との間に電位差を設けることによりドレイン電流が流れる。この状態が、ｎチャネルのＭＩＳＦＥＴのＯＮ状態である。次に、ｐ型Ｓｉ基板を接地し、ゲート電極に負の電位を印加する。この場合、ソース領域とドレイン領域との間に電位差を設けてもチャネル領域が遮断されているためドレイン電流は流れない。この状態が、ｎチャネルのＭＩＳＦＥＴのＯＦＦ状態である。
【０００４】
半導体装置は高集積化が進み、素子のセルサイズが縮小する傾向にある。そのため、ｎチャネルのＭＩＳＦＥＴをＯＦＦ状態にする場合、ゲート電極に０Ｖの電位を印加しても、ソース領域とドレイン領域とで生じるパンチスルー現象により、ドレイン電流を遮断することができない。つまり、ゲート電極に負の電位を印加しなければ、ドレイン電流は遮断することができない。
【０００５】
しかし、ゲート電極に負の電位を印加することは、ゲート電極とドレイン領域との間に電位差を生じさせることになる。この電位差のため、ゲート絶縁膜を介してゲート電極とドレイン領域との間に流れるリーク電流が増加する。このリーク電流が増加することにより、ｎチャネルのＭＩＳＦＥＴのトランジスタ特性が劣化し、さらにｎチャネルのＭＩＳＦＥＴの回路動作に影響を与える問題があった。
【０００６】
そこで、特許文献１においては、ゲート絶縁膜となる酸化シリコン膜上にｎ型多結晶シリコン層とｐ型多結晶シリコン層とを積層してパターニングし、ゲート電極を形成している。これにより、ゲート電圧が動作領域の場合、ゲート電圧に依存したドレイン電流が観測されるが、ゲート電圧が非動作領域の場合、ドレイン電流がゲート電圧に依存せずほぼ一定値となり、リーク電流の増加を抑制することができる。
【０００７】
【特許文献１】
特開平６−１２０５０１号公報（第２−４頁、第１−５図）
【０００８】
【発明が解決しようとする課題】
しかし、半導体装置は、近年さらに高集積化が進み、素子のセルサイズが縮小している。そのため、ｎ型多結晶シリコン層とｐ型多結晶シリコン層とを積層したゲート電極だけでは、リーク電流の増加を十分抑制することができない問題があった。また、多結晶シリコンにより形成されたゲート電極は電気抵抗が高く、そのため、トランジスタの動作速度が低下する問題があった。
【０００９】
そこで、本発明は、ゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができるトランジスタを含む半導体装置を提供することを目的とする。また、本発明はゲート電極の電気抵抗を低減することができて、動作を高速化できるトランジスタを含む半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る解決手段は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えている。
【００１１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１２】
（実施の形態１）
図１に、本実施の形態に係る半導体装置に含まれるトランジスタの断面図を示す。図１では、ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、さらにｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６との２層が、本実施の形態に係るトランジスタのゲート電極を構成している。なお、本実施の形態に係るトランジスタは、ｎチャネルトランジスタを構成している。
【００１３】
図１に示した本実施の形態に係るトランジスタの動作について以下に説明する。まず、ｐ型Ｓｉ半導体基板１に電極端子１１を設け、この電極端子１１を接地する。ゲート電極のｐ型ＳｉＧｅ混晶膜６に電極端子１２を設け、この電極端子１２にソースに対する電圧がトランジスタの閾値電位よりも高くなるような正の電位を印加する。そして、ソース領域２に電極端子１３、ドレイン領域３に電極端子１４をそれぞれ設け、電極端子１３と電極端子１４との間に電位差を設ける。これにより、本実施の形態に係るトランジスタは、ドレイン電流が流れ、ＯＮ状態となる。
【００１４】
なお、本実施の形態に係るトランジスタは、ゲート電極がｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６との２層になっているため、電極端子１２に印加する電位を従来のトランジスタに比べて大きくする必要がある。つまり、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とのｐｎ結合部分に空乏層が生じないような電位を電極端子１２に印加する必要がある。
【００１５】
次に、電極端子１１を接地した状態で、電極端子１２にソースに対する電位差が負となるように負の電位を印加する。このとき、電極端子１３と電極端子１４との間に電位差を設けても、トランジスタのチャネル領域は遮断されているため、本実施の形態に係るトランジスタは、ドレイン電流が流れない。つまり、トランジスタはＯＦＦ状態となる。なお、電極端子１２に０Ｖの電位を印加しても、ソース領域２とドレイン領域３に生じるパンチスルー現象によりドレイン電流を遮断することができない。そのため、電極端子１２に負の電位を印加することで、ドレイン電流を遮断している。
【００１６】
本実施の形態に係るトランジスタでは、ＯＦＦ状態においてもゲート電極とドレイン領域３との間で電位差が生じている。そのため、ゲート電極とドレイン領域３との間には、ゲート絶縁膜４を介してリーク電流が流れている。しかし、本実施の形態に係るトランジスタのゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とがｐｎ接合の構成を有する。そのため、このｐｎ接合に逆バイアスを印加するとｐｎ接合部分に空乏層が形成され、この空乏層がゲート絶縁膜４に対して直列に接続された電気容量と等価となる。従って、本実施の形態に係るトランジスタでは、空乏層がゲート絶縁膜４を介して流れるリーク電流の増加を抑制することができる。
【００１７】
ここで、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成されたゲート電極のｐｎ接合は、ｐｎ接合ダイオードの整流作用の特性を利用してゲート絶縁膜４を介して流れるリーク電流の増加を抑制している。つまり、ｐ型ＳｉＧｅ混晶膜６上の電極端子１２に正の電位を印加すると、ゲート電極のｐｎ接合は順方向のバイアスが印加されることになり、電極端子１２に負の電位を印加すると、ゲート電極のｐｎ接合は逆方向のバイアスが印加されることになる。
【００１８】
さらに、本実施の形態に係るトランジスタでは、ゲート電極をｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成しているため、ゲート電極をｎ型Ｓｉ膜とｐ型Ｓｉ膜とで構成した場合に比べ、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができる。一般的に、ｐｎ接合に加える逆方向電圧を高くしていくと、ツェナー効果（Ｚｅｎｎｅｒ ｅｆｆｅｃｔあるいは Ｚｅｎｎｅｒ ｔｕｎｎｅｌｉｎｇ）による絶縁破壊を生ずるが、空乏層の誘電率が大きい程絶縁破壊電圧は増加するという関係がある。ゲルマニウム（Ｇｅ）の比誘電率（１６．１）が、シリコンの比誘電率（１１．９）に比べて大きいため、ゲルマニウム（Ｇｅ）の方が絶縁破壊電圧が高くなる。つまり、シリコンに比べゲルマニウムの方が、より高い逆方向電圧に対してリーク電流を低く抑えることができる。また、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成したゲート電極では、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができることから、ゲート絶縁膜４の薄膜化が可能となる。
【００１９】
なお、本実施の形態に係るトランジスタでは、ゲート電極をｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成している場合が示されている。しかし、ＳｉＧｅ混晶の比誘電率とゲルマニウム（Ｇｅ）の比誘電率を比べれば、ゲルマニウム（Ｇｅ）の比誘電率の方が大きい。そのため、ゲート電極をｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成する方が、逆バイアスを印加した際にｐｎ接合部分で形成される空乏層の電気容量が大きくなる。従って、ｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成したゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成したゲート電極に比べて、ゲート絶縁膜４を介して流れるリーク電流の増加をより抑制することができる。また、本発明では、ゲート電極は、必ずしもｎ型ＳｉＧｅ混晶膜とｐ型ＳｉＧｅ混晶膜、又はｎ型Ｇｅ膜とｐ型Ｇｅ膜の組み合わせである必要はなく、ｎ型ＳｉＧｅ混晶膜とｐ型Ｇｅ膜やｎ型Ｇｅ膜とｐ型ＳｉＧｅ混晶膜の組み合わせでも良い。
【００２０】
さらに、ゲルマニウム（Ｇｅ）の比抵抗は６０Ωｃｍで、シリコン（Ｓｉ）の比抵抗の２３０ｋΩｃｍより小さい。そのため、ＳｉＧｅ混晶膜もＳｉ膜より比抵抗が小さくなる。よって、本実施の形態に係るトランジスタのゲート電極も、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６とで構成されているため、従来のトランジスタのゲート電極より電気抵抗が小さくなる。その結果、本実施の形態に係るトランジスタは、駆動を高速化することができる。
【００２１】
次に、本実施の形態に係るトランジスタのゲート電極は、ＳｉＧｅ混晶膜５、６で構成されている。このＳｉＧｅ混晶膜５，６の製造方法について、以下に説明する。ＳｉＧｅ混晶膜５，６は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成され、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との混晶比は、シリコン（Ｓｉ）が含まれるガス種とゲルマニウム（Ｇｅ）が含まれるガス種の流量比を調整することで変更することができる。これにより、混晶比が任意のＳｉＧｅ混晶膜５，６を成膜することができる。
【００２２】
ここで、混晶比（単位をａｔ．％）とは、シリコン（Ｓｉ）に対してゲルマニウム（Ｇｅ）が含まれる割合を示す。本実施の形態に係るトランジスタのゲート電極では、成膜技術上の問題から混晶比３０ａｔ．％のＳｉＧｅ混晶膜５，６を使用している。しかし、理論的には混晶比が高い方が、ゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができ、ゲート電極の比抵抗を小さくすることができる。そのため、本発明では混晶比が３０ａｔ．％に限られない。なお、ゲート電極をｎ型Ｇｅ膜とｐ型Ｇｅ膜とで構成する場合は、シリコン（Ｓｉ）が含まれるガス種を使用せずにＣＶＤ法で成膜することができる。
【００２３】
本実施の形態に係るトランジスタのゲート電極では、ＳｉＧｅ混晶膜５，６がｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６と２層で構成されている。この２層のＳｉＧｅ混晶膜５，６は、ＣＶＤ法で連続的に成膜される。ＳｉＧｅ混晶膜５，６のｎ型とｐ型とは、ＣＶＤ法で成膜する際にｎ型の不純物元素が含まれているガス種とｐ型の不純物元素が含まれているガス種とを切り替えることにより形成される。ここで、ｎ型の不純物元素は、リン（Ｐ）、ヒ素（Ａｓ）やアンチモン（Ｓｂ）などがあり、ｐ型の不純物元素は、ホウ素（Ｂ）やインジウム（Ｉｎ）などがある。
【００２４】
以上、本実施の形態に記載の半導体装置は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる。また、本実施の形態に記載の半導体装置は、トランジスタの駆動を高速化することができる。
【００２５】
（変形例）
図２に、本実施の形態の変形例に係る半導体装置に含むトランジスタの断面図を示す。図２では、ｎ型の不純物を含むｎ型Ｓｉ半導体基板２１上に、ｐ型の不純物を含むソース領域２２とドレイン領域２３とが形成されている。このソース領域２２とドレイン領域２３との間にあるｎ型Ｓｉ半導体基板２１表面の活性領域上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜２５が形成され、さらにｐ型ＳｉＧｅ混晶膜２５上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜２６が形成されている。ｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６との２層が、本変形例に係るトランジスタのゲート電極を構成している。なお、本変形例に係るトランジスタは、ｐチャネルトランジスタを構成している。
【００２６】
図２に示した本変形例に係るトランジスタの動作は、図１に示した本実施の形態に係るトランジスタの動作とは逆である。ｎ型Ｓｉ半導体基板２１に電極端子３１を設け、この電極端子３１を接地する。ゲート電極のｎ型ＳｉＧｅ混晶膜２６に電極端子３２を設け、この電極端子３２にソースに対する電圧がトランジスタの負の閾値電位よりも低くなるような負の電位を印加する。そして、ソース領域２２に電極端子３３、ドレイン領域２３に電極端子３４をそれぞれ設け、電極端子３３と電極端子３４との間に電位差を設ける。これにより、本変形例に係るトランジスタは、ドレイン電流が流れ、ＯＮ状態となる。
【００２７】
次に、電極端子３１を接地した状態で、電極端子３２にソースに対する電位差が正となるように正の電位を印加する。このとき、電極端子３３と電極端子３４との間に電位差を設けても、トランジスタのチャネル領域が遮断されているため、本実施の形態に係るトランジスタは、ドレイン電流が流れない。つまり、トランジスタはＯＦＦ状態である。
【００２８】
本変形例に係るトランジスタであっても、本実施の形態に係るトランジスタと同様、ゲート絶縁膜２４を介して流れるリーク電流の増加をより抑制することができる。また、本変形例に係るトランジスタは、本実施の形態に係るトランジスタと同様、ゲート電極をｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６とで構成する変わりに、ｐ型Ｇｅ膜とｎ型Ｇｅ膜とで構成しても良い。さらに、ゲート電極は、ｐ型ＳｉＧｅ混晶膜とｎ型Ｇｅ膜やｐ型Ｇｅ膜とｎ型ＳｉＧｅ混晶膜の組み合わせでも良い。
【００２９】
以上、本変形例に記載の半導体装置は、ｐチャネルのトランジスタを含む半導体装置であって、前記ｐチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第１膜と、前記第１膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる。また、本変形例に記載の半導体装置は、トランジスタの駆動を高速化することができる。
【００３０】
（実施の形態２）
図３に、本実施の形態に係る半導体装置に含まれるトランジスタの断面図を示す。図３では、ｐ型の不純物を含むｐ型Ｓｉ半導体基板１上に、ｎ型の不純物を含むソース領域２とドレイン領域３とが形成されている。このソース領域２とドレイン領域３との間にあるｐ型Ｓｉ半導体基板１表面の活性領域上には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜５が形成され、ｎ型ＳｉＧｅ混晶膜５上には、ｐ型の不純物を含むｐ型ＳｉＧｅ混晶膜６が形成されている。さらに、ｐ型ＳｉＧｅ混晶膜６上には、金属膜７が形成されている。本実施の形態に係るトランジスタのゲート電極は、ｎ型ＳｉＧｅ混晶膜５とｐ型ＳｉＧｅ混晶膜６と金属膜７の３層で構成されている。なお、本実施の形態に係るトランジスタは、ｎチャネルトランジスタを構成している。
【００３１】
図３に示した本実施の形態に係るトランジスタの動作は、実施の形態１と同じである。但し、電極端子１２がｐ型ＳｉＧｅ混晶膜６に設けられているのではなく、金属膜７上に設けられている点が、実施の形態１と異なる。また、本実施の形態に係るトランジスタのゲート電極には金属膜７が使用されているため、ゲート電極が、実施の形態１のゲート電極に比べより低抵抗となる。よって、本実施の形態に係るトランジスタは、動作をさらに高速化することができる。なお、金属膜７として使用される材料は、アルミニウム（Ａｌ），タングステン（Ｗ），モリブデン（Ｍｏ）など単体、そのシリサイド材料やそれらの合金である。また、金属膜７は、スパッタ法などでｐ型ＳｉＧｅ混晶膜６上に成膜される。
【００３２】
以上、本実施の形態に記載の半導体装置は、ｐ型ＳｉＧｅ混晶膜６上に積層された金属膜７をさらに有するゲート電極を備えているので、さらにゲート電極の電気抵抗を小さくすることができ、トランジスタの駆動をより高速化することができる。
【００３３】
（変形例）
図４に、本実施の形態の変形例に係る半導体装置に含まれるトランジスタの断面図を示す。図４では、ｎ型の不純物を含むｎ型Ｓｉ半導体基板２１上に、ｐ型の不純物を含むソース領域２２とドレイン領域２３とが形成されている。このソース領域２２とドレイン領域２３との間にあるｎ型Ｓｉ半導体基板２１表面の活性領域上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ｎ型の不純物を含むｐ型ＳｉＧｅ混晶膜２５が形成され、ｐ型ＳｉＧｅ混晶膜２５上には、ｎ型の不純物を含むｎ型ＳｉＧｅ混晶膜２６が形成されている。さらに、ｎ型ＳｉＧｅ混晶膜２６上には、金属膜２７が形成されている。本実施の形態に係るトランジスタのゲート電極は、ｐ型ＳｉＧｅ混晶膜２５とｎ型ＳｉＧｅ混晶膜２６と金属膜２７の３層で構成されている。なお、本変形例に係るトランジスタは、ｐチャネルトランジスタを構成している。図４に示した本実施の形態に係るトランジスタの動作は、実施の形態１の変形例と同じである。但し、電極端子３２がｎ型ＳｉＧｅ混晶膜２６に設けられているのではなく、金属膜２７上に設けられている点が、実施の形態１の変形例と異なる。
【００３４】
以上、本実施の形態に記載の半導体装置は、ｎ型ＳｉＧｅ混晶膜２６上に積層された金属膜２７をさらに有するゲート電極を備えているので、さらにゲート電極の電気抵抗を小さくすることができ、トランジスタの駆動をより高速化することができる。
【００３５】
（実施の形態３）
本実施の形態に係る半導体装置は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成している。図５に、ＣＭＯＳで構成した反転回路の回路図を示す。このＣＭＯＳのｎチャネルトランジスタ５１は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタで構成され、ｐチャネルトランジスタ５２は、実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタで構成されている。
【００３６】
実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタは、従来のトランジスタに比べてゲート絶縁膜を介して流れるリーク電流の増加をより抑制する効果と、ゲート電極の電気抵抗を小さくしてトランジスタの駆動を高速化する効果とをそれぞれ有している。そのため、本実施の形態に係るＣＭＯＳは、ＣＭＯＳを構成することによる効果（例えば、消費電力の低減）と共に、実施の形態１、実施の形態２及びそれらの変形例の効果も得ることができる。
【００３７】
なお、本実施の形態に係る半導体装置は、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いてＣＭＯＳを構成したが、本発明はこれに限られない。例えば、実施の形態１又は実施の形態２で示したｎチャネルトランジスタと実施の形態１の変形例又は実施の形態２の変形例で示したｐチャネルトランジスタとを用いて半導体記憶装置などを構成しても良い。
【００３８】
以上、本実施の形態に記載の半導体装置は、ＣＭＯＳトランジスタを含む半導体装置であって、ＣＭＯＳトランジスタは、実施の形態１又は実施の形態２に記載のｎチャネルのトランジスタと、実施の形態１の変形例又は実施の形態２の変形例に記載のｐチャネルのトランジスタとを備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができ、ゲート電極の比抵抗を小さくしてトランジスタの駆動を高速化することができると共に、ＣＭＯＳトランジスタの特徴である消費電力の低減も可能となる。
【００３９】
【発明の効果】
本発明に記載の半導体装置は、ｎチャネルのトランジスタを含む半導体装置であって、ｎチャネルのトランジスタは、ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えているので、従来のトランジスタに比べてゲート絶縁膜を介してゲート電極とドレインとの間に流れるリーク電流の増加をより抑制することができる効果がある。また、本実施の形態に記載の半導体装置は、トランジスタの駆動を高速化することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置に含まれるトランジスタの断面図である。
【図２】本発明の実施の形態１の変形例に係る半導体装置に含まれるトランジスタの断面図である。
【図３】本発明の実施の形態２に係る半導体装置に含まれるトランジスタの断面図である。
【図４】本発明の実施の形態２の変形例に係る半導体装置に含まれるトランジスタの断面図である。
【図５】本発明の実施の形態３に係るＣＭＯＳで構成された反転回路の回路図である。
【符号の説明】
１ ｐ型Ｓｉ半導体基板、２，２２ ソース領域、３，２３ ドレイン領域、４，２４ ゲート絶縁膜、５，２６ ｎ型ＳｉＧｅ混晶膜、６，２５ ｐ型ＳｉＧｅ混晶膜、７，２７ 金属膜、１１，１２，１３，１４，３１，３２，３３，３４ 電極端子、２１ ｎ型Ｓｉ半導体基板、５１ ｎチャネルトランジスタ、５２ ｐチャネルトランジスタ。
Claims (5)
- ｎチャネルのトランジスタを含む半導体装置であって、
前記ｎチャネルのトランジスタは、
ゲート絶縁膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第１膜と、
前記第１膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えたことを特徴とする、
半導体装置。 - 請求項２に記載の半導体装置であって、
前記ゲート電極は、前記第２膜上に積層された金属膜をさらに有することを特徴とする、
半導体装置。 - ｐチャネルのトランジスタを含む半導体装置であって、
前記ｐチャネルのトランジスタは、
ゲート絶縁膜上に積層された、ｐ型のＧｅ半導体又はｐ型のＳｉＧｅ混晶半導体の第１膜と、
前記第１膜上に積層された、ｎ型のＧｅ半導体又はｎ型のＳｉＧｅ混晶半導体の第２膜とを有するゲート電極を備えたことを特徴とする、
半導体装置。 - 請求項３に記載の半導体装置であって、
前記ゲート電極は、前記第２膜上に積層された金属膜をさらに有することを特徴とする、
半導体装置。 - ＣＭＯＳトランジスタを含む半導体装置であって、
前記ＣＭＯＳトランジスタは、
請求項１又は請求項２記載の前記ｎチャネルのトランジスタと、
請求項３又は請求項４記載の前記ｐチャネルのトランジスタとを備えたことを特徴とする、
半導体装置。
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