JP2012191089A - 半導体装置および基準電圧生成回路 - Google Patents

半導体装置および基準電圧生成回路 Download PDF

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Abstract

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート絶縁膜３０は、ソース領域５１とドレイン領域５２との間の領域の上に設けられる。ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。空乏層４２は、Ｐ型半導体層４１とＰ型半導体層４１の下層（ゲート絶縁膜３０）との接合面に生じる。温度が変化すると、ゲート電極４０内部の空乏層４２の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のＭＯＳトランジスタの場合よりも変化する。このことを利用し、ＭＯＳトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。
【選択図】図１

Description

本発明は、ゲート電極内に空乏層を有するＭＯＳトランジスタからなる半導体装置に関する。
半導体装置を構成しているトランジスタは、一般に温度によってその特性が変化し、いわゆる温度特性を有している。従って、トランジスタを用いた様々な装置も温度特性を有することになる。半導体の温度センサは温度特性が大きいことを積極的に利用した半導体装置である。一方、温度が変化した場合に特性ができるだけ変化しないことを求められる半導体装置もあり、その実現のためにはトランジスタと回路の双方における工夫を必要とする。
特開平１１−１３４０５１号公報
例えば、基準電圧生成回路の場合、温度が変化すると、基準電圧生成回路の出力電圧である基準電圧も変化する。特許文献１によって開示された技術では、基準電圧を温度補正するために温度補正回路が存在する。よって、その分、規模の大きな回路となってしまう。
本発明は、上記課題に鑑みてなされ、ＭＯＳトランジスタに所望の温度特性を与えることによって、補正のための回路の規模を小さくできる、あるいは補正のための回路を必要としない半導体装置を提供する。
本発明は、上記課題を解決するため、ＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタは、第一導電型の半導体基板に設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられるゲート電極と、を備え、前記ゲート電極は、半導体基板の垂直方向に、第二導電型半導体層、及び、前記第二導電型半導体層と前記第二導電型半導体層の下層との接合面に生じる空乏層を備える、ことを特徴とするＭＯＳトランジスタを提供する。
本発明における半導体装置では、温度が変化すると、ゲート電極内部の空乏層の厚さが変化し、チャネル形成に対するゲート電圧の影響が変化するので、通常のＭＯＳトランジスタの場合よりも閾値電圧を制御する因子が増えることになる。このことを利用し、ＭＯＳトランジスタに所望の温度特性を与えることができので、温度補正回路が小さくて済む。よって、回路規模を小さくすることが可能となる。
第１の実施例を示す断面図である。 第２の実施例を示す断面図である。 第３の実施例である基準電圧生成回路を示す回路図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、ＭＯＳトランジスタの構成について説明する。図１は、本発明の第１の実施例であるＭＯＳトランジスタを示す断面図である。
ＭＯＳトランジスタは、第１導電型の半導体基板１０、フィールド絶縁膜２０、ゲート絶縁膜３０、ゲート電極４０、ソース領域５１、及び、ドレイン領域５２を備える。ゲート電極４０は、半導体基板１０の垂直方向に、第２導電型の半導体層４１、及び、第２導電型の半導体層が空乏化した空乏層４２を備える。ゲート絶縁膜３０は、ソース領域５１とドレイン領域５２との間の領域の上に設けられる。ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。空乏層４２は、第２導電型の半導体層４１と第２導電型の半導体層４１の下層（ゲート絶縁膜３０）との接合面に生じる。第１導電型をＮ型とすると第２導電型はＰ型とある。
ここで、ゲート電極の下側が空乏化するためには、ゲート電極の導電型とゲート電極の下となる半導体基板の導電型が異なっている必要がある。
ＭＯＳトランジスタが形成される第１導電型の半導体基板の領域は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による膜厚約１００〜５００ｎｍのフィールド絶縁膜２０により、または、深さ約５０〜３００ｎｍの酸化膜を埋め込むＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）（図示せず）により、周りの領域と半導体基板の表面近傍においては電気的に分離される。次に、膜厚約５〜１００ｎｍのゲート絶縁膜３０を設ける。次に、ゲート絶縁膜３０の上に、膜厚約２００〜３００ｎｍのゲート電極４０を設ける。ゲート電極４０へは、不純物をイオン注入し、第２導電型の半導体層４１とする。この時、注入する不純物の濃度は、半導体基板との電位差によりゲート電極の下部が空乏化するように設定しなければならない。そして、ソース領域５１及びドレイン領域５２が、不純物のイオン注入により形成される。
次に、本実施例のＭＯＳトランジスタの動作について説明する。
通常のＭＯＳトランジスタにおいては、温度が変化しても、ゲート絶縁膜の厚さが変化したり、ゲート電極が空乏化したりすることはないので、ゲート絶縁膜容量はほとんど変化しない。しかし、本実施例のＭＯＳトランジスタにおいて、温度が変化すると、ゲート電極４０下部の空乏層４２の厚さが変化する。空乏層は容量を持つので、空乏層の厚さの変化は、ゲート絶縁膜の厚さが変化したのと同様の効果があり、ゲート絶縁膜容量が変化する。
一般にＭＯＳトランジスタでは、閾値電圧はもともと温度特性を有するので、温度が変化すると、閾値電圧は変化する。ここで、本実施例のＭＯＳトランジスタにおいては、空乏層の厚さが変化することによるゲート絶縁膜容量の変化により、チャネル形成に対するゲート電圧の影響が変化するので、温度が変化すると、閾値電圧はさらに変化したり、変化が打ち消しあって、ほとんど変化しないようにさせたりすることが可能である。これによりＭＯＳトランジスタに所望の温度特性を与えることができる。
このように、ＭＯＳトランジスタが所望の温度特性を有するように作り込むことで、温度補正回路が簡単に構成できたり、回路規模を小さくしたりすえることが可能になる。ＭＯＳトランジスタが有する温度特性によっては温度補正回路を必要としない場合もある。
［変形例１］図１では、導電型がＰ型の半導体層４１を用いたが、Ｎ型の半導体層を用いても良い。この場合、半導体基板の導電型はＰ型となる。
図２は第２の実施例である。図２に示すように、ゲート電極４０は、Ｐ型の半導体基板１０の垂直方向に、Ｎ型の半導体層４３をさらに備えている。この時、空乏層４２は、Ｐ型半導体層４１とＰ型半導体層４１の下層（Ｎ型半導体層４３）との接合面に生じる。
通常のＭＯＳトランジスタにおいては、温度が変化しても、ゲート電圧のうちのチャネルに対する印加電圧は変化しない。しかし、図２に示す第２の実施例のＭＯＳトランジスタにおいては、Ｐ型半導体層４１及びＮ型半導体層４３によるダイオードが逆バイアス状態となり、空乏層が存在するので、温度が変化すると、空乏層４２の厚さが変化し、Ｐ型半導体層４１とＮ型半導体層４３との間の容量カップリングも変化する。よって、ゲート電圧（Ｐ型半導体層４１の電圧）のうちのチャネル形成のため半導体基板１０に印加される電圧も変化する。
ＭＯＳトランジスタでは、閾値電圧はもともと温度特性を有するので、温度が変化すると、閾値電圧は変化する。図２のＭＯＳトランジスタにおいては、ゲート電圧のうちのチャネルに対する印加電圧の変化により、チャネル形成に対するゲート電圧の影響が変化するので、温度が変化すると、閾値電圧はさらに変化するようにできる。
［変形例２］Ｎ型半導体層４３は、図２では、Ｐ型半導体層４１の下に設けられている。半導体基板がＮ型の場合、図示しないが、Ｎ型半導体層４３は、Ｐ型半導体層４１の上に設けるのが良い。
図３は第３の実施例を説明するための回路図であり、基準電圧生成回路を示している。図１あるいは図２に示されるＭＯＳトランジスタを、図３に示される基準電圧生成回路に適用することも可能である。基準電圧生成回路は、ディプレッション型のＭＯＳトランジスタ４１、及び、エンハンスメント型のＭＯＳトランジスタ４２を備える。ＭＯＳトランジスタ４１は、ゲートとソースとが接続され出力端子となり、ドレインは電源端子に接続される。ＭＯＳトランジスタ４２は、ＭＯＳトランジスタ４１のソースと接地端子との間に設けられ、ダイオード接続される。ＭＯＳトランジスタ４１は定電流を流す電流源として機能し、この定電流によって基準電圧ＶＲＥＦがダイオード接続されるＭＯＳトランジスタ４２のドレインに発生する。本回路においては、ＭＯＳトランジスタ４１〜４２が所望の温度特性を有するよう制御されるので、基準電圧ＶＲＥＦに所望の温度係数を与えることが可能となる。
１０ Ｎ型半導体基板
２０ フィールド絶縁膜
３０ ゲート絶縁膜
４０ ゲート
４１ Ｐ型半導体層
４２ 空乏層
４３ Ｎ型半導体層
５１ ソース領域
５２ ドレイン領域

Claims (4)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面に設けられたソース領域、およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の領域の上に設けられるゲート電極と、
    を備え、
    前記ゲート電極は、前記半導体基板の垂直方向に、第二導電型の半導体層、及び、前記第二導電型の半導体層と前記第二導電型半導体層の下層との接合面に生じる空乏層を備えることを特徴とする半導体装置。
  2. 前記ゲート電極は、前記半導体基板の垂直方向に、第一導電型の半導体層をさらに備え、
    前記空乏層は、前記第一導電型の半導体層と前記第二導電型の半導体層との接合面に生じることを特徴とする請求項１記載の半導体装置。
  3. 前記空乏層は、前記第二導電型の半導体層と前記ゲート絶縁膜との接合面に生じることを特徴とする請求項１記載の半導体装置。
  4. ゲートとソースとが接続され、ドレインが電源端子に接続されたディプレッション型のＭＯＳトランジスタと、
    前記ソースと接地端子との間にダイオード接続されたエンハンスメント型のＭＯＳトランジスタと、からなる基準電圧生成回路であって、
    前記ディプレッション型のＭＯＳトランジスタおよび前記エンハンスメント型のＭＯＳトランジスタは、それぞれ請求項１ないし３のいずれか１項に記載された半導体装置から構成される基準電圧生成回路。
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