KR100773399B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 정의하는 소자 분리막을 갖는 반도체 기판, 반도체 기판의 상기 활성 영역 내에 제공된 제 1 도전형의 저전압 웰, 제 1 도전형의 저전압 웰 상부의 활성 영역 내에 제공된 제 2 도전형의 고전압 불순물 영역, 제 2 도전형의 고전압 불순물 영역 내에 제공되되, 소자 분리막으로부터 이격된 제 2 도전형의 고농도 불순물 영역, 및 소자 분리막과 제 2 도전형의 고농도 불순물 영역 사이의 반도체 기판 표면에 제공된 제 1 도전형의 부유 불순물 영역을 포함한다.
이이피롬, 인듀어런스, 다이오드, 펀치-쓰루, 누설 전류

Description

반도체 소자 및 그 형성 방법{Semiconductor Device and Method of Fabricating the Smae}
도 1은 일반적인 이이피롬 소자의 워드 라인 전압 발생 회로도;
도 2는 종래기술에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드를 설명하기 위한 단면도;
도 3은 종래기술에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 절연 파괴 전압 특성 그래프;
도 4는 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드를 설명하기 위한 단면도;
도 5a 내지 도 5d는 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 형성 방법을 설명하기 위한 공정 단면도들;
도 6은 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 절연 파괴 전압 특성 그래프;
도 7은 본 발명의 실시예에 따른 이이피롬 소자를 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10, 110 : 반도체 기판
11, 111 : 소자 분리막
HV P-well : 고전압 P형 웰
LV P-well : 저전압 P형 웰
112 : 제 2 도전형의 고전압 불순물 영역
14, 114 : 제 2 도전형의 고농도 불순물 영역
115 : 제 1 도전형의 불순물 영역
115' : 제 1 도전형의 부유 불순물 영역
20 : 펌핑 회로
30 : 클램핑 회로
32 : 액티브 로드
34 : 클램프 다이오드
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더 구체적으로 이이피롬 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로 이이피롬(Electrically Erasable Programmable Read-Only Memory : EEPROM) 소자의 프로그램(program) 및 소거(erase)를 수행하기 위해서는 소정의 고전압(예를 들면, 10V 또는 그보다 높은 전압)으로 승압된 고전압을 필요로 하게 된다.
도 1은 일반적인 이이피롬 소자의 워드 라인 전압 발생 회로도이다.
도 1을 참조하면, 이이피롬 소자의 워드 라인에 고전압을 인가하는 워드 라인 전압 발생 회로는 펌핑 회로(pumping circuit, 20) 및 클램핑 회로(clamping circuit, 30) 등으로 구성된다.
펌핑 회로(20)는 전원 전압(Vcc)을 인가받아, 외부로부터의 제어 신호에 따라 짧은 시간 내에 전원 전압(Vcc)에서 빠르게 승압되는 고전압을 발생시킨다.
클램핑 회로(30)는 상승하는 고전압을 클램핑하여 요구되는 출력 전압(Vpp) 즉, 워드 라인 전압을 발생시킨다.
클램핑 회로(30)는 절연 파괴 전압(Breakdown Voltage : BV)을 이용하여 클램핑을 수행하는 클램프 다이오드(clamp diode)와 전압 강하(voltage drop)를 이용하여 출력 전압(Vpp)의 레벨을 조절하는 액티브 로드(active load, 32)를 포함하여 이루어진다.
도 2는 종래기술에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드를 설명하기 위한 단면도이다.
도 2를 참조하면, 클램프 다이오드는 반도체 기판(10), 반도체 기판(10)의 활성 영역을 정의하는 소자 분리막(11) 및 반도체 기판(10)의 표면에 제공된 불순물 영역(14)을 포함한다.
반도체 기판(10)은 고전압 P형 웰(HV P-well)을 포함한다. 불순물 영역(14)은 반도체 기판(10)의 활성 영역의 표면 전면 또는 소자 분리막(11)으로부터 이격된 부위의 활성 영역 표면에 제공된다. 이에 따라, 반도체 기판(10)과 불순물 영역(14)은 PN 접합을 형성한다.
상기와 같은 클램프 다이오드는 워크아웃(walkout) 현상이 발생하는 단점이 있다. 워크아웃 현상은 역방향 바이어스(reverse bias)에 의한 접합 사태 절연 파괴(junction avalanche breakdown)가 발생할 때, 공핍 영역(depletion region)에서 발생한 핫 캐리어(hot carrier)들이 실리콘 산화막(silicon oxide)에 포획(trap)되어 접합 부위에 걸리는 전기장(electric field)을 감소시킴으로써, 절연 파괴 전압을 증가시키는 것이다. 즉, 워크아웃 현상은 고정된 초기 절연 파괴 전압을 일정하게 유지해야 하는 반도체 소자 설계에 심각한 문제를 야기한다. 특히, 페이지 모드(page mode)로 프로그램하는 이이피롬 소자에서는 더욱 심각한 문제를 야기한다. 또한,
도 3은 종래기술에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 절연 파괴 전압 특성 그래프이다.
도 3을 참조하면, 클램프 다이오드 절연 파괴 전압 특성 그래프는 프로그램/소거 동작을 반복적으로 수행함에 따라, 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드가 받는 스트레스 시간에 대한 클램프 다이오드의 절연 파괴 전압 값들을 보여준다. 반복적인 프로그램/소거 동작에 의해 클램프 다이오드가 받는 스트레스 시간 40,000초(sec)까지 측정한 결과이다. 클램프 다이오드의 절연 파괴 전압은 스트레스 시간이 증가함에 따라 지속적으로 증가한다. 스트레스 시간 40,000초까지 클램프 다이오드의 절연 파괴 전압 값은 약 0.5V 상승함을 알 수 있다.
이러한 클램프 다이오드의 절연 파괴 전압의 증가는 출력 전압의 상승(1V 이 상)을 야기한다. 이에 따라, 고전압 트랜지스터(이이피롬 소자의 선택 트랜지스터)의 게이트 전극에 인가되는 높은 출력 전압에 의해 게이트 절연막에 걸리는 전기장(electric field)이 증가하게 된다. 이러한 전기장의 증가는 핫 캐리어의 포획을 원할하게하여 고전압 트랜지스터에서 펀치-쓰루(punch-through) 현상 등과 같은 불량이 발생한다. 이러한 펀치-쓰루와 같은 불량에 의해 누설 전류(leakage current)가 발생한다. 이러한 누설 전류에 의한 이이피롬 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 이이피롬 소자의 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이이피롬 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 정의하는 소자 분리막을 갖는 반도체 기판, 반도체 기판의 상기 활성 영역 내에 제공된 제 1 도전형의 저전압 웰, 제 1 도전형의 저전압 웰 상부의 활성 영역 내에 제공된 제 2 도전형의 고전압 불순물 영역, 제 2 도전형의 고전압 불순물 영역 내에 제공되되, 소자 분리막으로부터 이격된 제 2 도전형의 고농도 불순물 영역, 및 소자 분리막과 제 2 도전형의 고농도 불순물 영역 사이의 반도체 기판 표면에 제공된 제 1 도전형의 부유 불순물 영역을 포함할 수 있 다.
제 1 도전형의 부유 불순물 영역은 제 1 도전형의 저전압 웰과 제 2 도전형의 고전압 불순물 영역의 농도 프로파일 차이에 의해 제공될 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 활성 영역을 정의하는 소자 분리막을 형성하는 것, 반도체 기판의 활성 영역 내에 제 1 도전형의 저전압 웰을 형성하는 것, 제 1 도전형의 저전압 웰 상부의 활성 영역 내에 제 2 도전형의 고전압 불순물 영역을 형성하는 것, 및 제 2 도전형의 고전압 불순물 영역 내에 소자 분리막으로부터 이격된 제 2 도전형의 고농도 불순물 영역을 형성하는 것을 포함할 수 있다.
제 2 도전형의 고전압 불순물 영역을 형성하는 것은 제 1 도전형의 저전압 웰과 제 2 도전형의 고전압 불순물 영역의 농도 프로파일 차이에 의해, 반도체 기판의 표면에 제 1 도전형의 불순물 영역을 형성하는 것을 포함할 수 있다.
제 2 도전형의 고농도 불순물 영역을 형성하는 것은 소자 분리막과 제 2 도전형의 고농도 불순물 영역 사이의 반도체 기판 표면에 제 1 도전형의 부유 불순물 영역을 형성하는 것을 포함할 수 있다.
제 1 도전형의 저전압 웰은 반도체 기판 표면의 농도가 저면보다 높은 프로파일을 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 4는 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드를 설명하기 위한 단면도이다.
도 4를 참조하면, 클램프 다이오드는 반도체 기판(110), 반도체 기판(10)의 활성 영역을 정의하는 소자 분리막(111), 반도체 기판(110)의 활성 영역 내에 제공된 제 1 도전형의 저전압 웰(LV P-well), 제 1 도전형의 저전압 웰(LV P-well) 상부에 제공된 제 2 도전형의 고전압 불순물 영역(112), 제 2 도전형의 고전압 불순물 영역(112) 내에 제공되면서 소자 분리막(111)으로부터 이격된 제 2 도전형의 고농도 불순물 영역(114), 및 소자 분리막(111)과 제 2 도전형의 고농도 불순물 영역(114) 사이의 반도체 기판(110) 표면에 제공된 제 1 도전형의 부유 불순물 영역(115')을 포함할 수 있다. 이에 따라, 제 1 도전형 웰(LV P-well)과 제 2 도전형의 고농도 불순물 영역(114)은 PN 접합을 형성할 수 있다.
제 1 도전형은 P형이고, 제 2 도전형은 N형일 수 있다. 또는 제 1 도전형은 N형이고, 제 2 도전형은 P형일 수 있다. 본 발명의 실시예는 제 1 도전형은 P형이고, 제 2 도전형은 N형인 반도체 소자에 대한 설명이다.
제 2 도전형의 고농도 불순물 영역(114)은 제 2 도전형의 고전압 불순물 영역(112)에 비해 불순물 농도가 높을 수 있다.
제 1 도전형의 저전압 웰(LV P-well)과 제 2 도전형의 고전압 불순물 영역(112)의 농도 프로파일 차이에 의해 소자 분리막(111)과 제 2 도전형의 고농도 불순물 영역(114) 사이의 반도체 기판(110) 표면에 제 1 도전형의 부유 불순물 영역(115')이 형성될 수 있다. 제 1 도전형의 부유 불순물 영역(115')은 제 1 도전형의 저전압 웰(LV P-well)과 제 2 도전형의 고전압 불순물 영역(114)의 농도 프로파일 차이에 의해 제공될 수 있다.
상기와 같은 제 1 도전형의 부유 불순물 영역(115')이 소자 분리막(111)과 제 2 도전형의 고농도 불순물 영역(114) 사이에 형성된다. 따라서, 사태 전류 흐름이 PN 접합 중앙부의 아래로만 집중될 수 있다. 이에 따라, 클램프 다이오드의 워크아웃 현상이 발생하지 않을 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체 기판(110) 내에 활성 영역을 정의하는 소자 분리막(111)을 형성한다. 소자 분리막(111)은 쉘로우 트렌치 아이솔레이션(Shellow Trench Isolation : STI) 방식을 사용하여 형성될 수 있다.
반도체 기판(110)의 활성 영역 내에 제 1 도전형의 저전압 웰(LV P-well)을 형성한다. 제 1 도전형의 저전압 웰(LV P-well)을 형성하는 것은 불순물은 붕소(B), 에너지는 100~200keV 및 농도는 1.0~5.0×1013atoms/cm2의 조건을 갖는 제 1 불순물 주입 공정, 불순물은 붕소, 에너지는 30~80keV 및 농도는 2.0~8.0×1012atoms/cm2의 조건을 갖는 제 2 불순물 주입 공정, 및 불순물은 인듐(In), 에너지는 140~200keV 및 농도는 1.0~8.0×1012atoms/cm2의 조건을 갖는 제 3 불순물 주입 공정을 포함할 수 있다. 제 1 불순물 주입 공정은 반도체 기판(110) 내에 깊은 저전압 P형 웰을 형성하기 위한 것이고, 제 2 및 제 3 불순물 주입 공정은 저전압 P형 웰의 표면 농도를 보상하기 위한 것일 수 있다. 이에 따라, 제 1 도전형의 저전압 웰(LV P-웰)은 반도체 기판(110) 표면의 농도가 저면보다 높은 프로파일을 가질 수 있다.
도 5c를 참조하면, 제 1 도전형의 저전압 웰(LV P-well) 상부의 활성 영역 내에 제 2 도전형의 고전압 불순물 영역(112)을 형성한다. 제 2 도전형의 고농도 불순물 영역(112)을 형성하는 것은 불순물은 인(P), 에너지는 70~110keV 및 농도는 5.0~9.0×1012atoms/cm2의 조건을 갖는 불순물 주입 공정을 포함할 수 있다.
표면 농도가 높은 제 1 도전형의 저전압 웰(LV P-well) 상부의 활성 영역 내에 제 2 도전형의 고전압 불순물 영역(112)을 형성함에 따라, 반도체 기판(110) 표면의 농도가 역전되는 현상에 의해 제 1 도전형 영역(115)이 형성될 수 있다.
제 1 도전형은 P형이고, 제 2 도전형은 N형일 수 있다. 또는 제 1 도전형은 N형이고, 제 2 도전형은 P형일 수 있다. 본 발명의 실시예는 제 1 도전형은 P형이고, 제 2 도전형은 N형인 반도체 소자에 대한 설명이다.
도 5d를 참조하면, 제 2 도전형의 고전압 불순물 영역(112) 내에 소자 분리막(111)으로부터 이격된 제 2 도전형의 고농도 불순물 영역(114)을 형성한다. 제 2 도전형의 고농도 불순물 영역(114)을 형성하는 것은 소자 분리막(111)으로부터 이격된 반도체 기판(110)의 활성 영역을 노출하는 마스크 패턴(미도시)을 형성하는 것 및 마스크 패턴을 불순물 주입 마스크로 이온 주입 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴은 포토레지스트일 수 있다. 이온 주입 공정은 불순물은 비소(As), 에너지는 40~60keV 및 농도는 4.0~6.0×1015atoms/cm2의 조건을 가질 수 있다. 제 2 도전형의 고농도 불순물 영역(114)은 제 2 도전형의 고전압 불순물 영역(112)에 비해 불순물 농도가 높을 수 있다. 또한, 제 2 도전형의 고농도 불순물 영역(114)은 제 1 도전형 불순물 영역(115)에 비해 불순물 농도가 높을 수 있다. 이에 따라, 소자 분리막(111)과 제 2 도전형의 고농도 불순물 영역(114) 사이의 반도체 기판(110) 표면에 제 1 도전형의 부유 불순물 영역(115')이 형성될 수 있다. 또한, 제 2 도전형의 고농도 불순물 영역(114)과 제 1 도전형 불순물 영역(115) 사이의 반도체 기판(110) 표면으로 제 2 도전형의 고전압 불순물 영역(112)이 돌출할 수 있다.
상기와 같은 제 1 도전형의 부유 불순물 영역(115')이 소자 분리막(111)과 제 2 도전형의 고농도 불순물 영역(114) 사이에 형성됨으로써, 사태 전류 흐름이 PN 접합 중앙부의 아래로만 집중될 수 있다. 이에 따라, 클램프 다이오드의 워크아웃 현상이 발생하지 않을 수 있다.
도 6은 본 발명의 실시예에 따른 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드의 절연 파괴 전압 특성 그래프이다.
도 6을 참조하면, 클램프 다이오드 절연 파괴 전압 특성 그래프는 프로그램/소거 동작을 반복적으로 수행함에 따라, 이이피롬 소자의 워드 라인 전압 발생 회로의 클램프 다이오드가 받는 스트레스 시간에 대한 클램프 다이오드의 절연 파괴 전압 값들을 보여준다. 반복적인 프로그램/소거 동작에 의해 클램프 다이오드가 받는 스트레스 시간 40,000초(sec)까지 측정한 결과이다. 클램프 다이오드의 절연 파괴 전압은 초기 수십 초에의 스트레스 시간에서 약 0.002V 정도 증가한 다음, 일정한 값을 유지한다. 이는 본 발명의 실시예에 따른 클램프 다이오드는 절연 파괴 전압 값이 변하는 워크아웃 현상이 발생하지 않음(walkout free)을 알 수 있다.
이는 앞서 도 4에서 설명한 것처럼, 제 1 도전형의 부유 불순물 영역(도 4의 115')이 소자 분리막(도 4의 111)과 제 2 도전형의 고농도 불순물 영역(도 4의 114) 사이에 형성되어, 사태 전류 흐름이 PN 접합 중앙부의 아래로만 집중되기 때문이다.
도 7은 본 발명의 실시예에 따른 이이피롬 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 이이피롬 소자는 저전압 소자 영역(A), 중전압 소자 영역(B), 고전압 소자 영역(C) 및 출력 전압용 클램프 다이오드 영역(D)을 포함한다. 각각의 영역들(A, B, C 및 D)의 활성 영역들을 정의하기 위한 소자 분리막(111)을 더 포함한다.
저전압 소자 영역(A)은 로직 소자(logic device)들을 포함하는 영역으로, 약 1.8V의 전압이 인가되는 영역일 수 있다. 저전압 소자 영역(A)은 저전압 P형 웰(LV P-well) 및 활성 영역 전면에 제공된 제 2 도전형의 고농도 불순물 영역(114)을 포함할 수 있다.
중전압 소자 영역(B)은 입/출력 버퍼용 소자(I/O buffer device)들을 포함하는 영역으로, 약 5.0V의 전압이 인가되는 영역일 수 있다. 중전압 소자 영역(B)은 고전압 P형 웰(HV P-well), 제 2 도전형의 고전압 불순물 영역(112) 및 활성 영역 전면에 제공된 제 2 도전형의 고농도 불순물 영역(114)을 포함할 수 있다.
고전압 소자 영역(C)은 이이피롬 등과 같은 셀(cell)을 포함하는 영역으로, 약 18V의 전압이 인가되는 영역일 수 있다. 고전압 소자 영역(C)은 고전압 P형 웰(HV P-well), 제 2 도전형의 고전압 불순물 영역(112) 및 소자 분리막(111)으로부터 이격된 활성 영역에 제공된 제 2 도전형의 고농도 불순물 영역(114)을 포함할 수 있다.
출력 전압용 클램프 다이오드 영역(D)은 클램프 다이오드를 포함하는 영역으로, 약 12v의 전압이 인가되는 영역일 수 있다. 출력 전압용 클램프 다이오드 영역(D)은 저전압 P형 웰(LV P-well), 제 2 도전형의 고전압 불순물 영역(112) 및 소자 분리막(111)으로부터 이격된 활성 영역에 제공된 제 2 도전형의 고농도 불순물 영역(114)을 포함할 수 있다. 클램프 다이오드를 형성하는 방법은 고전압 소자 영 역(C)을 형성하는 공정과 기본적으로 동일하기 때문에, 반도체 소자를 형성하는 공정에서 마스크 패턴의 수가 증가하지 않는다.
이이피롬 소자에서 클램프 다이오드는 1개만 있으면 되기 때문에, 디자인 룰(Design Rule : D/R)에 대한 부담이 없다. 이에 따라, 소자 분리막으로부터 제 2 도전형의 고농도 불순물 영역이 이격되는 거리에 대한 부담이 적다. 클램프 다이오드로 사용되는 활성 영역의 너비가 1.5μm 정도이면, 제 2 도전형의 고농도 불순물 영역 및 소자 분리막으로부터의 이격 거리는 각각 0.2~0.5 및 0.5~6.5 정도일 수 있다. 또한, 사태 전류 흐름이 PN 접합 중앙부의 아래로만 집중되는 구조이기 때문에, 소자 분리막으로부터 제 2 도전형의 고농도 불순물 영역이 이격되는 거리에 따른 절연 파괴 전압의 산포에 의한 문제가 나타나지 않는 장점이 있다.
상기한 본 발명의 실시예에 따른 방법으로 워크아웃 현상이 발생하지 않는 클램프 다이오드를 갖는 이이피롬 소자가 형성됨으로써, 일정한 출력 전압을 갖는 이이피롬 소자가 제공될 수 있다. 이에 따라, 펀치-쓰루 등과 같은 불량이 최소화될 수 있다. 결과적으로 신뢰성이 향상된 반도체 소자 및 그 형성 방법이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 워크아웃 현상이 발생하지 않는 클램프 다이오드를 갖는 이이피롬 소자가 제공되기 때문에, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
또한, 본 발명에 따르면 워크아웃 현상이 발생하지 않는 클램프 다이오드를 갖는 이이피롬 소자의 형성 방법이 제공되기 때문에, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법이 제공될 수 있다.

Claims (19)

  1. 활성 영역을 정의하는 소자 분리막을 갖는 반도체 기판;
    상기 반도체 기판의 상기 활성 영역 내에 제공된 제 1 도전형의 저전압 웰;
    상기 제 1 도전형의 저전압 웰 상부의 상기 활성 영역 내에 제공된 제 2 도전형의 고전압 불순물 영역;
    상기 제 2 도전형의 고전압 불순물 영역 내에 제공되되, 상기 소자 분리막으로부터 이격된 제 2 도전형의 고농도 불순물 영역; 및
    상기 소자 분리막과 상기 제 2 도전형의 고농도 불순물 영역 사이의 상기 반도체 기판 표면에 제공된 제 1 도전형의 부유 불순물 영역을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 도전형의 부유 불순물 영역은 상기 제 1 도전형의 저전압 웰과 상기 제 2 도전형의 고전압 불순물 영역의 농도 프로파일 차이에 의해 제공되는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 소자 분리막은 쉘로우 트렌치 아이솔레이션 구조인 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 제 1 도전형의 저전압 웰은 붕소를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 4항에 있어서,
    상기 제 2 도전형의 고전압 불순물 영역은 인을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 4항에 있어서,
    상기 제 2 도전형의 고농도 불순물 영역은 비소를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 제 2 도전형의 고농도 불순물 영역은 상기 제 2 도전형의 고전압 불순물 영역에 비해 불순물 농도가 높은 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 내에 활성 영역을 정의하는 소자 분리막을 형성하는 것;
    상기 반도체 기판의 상기 활성 영역 내에 제 1 도전형의 저전압 웰을 형성하는 것;
    상기 제 1 도전형의 저전압 웰 상부의 상기 활성 영역 내에 제 2 도전형의 고전압 불순물 영역을 형성하는 것; 및
    상기 제 2 도전형의 고전압 불순물 영역 내에 상기 소자 분리막으로부터 이격된 제 2 도전형의 고농도 불순물 영역을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  10. 제 9항에 있어서,
    상기 제 2 도전형의 고전압 불순물 영역을 형성하는 것은:
    상기 제 1 도전형의 저전압 웰과 상기 제 2 도전형의 고전압 불순물 영역의 농도 프로파일 차이에 의해, 상기 반도체 기판의 표면에 제 1 도전형의 불순물 영역을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10항에 있어서,
    상기 제 2 도전형의 고농도 불순물 영역을 형성하는 것은:
    상기 소자 분리막과 상기 제 2 도전형의 고농도 불순물 영역 사이의 상기 반도체 기판 표면에 제 1 도전형의 부유 불순물 영역을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 9항에 있어서,
    상기 소자 분리막을 형성하는 것은 쉘로우 트렌지 아이솔레이션 방식을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 9항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 9항에 있어서,
    상기 제 1 도전형의 저전압 웰은 상기 반도체 기판 표면의 농도가 저면보다 높은 프로파일을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 14항에 있어서,
    상기 제 1 도전형의 저전압 웰을 형성하는 것은:
    불순물은 붕소, 에너지는 100~200keV 및 농도는 1.0~5.0×1013atoms/cm2의 조건을 갖는 제 1 불순물 주입 공정;
    불순물은 붕소, 에너지는 30~80keV 및 농도는 2.0~8.0×1012atoms/cm2의 조건 을 갖는 제 2 불순물 주입 공정; 및
    불순물은 인듐, 에너지는 140~200keV 및 농도는 1.0~8.0×1012atoms/cm2의 조건을 갖는 제 3 불순물 주입 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 13항에 있어서,
    상기 제 2 도전형의 고전압 불순물 영역을 형성하는 것은 불순물은 인, 에너지는 70~110keV 및 농도는 5.0~9.0×1012atoms/cm2의 조건을 갖는 불순물 주입 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 13항에 있어서,
    상기 제 2 도전형의 고농도 불순물 영역을 형성하는 것은:
    상기 소자 분리막으로부터 이격된 상기 반도체 기판의 상기 활성 영역을 노출하는 마스크 패턴을 형성하는 것; 및
    상기 마스크 패턴을 불순물 주입 마스크로 이온 주입 공정을 수행하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 17항에 있어서,
    상기 이온 주입 공정은 불순물은 비소, 에너지는 40~60keV 및 농도는 4.0~6.0×1015atoms/cm2의 조건을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 9항에 있어서,
    상기 제 2 도전형의 고농도 불순물 영역은 상기 제 2 도전형의 고전압 불순물 영역에 비해 불순물 농도가 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
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