JP2013509731A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

本願は、ドレイン（１４０）と、ゲート（１６０）と、ソース（１３０）と、を有し、ドレイン（１４０）およびソース（１３０）が、第１の型の半導体領域によって形成される、電界効果トランジスタに関する。一局面では、電界効果トランジスタはまた、ゲート（１６０）とドレイン（１４０）の中間のさらなるＮ^＋領域（４１０）等のさらにドープされた領域を含む。さらにドープされた領域は、電界効果トランジスタの中間ドレインとして見なすことができる。いくつかの実装では、さらにドープされた領域は、高濃度にドープすることができる。さらにドープされた領域によって、ドレイン（１４０）周囲の電界勾配を減少させることができる。

Description

関連出願の参照
本願は、２００９年１１月２日に出願された出願番号１２／６１１，０５２号（代理人番号ＡＤＩＲＥ．０１５Ａ、名称「ＩＭＰＲＯＶＥＤ ＪＵＮＣＴＩＯＮ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ」）に関連する
本発明は、改良された接合型電界効果トランジスタに関し、特に、ゲート電流を減少させる方法に関する。

接合型電界効果トランジスタ（ＪＦＥＴ）は、バイポーラトランジスタの加工のために使用されるプロセスと類似し、それに準拠する、加工プロセスを使用して加工することができる。例えば、ＪＦＥＴのバックゲート（また、ボトムゲートとしても知られる）は、バイポーラトランジスタのコレクタから形成することができる。ドレインおよびソースは、バイポーラトランジスタのベース領域を形成するために使用される、同一加工ステップにおいて形成される。

ＪＦＥＴは、ＰチャネルまたはＮチャネル素子として形成することができる。理想的には、ＦＥＴは、ゲート電流を受け取らないであろう。しかしながら、実際の素子および特にＮチャネルＪＦＥＴは、素子内の電流密度が比較的に大きく、素子のドレイン−ソース電圧が比較的に大きい時に、ゲート電流が大幅に上昇する状態となる可能性がある。本文脈における「大きい」とは、素子毎に異なり、わずか数ボルトまたは数十ボルトであり得る。

本発明の第１の局面によると、ドレインと、ゲートと、ソースと、を有する、電界効果トランジスタを含み、ドレインおよびソースが、第１の型の半導体領域によって形成され、さらにドープされた領域が、ゲートとドレインの中間に提供される、電子素子が提供される。

したがって、さらにドープされた領域を提供することによって、ドレイン近傍の電界強度を低下させることが可能である。さらにドープされた領域は、中間ドレインを形成するものとして見なされる可能性がある。

好ましくは、第１の型の半導体領域は、Ｎ−ドープされた半導体であって、第２の型の任意の領域は、Ｐドープされた半導体である。しかしながら、これらのドーピングまたは導電性型は、反転されてもよい。

好ましい実施形態では、中間ドレインは、任意の素子端子にも接続されず、電圧的に素子の任意の他の領域にも結合されず、それによって、ドレインとソース電圧の中間の電位で浮動する、または別様に、それを達成することが可能となる。したがって、中間ドレインが達成するドレイン電圧の割合は、ドレインからの中間領域の間隔（ドレインとゲートとの間のその位置）、および／またはその幅を変化させることによって、制御されてもよい。

本発明の第２の局面によると、半導体の領域をドーピングし、ソース、ドレイン、およびチャネルを形成するステップを備え、さらにドープされた領域が、ドレインとチャネルの中間に形成される、電界効果トランジスタを形成する方法が提供される。

本発明の第３の局面によると、ソース領域と、第１および第２ドレイン領域と、を有し、第２のドレイン領域が、第１のドレイン領域とソース領域の中間にある、電界効果トランジスタが提供される。

次に、本発明を、付随の図面を参照して、単なる非限定的実施例として、説明する。

図１は、例示的接合型電界効果トランジスタに対する、ドレイン電流対ドレイン−ソース電圧のプロットである。 図２は、例示的トランジスタに対する、固定ドレイン電圧の関数としての、ゲート電流対ドレイン電流の比の対数プロットである。 図３は、先行技術の接合型電界効果トランジスタの概略断面図である。 図４は、３６ボルトのドレイン電圧における、図３に示される素子内の空乏層の範囲を図式的に例証する。 図５は、３６ボルトのドレイン電圧における、図３に示される素子内の等電位を図式的に示す。 図６は、図３に示されるトランジスタの基本構想図である。 図７は、本発明の実施形態による、トランジスタのためのソース、ドレイン、および中間ドレイン領域をドーピングする際のドーピングの空間範囲を画定するために使用される、マスクの平面図である。 図８は、本発明の実施形態による、トランジスタの構造の概略断面図を示す。 図９は、使用時、例示的高電圧にある時の図８のトランジスタに対する、等電位のプロットである。 図１０は、使用時、例示的高電圧にある時の図８のトランジスタのための電流密度および空乏領域境界を図式的に示す。 図１１ａおよび１１ｂは、先行技術のトランジスタおよび本発明の実施形態によるトランジスタに対するドレイン電圧の関数としての、ドレイン電流対ドレイン電圧と、ゲート電流対ドレイン電流の比を示す。 図１２は、ある実施形態に従って使用するための修正されたマスクを示す。

例えば、ＪＦＥＴのドレイン電流Ｉ_ｄが、種々のゲート電圧Ｖ_Ｇに対するドレイン−ソース電圧Ｖ_ＤＳの関数としてプロットされている、図１に示されるような素子特性を検討することは一般的である。図から分かるように、小Ｖ_ＤＳの場合、ドレイン電流Ｉ_ｄは、概して、１０として示される、「三極管」領域として知られるものの中で急速に上昇し、素子機能は、電圧制御レジスタのようである。しかしながら、Ｖ_ＤＳが増加するのに伴って、トランジスタは、概して、２０として指定される、「ピンチオフ」領域に入り、理想的には、Ｉ_ｄ対Ｖ_ＤＳ特性は、電流が、ゲート電圧によって排他的に制御されるように、水平となるであろう（本動作領域はまた、「線形」領域またはモードとしても知られる）が、実際には、トランジスタは、理想的一定電流ソースと機能不可能であるため、いくつかの勾配を有する。ドレイン−ソース電圧が、依然として、さらに増加するのに伴って、絶縁破壊プロセスは、増加Ｖ_ＤＳに応答して、ドレイン電流をより急速に上昇させる。

しかしながら、ゲート電流Ｉ_ｇを検討するのは、あまり一般的ではない。図２は、電圧が、１２から３６ボルトに掃引されるのに伴う、図１で特徴付けられた同一素子のドレインソース電圧Ｖ_ＤＳに対する、対数尺度における、ゲート電流対ドレイン電流の比をプロットする。ゲート電圧Ｖ_Ｇ＝０（および０Ｖに保持されるソース）によって、ゲート電流は、１４ボルトドレイン−ソース電圧において、ドレイン電流の万分の一未満であるが、Ｖ_ＤＳが、上昇すると、比Ｉ_ｇ／Ｉ_ｄは、Ｖ_ＤＳ＝３６Ｖにおいて、ゲート電流Ｉ_ｄがＩ_ｇの１０％まで上昇するまで、増加することが分かる。これは、望ましくない。

素子および／または回路設計者にとって、トランジスタが大Ｖ_ＤＳ電圧に曝されないよう保証することは困難である可能性がある。これは、ＪＦＥＴが増幅器の入力段階にあるために生じる場合があり、増幅器設計者は、増幅器に先立つ回路または構成要素の制御あるいはその知識さえ有していない。

したがって、大Ｖ_ＤＳに曝される場合でも、ＪＦＥＴが引き込むゲート電流を減少させることが望ましい。

ゲート電流の増加は、素子内に生じる衝突イオン化によるものである。衝突イオン化機構をさらに検討するために、典型的ｎチャネルＪＦＥＴ素子の構造を思い出すことは、価値がある。そのような素子は、図３に示される。本説明では、単一トランジスタを検討するが、トランジスタは、集積回路内の多くのうちの１つにすぎない場合があることを理解されたい。

本明細書で使用されるように、前述、後述、すべてにわたって等の用語は、図に示されるように配向された素子を指し、適宜解釈されるべきである。また、トランジスタ内の領域は、ドーピング半導体材料の異なる部分を異なる不純物または不純物の異なる濃度でドーピングすることによって画定されるため、異なる領域間の離散物理境界は、実際には、完成された素子内には存在せず、代わりに、領域は、相互に遷移する場合があることを理解されたい。いくつかの境界は、付随の図に示されるように、単に読者の補助として、本型でできており、急峻構造として例証される。

図３に示される素子は、シリコン・オン・インシュレータ（ＳＯＩ）分離井戸素子である。したがって、素子は、絶縁の井戸内に形成され、集積回路上のすべての他の素子から絶縁される、概して、１０６として指定される、半導体材料のその独自の「島状構造」内に着座する。本実施形態では、ハンドルウエハ１００は、キャリア基板として作用し、その上に形成された二酸化ケイ素１０２の絶縁層を有する。

側壁１０４（また、図面の平面の上方および下方にも存在する）もまた、層１０２および壁１０４によって形成された井戸内のシリコン１０６の島状構造を分離するように、（典型的には、二酸化ケイ素から）形成され、絶縁壁が、図面の平面の上方および下方に、かつそれに平行に延設される。層１０２および壁１０４を形成するためのプロセスは、標準的加工プロセスであって、本明細書で説明する必要はない。他の配設では、半導体材料の井戸は、接合分離型である可能性がある。

ｎ−チャネルＦＥＴを形成する時、シリコンの島状構造１０６は、通常、Ｐ^＋型半導体のボトム層１１０（すなわち、非常に高濃度にドープされたＰ−型半導体材料、アクセプタドーパントは、典型的には、バロンである）を備えるが、これは、Ｐ^＋層が、多くの場合、ＰＮＰバイポーラトランジスタの動作において有益であって、バイポーラトランジスタを供給する半導体製造工場からの標準供給であるためである。本層１１０は、省略され得る。

さらにＰ−ドープされた層１２０は、層１１０の上方に形成される。これは、エピタキシャル層として蒸着され、多くの場合、非常に低濃度にドープされる（Ｐ⁻）。層１２０は、ＪＦＥＴのバックゲートとして作用し得るように、その表面に形成される、接点１２２を有する。界面領域１２３は、図ではＰ^＋＋として指定される、非常に高濃度にドープされた領域として提供されてもよい。ソースおよびドレイン領域１３０ならびに１４０は、それぞれ、半導体材料をＮ^＋型材料でドーピングすることによって形成される。ドナードーパントは、典型的には、リン（但し、他のＮ−型ドーパントも使用することができる）であって、ドーピングレベルは、非常に高く、典型的には、ｃｍ^３あたり約１０^１７原子である。さらに高いドーピング１３２および１４２の領域は、それぞれ、金属導体１３４および１４４との接点領域を形成するために提供される。これらの領域は、多くの場合、ヒ素でドープされる。チャネル領域１５０も提供され、同様に、Ｎドープされるが、ソースおよびドレインの濃度の約３分の１（ｃｍ^３あたり３ｘ１０^１６原子）等のより低い濃度である。Ｐ−型材料の薄層から形成されるゲート１６０（典型的には、バロンでドープされる）は、例証されるように、チャネル１５０の上方に形成され、ゲート電極１６２に接続される。ゲート電極１６２とゲート１６０との間の界面は、ショットキー接触の形成を回避するように、高濃度にドープされたＰ^＋＋領域を介してであってもよい。代替として、かつ単に有効であるように、ゲート電極１６２は、省略することができ、ゲート領域１６０は、バックゲート層１２０に接続するために、図面の面外に延在することができる。したがって、バックゲート１２０およびゲート１６０は、同一半導体材料の領域である。本構造変化は、素子が作用する方法に関する議論を変更しない。

絶縁体１７０の層は、素子を覆って形成され、貫通孔１７１、１７２、１７３（離散ゲート接続が提供される場合）、および１７４は、金属導体を、それぞれ、バックゲート、ソース、ゲート、およびドレイン領域に接続させる。

完成された素子では、ゲート電極１６２（また、トップゲートとしても知られる）は、概して、バックゲート電極１２２に接続される、または前述のように、ゲート１６０は、実際には、バックゲート層１２０と同一領域であってもよい。両構成は、ゲートおよびバックゲートを電気的に接続する。

加工の際、チャネル１５０を形成するＮ型層は、例えば、最終的に、ソースおよびドレイン領域１３０、１４０を形成するであろう領域間に延在する、Ｎ型のストライプとして、形成されてもよい。次いで、ゲート１６０を形成するＰ^＋型領域は、本実施例では、Ｎ型チャネル領域１５０が、Ｐ型ゲートならびにバックゲート領域１６０および１２０によって封入されるように、さらなる注入ステップによって形成されてもよい。次いで、さらなるマスキングおよびドーピングステップを使用して、Ｎ型材料を通して、連続導電性経路が、チャネルを介して、ドレインとソースとの間に延在するように、ソースおよびドレイン領域が形成される、領域を画定することができる。

使用時、ドレイン電流は、チャネル１５０に沿って、ソース１３０からドレイン１４０に流動する。チャネルの有効深度は、当業者に周知のように、印加された電圧による、公称上、破線２０２および２０４によって描写される、第１の空乏領域２００と、公称上、破線２１２および２１４によって描写される、第２の空乏領域２１０の存在のため、図４に示されるように、ソース１３０からドレイン１４０までの距離に伴って変化する。

しかしながら、ＦＥＴがその線形モードに到達すると、すなわち、ピンチオフが生じると、ピンチオフは、トランジスタのドレイン１４０の近傍で生じ、ピンチオフ区画の周囲のチャネルの全部ではないが、ほとんどにおいて、空乏領域、故に、非導電性をもたらす。電流は、空乏領域間に存在するチャネル１５０の、概して、２２０として指定される、残りの導電性部分に集中する。また、電界勾配は、本チャネルの領域において最高であることが分かる。図４はまた、Ｖ_ＤＳ＝３６ボルトを伴う素子内の計算された電流密度を示すが、これらは、図５と併せて検討されるべきである。

電位勾配は、素子内で大幅に変化する。図５は、図４に示される素子内のシミュレートされた電位（すなわち、電圧）を示す。空乏層の境界もまた、図４におけるように、示される。等電位線もまた、例証される。３６ボルトが、ドレイン端子に印加され、ゲートが、−４Ｖである、本素子の場合、素子の大部分は、１Ｖを下回る（すなわち、線２３０の左へ）。電圧は、１８ボルトの電位を表す等電位線２４０と、３０ボルトの電位を表す線２５０の近さによって示されるように、チャネルのピンチオフ領域２２０（図４）に向かって急速に変化を開始する。すなわち、素子にわたる電圧の大部分が、ドレイン１４０の縁近傍の、概して、２５２として指定される、短い距離にわたって降下することが分かる。

図４に戻ると、電圧変化の最強領域は、領域２６０によって示されるように、電流密度の最高領域と一致することが分かる。これは、高電流密度（可能性として、１００Ａｃｍ^−２の近傍）と最強電界勾配の組み合わせのため、本領域２６０内の原子の衝突イオン化をもたらす。本衝突イオン化は、原子からキャリアを引き離し、ゲートの縁に向かって集中し、付加的衝突イオン化が生じる、さらなる領域２８０をもたらす、領域２７０内に付加的電流をもたらす。これは、素子生成ゲート電流をもたらす。本素子生成ゲート電流は、ドレイン電圧が上昇するのに伴って、ゲート電流がそのように大幅に上昇する理由である。

発明者らは、チャネルのピンチオフ領域の周囲の衝突イオン化の発現を制御することによって、トランジスタ絶縁破壊電圧を改善するだけではなく、また、ゲート電流を減少させることを認識する。これは、素子の有効入力インピーダンスを大幅に向上させ、それによって、その可用性を増加させる。

ある実施形態によると、ドレインとゲートの中間の付加的構造の含有は、ドレインの縁の周囲の電界勾配を減少させることができ、故に、衝突イオン化の量を減少させ、ひいては、ゲート電流を減少させ得る。

図６は、図３に例証される型の水平に形成されたＪＦＥＴの半導体領域の一部の平面図を示す。チャネル１５０は、トランジスタの上面の下方に存在するように輪郭で示される。半導体の領域材料は、ゲートを形成し、バックゲートを形成する領域１２０（図３参照）を接合する、チャネルの両側に延在する。したがって、ゲートおよびバックゲートは、１つかつ同じとして、電気的に取り扱うことができる。トランジスタの表面の上方の酸化物層および電気接点は、明確にするために、省略されている。ソースならびにドレイン領域１３０および１４０の加工の際、マスクが、ドレインおよびソースが、それぞれ、形成される場所で生じるマスク内の開口とともに、半導体材料または基板の表面上に蒸着される（これらの開口は、以下により詳細に説明される図７に示される、スロット３０２および３０４に場所的に略対応する）。

したがって、図６に示されるトランジスタでは、接続は、トランジスタに接続するために、ソース領域１３０、ドレイン領域１４０、およびバックゲート１０４に対してのみ行われる必要がある。

本発明の実施形態による、加工プロセスの修正では、トランジスタソースおよびドレイン領域をドーピングするためのマスク３００は、開口３０２に隣接し、かつトランジスタのソースおよびチャネルに向かって対向する側に、ドレインを画定する、付加的開口４００を含むように修正される。

したがって、ドーピングステップの際、Ｎ型ドーパントは、同時に、マスク３００内の開口３０２、３０４、および４００の真下の半導体材料（通常、シリコン）中に注入され、または別様に、提供され、それによって、ソース、ドレイン、および付加的ドレイン領域を同時にドーピングする。これは、図３のものと比較し得る、図８に示されるような修正された素子構造をもたらす。同一参照番号が、図３および８の同一部品を指定するために使用されている。随意に、Ｐ^＋層１１０は、図８に例証されるように、省略することができる、または実際に、図３に示されるように、提供することができる。しかしながら、最も重要な差異は、トランジスタのドレイン１４０とチャネル１５０の中間のさらなるＮ^＋領域４１０の形成である。領域４１０および１４０は両方とも、それらの領域内の導電性が非常に良好であるように、高濃度にドープされる。しかしながら、それらは、ドーピングが減少し、結果として、導電性を低下された領域４２０によって、相互から分離される。その結果、領域４１０は、ドレイン電圧とソース電圧との間の中間電圧を浮動する。

付加的領域または中間ドレイン４１０は、実際は、ソース１３０と「通常」または第１のドレイン１４０との間のトランジスタのチャネルの一部に注入される、第２のドレインである。示されるように、ソース１３０よりドレイン１４０に近いが、ドレイン１４０から離間される。したがって、Ｐ^＋領域４２０および低濃度にドープされたＮ領域４２２は、２つのＮ^＋領域１４０と４１０との間に介在する。中間ドレイン４１０もまた、ゲート１６０およびチャネル１５０とドレイン１４０の主要または重要部分の間あるいは中間にある。図７のマスク３００によって形成されると、導電性またはドーパント型および濃度は、中間ドレイン４１０およびドレイン１４０の両方に対して同じであって、また、ソース１３０に対しても同じである。したがって、同一不純物（例えば、リン）は、中間ドレイン４１０およびドレイン１４０の両方に見出すことができる。

代替として、所望に応じて、別個のマスキングおよび注入ステップを使用して、ソースとドレイン領域との間のチャネル内に形成される付加的領域４１０を形成することができる。

図３に関して説明されるように、ゲート領域１６０は、バックゲート接続１２２が、例証された実施形態において、ゲート端子としての役割を果たすように、図の平面の上方および下方に延在する。代替として、ゲート端子１６２（図３）を提供することができる。

付加的ドレイン４１０は、熱拡散ステップの際のドーパントの拡散が、２つのＮ^＋領域を相互に融合させるために十分ではないようなドレインからの距離に注入される。したがって、付加的注入４１０の縁は、集積回路の熱処理の残りの間の不純物の拡散距離を上回って、ドレイン１４０の縁から分離されるものとして見なされることができる。

図９は、図８に示される素子内の静電電位のシミュレーションを図式的に示し、ソースは−４．４ボルトに接続され、ドレインは、電圧＋３１ボルトに接続される。図は、２４ボルト等電位、１２ボルト等電位、および５ボルト等電位を示す、等電位線を含む。中間ドレイン４１０は、１２ボルトと２４ボルトとの間の電位にあって、本実施例では、約１８ボルトであることが分かる。これは、チャネルの縁における電界勾配を減少させる。したがって、電界勾配は、最高電流密度のそれらの領域内で減少され（図４と比較して）、故に、衝突イオン化は、中間ドレイン４１０の含有によって、大幅に減少される。

言い換えると、高電流密度の領域は、図１０に示されるように、依然として、存在するが、最高電界勾配を被る半導体材料のそれらの領域ともはや一致しない。故に、図１０に示されるように、比較的に高い電流密度（平方センチメートルあたり約６ａｍｐｓ）の領域４２０は、チャネル領域の端部に存在し、図４に示される領域２６０に匹敵する。比較的に高いが、減少された電流密度４３０の指状突起部（平方センチメートルあたり約２ａｍｐｓ）内にあり、これは、図４の領域２７０に略対応する。しかしながら、次に、ドレイン１４２と中間ドレイン４１０との間の高電流密度４５０の付加的領域を検討する。したがって、領域４４０は、平方センチメートルあたり１０ａｍｐｓに近い電流密度を有し、領域４５０は、平方センチメートルあたり約４から６ａｍｐｓの電流密度を有するが、これらの密度は、電界勾配が遥かに減少された領域内で生じる。したがって、向上した電流密度は、相当量の衝突イオン化をもたらすことはない。

図１０はまた、破線として、空乏領域の縁を示す。したがって、空乏領域境界４５２は、トランジスタを形成するために使用される半導体の大部分内に存在する。空乏領域境界４５３および４５４はまた、ドレイン１４０および中間ドレイン４１０内に存在する。最後に、破線４５５は、ソースから延在する空乏領域の縁を表す。

使用時、中間ドレインの電圧は、低Ｖ_ＤＳであって、中間ドレインをドレインに接続する、チャネルの部分に沿って、主に、電圧の抵抗降下によって、画定される。トランジスタにわたる電圧が増加するのに伴って、電圧降下は、主に、空乏領域の空間範囲によって画定される。

図１１ａおよび１１ｂは、先行技術のトランジスタおよび本発明の実施形態によるトランジスタの相対的性能を比較する。図１１ａでは、ドレイン電流は、ドレイン電圧が増加するのに伴って、そのソースおよびゲート電圧が、一定に保持される、トランジスタに対して測定された。先行技術の素子の性能は、線４７０によって指定される一方、本発明の実施形態によるトランジスタの性能は、線４７２によって指定される。最大２０ボルトまでのドレイン電圧の場合、本発明の実施形態におけるドレイン電流は、先行技術のトランジスタにおけるものを若干下回るが、重要なこととして、ドレイン電圧が２５ボルトを超えて増加するのに伴って、本発明の実施形態を構成するトランジスタの性能は、予測可能かつ線形のままである一方、先行技術のトランジスタ絶縁破壊を被り始めることが分かる。図１１ｂは、それぞれ、線４８０および４８２によって表されるように、先行技術のトランジスタおよび本発明の実施形態を構成するトランジスタに対する、ゲート電流対ドレイン電流の比を比較する。例えば、２８ボルトのドレイン電圧では、発明の実施形態に従って形成されたトランジスタは、２％未満のゲート電流を有し、実際、動作範囲内の任意のドレイン電圧における先行技術のトランジスタのゲート電流より略１００倍小さいことが分かる。

本結果は、出願人によって行われた試験素子の範囲にわたって繰り返される。

これは、中間ドレイン領域の形成が、約２倍、ゲート電流の減少を提供する一方、素子の他の特性のほとんど影響を及ぼさないことを実証する。

試験では、６０μｍ×１０μｍのＮ型ＪＦＥＴが、ドーピングマスクによって画定されるように、４μｍのドレインと中間ドレインとの間の縁間間隔または分離を伴って、形成された。本距離は、一例として、提供されているに過ぎず、他の分離も可能である。実施形態では、ドレインおよび中間ドレインは、チャネルと類似ドーピング特性を伴う領域が、ドレインと中間ドレインとの間に介在するように、融合しない。好ましくは、ドレインと中間ドレインとの間の分離は、ドーパント駆動ステップが、ドーパントを１．５μｍずつ拡散する場合、最小分離が、好ましくは、３μｍであるように、少なくとも２倍の拡散長である。３０−４０ボルトＮＪＦＥＴのための間隔の例示的範囲は、約３μｍから５μｍである。

ドレインの形成と同一ステップの間の中間ドレインの形成は、前述のように、付加的開口を、ドレインおよびソースの注入を画定する、同一マスク内に提供することができるため、比較的に容易である。開口のサイズおよび形状は、比較的に制御が容易であって、高精度を伴って画定される必要はない。結果として、本修正は、先行技術の方法に対する付加的マスクを必要とせず、実装が安価であって、プロセス変動に特に敏感でもない。

さらなる変形例では、ドーピング濃度が、拡張面積にわたって低下されるように、ドレインまたは中間ドレインの縁のドーピングプロファイルを修正することが可能である。これは、ドレインまたは中間ドレインの縁の急峻性を低減し、電界勾配の変化が排除されることを意味する。これは、例えば、チャネルの端部におけるピンチオフ領域の近傍の電界勾配のさらなる減少をもたらし、本領域内の衝突イオン化のさらなる減少をもたらす。図１２に示されるように、本ドーパントの漸減は、ドレインのための開口３０２に隣接するおよび／または（図示されるように）電界効果トランジスタのチャネルに対向する中間ドレインのための開口４００に隣接する、付加的開口３１０を提供することによって、達成することができる。一実施例では、開口３１０は、公称上、ドレイン開口３０２または中間ドレイン開口４００の縁から約１．５ミクロンだけ変位された中心を有する、約１ミクロン平方である可能性がある。

これらの余剰拡散は、正方形に限定される必要はなく、ドーパントプロファイルに修正をもたらす任意の形状を使用して、形成することができる。可変サイズの円形、異なる幅または分離の線あるいは複数の線が、使用され得る。

第２のドレインまたは中間ドレインは、本明細書では、絶縁の層によって被覆されるため、例証されるように、それに対して外部接続が行われないという点において、分離されて示されたが、２のドレインに接続を形成するように、トランジスタを修正可能である。次いで、第２のドレインは、有利には、ドレインからのいかなる相当量の電流も吸い込むことなく、第２のドレインの電圧を能動的に制御し得る、回路に接続することができる。

本明細書に説明されるトランジスタおよびそれを形成するための方法は、種々の電子素子内に実装することができる。電子素子の実施例として、高速信号処理チップ、電力調整器、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得る。そのような電子機器を組み込むことができる製品は、消費家電製品、消費家電製品の部品、電子試験機器等を含むが、それらに限定されない。消費家電製品は、携帯電話、携帯電話基地局、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯端末（ＰＤＡ）、マイクロ波、冷蔵庫、ステレオシステム、カセットレコーダまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含み得るが、それらに限定されない。さらに、電子素子は、未完成品を含む可能性がある。

本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内である。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態に組み込むことができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ、定義される。

次に、本発明を、付随の図面を参照して、単なる非限定的実施例として、説明する。
例えば、本発明は以下の項目を提供する。
（項目１）
ドレインと、ゲートと、ソースとを有する電界効果トランジスタを備える電子素子であって、該ドレインおよびソースは、第１の型の半導体領域によって形成され、さらにドープされた領域が、該ゲートと該ドレインの中間に提供される、素子。
（項目２）
上記さらにドープされた領域は、使用時、ソース電圧とドレイン電圧の中間の電圧を達成可能にする、項目１に記載の素子。
（項目３）
上記さらにドープされた領域は、中間ドレイン領域を形成する、項目１に記載の素子。
（項目４）
上記さらにドープされた領域は、上記第１の型の領域である、項目３に記載の素子。
（項目５）
上記ゲートは、上記第１の型と反対の第２の型の領域によって形成される、項目１に記載の素子。
（項目６）
上記トランジスタは、接合型電界効果トランジスタである、項目１に記載の素子。
（項目７）
上記ドレインおよび上記さらにドープされた領域のうちの少なくとも１つは、上記電界効果トランジスタのチャネルに対向する側に、低下されたドーパント濃度の修正されたドーピングプロファイルを有する、項目１に記載の素子。
（項目８）
上記第１の型の領域は、Ｎ型半導体である、項目１に記載の素子。
（項目９）
上記電界効果トランジスタは、半導体材料の接合型分離井戸および半導体材料の絶縁井戸のうちの１つ内に形成される、項目１に記載の素子。
（項目１０）
上記ドレインおよび上記さらにドープされた領域は、上記トランジスタのチャネルの一部によって、相互から分離される、項目１に記載の素子。
（項目１１）
ソースと、チャネルと、ドレインとを備える電界効果トランジスタであって、中間ドレインは、該ドレインに隣接するチャネル内に形成される、電界効果トランジスタ。
（項目１２）
上記中間ドレインは、上記ドレインと実質的に同一ドーピング濃度および型を有する、項目１１に記載の電界効果トランジスタ。
（項目１３）
電界効果トランジスタを含む電子素子を形成する方法であって、半導体の領域をドーピングして、ソースとドレインとチャネルとを形成することと、該ドレインに隣接するチャネル内にさらにドープされた領域を形成することとを含む、方法。
（項目１４）
上記さらにドープされた領域は、上記ドレイン領域と同一不純物が該さらにドープされた領域中に注入されている、項目１３に記載の方法。
（項目１５）
上記ソースとドレインと上記さらにドープされた領域とを同時にドーピングするために、単一マスクを提供することをさらに含む、項目１３に記載の方法。
（項目１６）
ソース領域と、第１ドレイン領域および第２ドレイン領域とを有する電界効果トランジスタであって、該第２のドレイン領域は、該第１のドレイン領域と該ソース領域との間の中間にあって、該第１のドレイン領域および該ソース領域から離間される、電界効果トランジスタ。
（項目１７）
上記第２のドレインは、使用中にソース電圧と第１のドレイン電圧との間の電圧で浮動することが可能である、項目１６に記載の電界効果トランジスタ。
（項目１８）
上記第２のドレインは、接点を有し、回路によって、上記ソースと上記第１のドレインの中間の電圧に駆動することができる、項目１６に記載の電界効果トランジスタ。

したがって、ドーピングステップの際、Ｎ型ドーパントは、同時に、マスク３００内の開口３０２、３０４、および４００の真下の半導体材料（通常、シリコン）中に注入され、または別様に、提供され、それによって、ソース、ドレイン、および付加的ドレイン領域を同時にドーピングする。これは、図３のものと比較し得る、図８に示されるような修正された素子構造をもたらす。同一参照番号が、図３および８の同一部品を指定するために使用されている。随意に、Ｐ^＋層１１０は、図８に例証されるように、省略することができる、または実際に、図３に示されるように、提供することができる。しかしながら、最も重要な差異は、トランジスタのドレイン１４０とチャネル１５０の中間のさらなるＮ^＋領域４１０の形成である。領域４１０および１４０は両方とも、それらの領域内の導電性が非常に良好であるように、高濃度にドープされる。しかしながら、それらは、ドーピングが減少し、結果として、導電性を低下された領域４２２によって、相互から分離される。その結果、領域４１０は、ドレイン電圧とソース電圧との間の中間電圧を浮動する。

言い換えると、高電流密度の領域は、図１０に示されるように、依然として、存在するが、最高電界勾配を被る半導体材料のそれらの領域ともはや一致しない。故に、図１０に示されるように、比較的に高い電流密度（平方センチメートルあたり約６ａｍｐｓ）の領域４２５は、チャネル領域の端部に存在し、図４に示される領域２６０に匹敵する。比較的に高いが、減少された電流密度４３０の指状突起部（平方センチメートルあたり約２ａｍｐｓ）内にあり、これは、図４の領域２７０に略対応する。しかしながら、次に、ドレイン１４２と中間ドレイン４１０との間の高電流密度４５０の付加的領域を検討する。したがって、領域４４０は、平方センチメートルあたり１０ａｍｐｓに近い電流密度を有し、領域４５０は、平方センチメートルあたり約４から６ａｍｐｓの電流密度を有するが、これらの密度は、電界勾配が遥かに減少された領域内で生じる。したがって、向上した電流密度は、相当量の衝突イオン化をもたらすことはない。

Claims (18)

1. ドレインと、ゲートと、ソースとを有する電界効果トランジスタを備える電子素子であって、該ドレインおよびソースは、第１の型の半導体領域によって形成され、さらにドープされた領域が、該ゲートと該ドレインの中間に提供される、素子。
2. 前記さらにドープされた領域は、使用時、ソース電圧とドレイン電圧の中間の電圧を達成可能にする、請求項１に記載の素子。
3. 前記さらにドープされた領域は、中間ドレイン領域を形成する、請求項１に記載の素子。
4. 前記さらにドープされた領域は、前記第１の型の領域である、請求項３に記載の素子。
5. 前記ゲートは、前記第１の型と反対の第２の型の領域によって形成される、請求項１に記載の素子。
6. 前記トランジスタは、接合型電界効果トランジスタである、請求項１に記載の素子。
7. 前記ドレインおよび前記さらにドープされた領域のうちの少なくとも１つは、前記電界効果トランジスタのチャネルに対向する側に、低下されたドーパント濃度の修正されたドーピングプロファイルを有する、請求項１に記載の素子。
8. 前記第１の型の領域は、Ｎ型半導体である、請求項１に記載の素子。
9. 前記電界効果トランジスタは、半導体材料の接合型分離井戸および半導体材料の絶縁井戸のうちの１つ内に形成される、請求項１に記載の素子。
10. 前記ドレインおよび前記さらにドープされた領域は、前記トランジスタのチャネルの一部によって、相互から分離される、請求項１に記載の素子。
11. ソースと、チャネルと、ドレインとを備える電界効果トランジスタであって、中間ドレインは、該ドレインに隣接するチャネル内に形成される、電界効果トランジスタ。
12. 前記中間ドレインは、前記ドレインと実質的に同一ドーピング濃度および型を有する、請求項１１に記載の電界効果トランジスタ。
13. 電界効果トランジスタを含む電子素子を形成する方法であって、半導体の領域をドーピングして、ソースとドレインとチャネルとを形成することと、該ドレインに隣接するチャネル内にさらにドープされた領域を形成することとを含む、方法。
14. 前記さらにドープされた領域は、前記ドレイン領域と同一不純物が該さらにドープされた領域中に注入されている、請求項１３に記載の方法。
15. 前記ソースとドレインと前記さらにドープされた領域とを同時にドーピングするために、単一マスクを提供することをさらに含む、請求項１３に記載の方法。
16. ソース領域と、第１ドレイン領域および第２ドレイン領域とを有する電界効果トランジスタであって、該第２のドレイン領域は、該第１のドレイン領域と該ソース領域との間の中間にあって、該第１のドレイン領域および該ソース領域から離間される、電界効果トランジスタ。
17. 前記第２のドレインは、使用中にソース電圧と第１のドレイン電圧との間の電圧で浮動することが可能である、請求項１６に記載の電界効果トランジスタ。
18. 前記第２のドレインは、接点を有し、回路によって、前記ソースと前記第１のドレインの中間の電圧に駆動することができる、請求項１６に記載の電界効果トランジスタ。