JP6316908B2 - Ｆｅｔ−バイポーラトランジスタの組み合わせ - Google Patents

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Description

背景技術
本開示は、電界効果トランジスタとバイポーラトランジスタとの組み合わせに関する。
関連技術の説明
典型的に最大で２００ボルト〜３００ボルトの範囲の比較的高い電圧をスイッチできる必要性がしばしば存在する。これを達成するトランジスタは、より低電圧の処理回路および制御回路を含む集積回路パッケージに統合され得る。多くの例では、このような高電圧トランジスタがより低電圧の制御回路と同じウェハ上にあることは、便利であり、費用効果がある。結果として、このような高電圧トランジスタへの全ての接続は、ウェハの同じ側でなされることが極めて望ましいことがあり得る。この電圧範囲におけるスイッチの用途としては、モータ制御およびインバータ、調光器、誘導負荷による過渡電圧が潜在的に発生し得る自動車スイッチ、並びに工業用および家庭用器具並びにそのような器具のための電源装置における多数の幹線電圧関連スイッチングが挙げられる。
スイッチングは、しばしば、高出力金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等によってなされ得る。しかしながら、このようなトランジスタによって提供される駆動負荷はできるだけ小さいことがしばしば望ましく、これは、比較的大きなＭＯＳＦＥＴでは問題になる傾向がある。それらは、ゲートが定電圧に保持される条件下ではあまり大きなゲート電流を取らないものの、ゲートは比較的大きな容量を有し、よってトランジスタのスイッチングの間にゲートを出入りして流れる電流フローは、そのような大電流フローが誘発し得る電源レール電圧の変動のおかげで、他の回路の動作を乱すか、または他の回路にノイズを誘発し得る大きな過渡電流フローを生じさせ得るためである。
スイッチング技術を選択する際、他の考慮事項も要因になる。高電圧ＭＯＳＦＥＴ（例えば、二重拡散金属酸化物（ＤＭＯＳ）トランジスタ）は、一般に、より低電圧のスイッチング範囲において絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対して競争優位性を有し、電圧が７００Ｖ〜８００Ｖ辺りを超えて上昇するにつれて、ＩＧＢＴが好まれるようになる。
特定の発明の態様の概要
本開示の第１の態様によれば、半導体の分離された領域内部の電界効果トランジスタと組み合わせられたバイポーラトランジスタを含む電流フロー制御デバイスが提供される。半導体の第１の領域は、バイポーラトランジスタおよび電界効果トランジスタによって共有される。
このような配置は、電界効果トランジスタに、オフ状態における電流フロー制御デバイスの両端の電圧降下のほとんどを負う責任を持たせ得る。これは、結果として、バイポーラトランジスタが、特定の以前のＩＧＢＴに見出されるよりも高い利得構成において形成されることを可能にする。これは、結果として、バイポーラトランジスタの駆動電流のサイズを低減し得る。好ましくは、バイポーラトランジスタは、ＮＰＮトランジスタである（これらは、ＰＮＰトランジスタよりも高い利得を呈する傾向があるため）。
これは、結果として、より小さい駆動トランジスタを使用して、バイポーラトランジスタのベース電流を提供することができることを意味する。そのため、駆動トランジスタの入力ノードにおける寄生容量は、大いに低減され得、より小さい過渡電流につながる。更に、本デバイスに対する全ての接続は、本デバイスが製造されるウェハの一方の側でなされ得る。標準的な相補型金属酸化物半導体（ＣＭＯＳ）プロセス等の一般に利用可能な製造プロセスを使用して接続がなされ得、よって更なる非標準的な処理ステップを回避することができるため、これは、本デバイスの集積回路内の他のコンポーネントとの統合を容易化し得る。余分なステップは、典型的にコストを増大させ、歩留まりを低減させる。
本明細書で提示される構造は、スイッチングタスクに関して、ＭＯＳＦＥＴ／ＤＭＯＳデバイスと競い合うことができる。エミッタ電流がＭＯＳＦＥＴの狭小な水平チャネルを通してではなく、エミッタの実質的に全面積にわたって縦に導通されるため、特定の実施形態による装置抵抗は、所与のデバイスサイズについてはいくつかの以前のデバイスよりも低い。更に、「離隔」区域として機能するデバイスの部分が、典型的なＤＭＯＳデバイスの場合のように横にではなく、本開示の実施形態を構成するデバイスでは縦に形成されるため、レイアウト面積（よってシリコンの物的財産コスト）が、低減され得る。
本開示の第２の態様によれば、少なくとも１つの本開示の第１の態様による電流制御デバイスを含む集積回路が提供される。
本開示の第３の態様によれば、電流制御デバイスを形成する方法であって、分離されたウェル内に半導体の第１の領域を形成することであって、第１の領域が第１のドーピング濃度を有する第１の型のドーピング領域である、形成することと、第１の領域に当接する第２の領域を形成することであって、第２の領域が第１のドーピング濃度よりも低い第２のドーピング濃度を有する第１の型のドーピング領域である、形成することと、第２の領域に当接する第３の領域を形成することであって、第３の領域が第２の型のドーピング領域である、形成することと、第３の領域に当接する第４の領域を形成することであって、第４の領域が第３の領域よりも高濃度にドープされ、第１の型のドーピング領域である、形成することと、を含み、電流フローノードが第１の領域および第４の領域と電流フロー連通しており、第３の領域と第４の領域との間の電流フローが第１の領域と第４の領域との間の電流フローを制御する、電流制御デバイスを形成する方法が提供される。
例えば、本発明は、以下を提供する。
（項目１）
電流フロー制御デバイスであって、
バイポーラトランジスタと、
前記バイポーラトランジスタと直列の電界効果トランジスタとを備え、
前記バイポーラトランジスタおよび前記電界効果トランジスタが、半導体の分離された領域内に配され、
前記バイポーラトランジスタが、前記電界効果トランジスタの空乏領域内にキャリアを注入して前記電界効果トランジスタをオンにするように構成されている、電流フロー制御デバイス。
（項目２）
分離されたゲートを有する駆動電界効果トランジスタを更に備え、前記駆動電界効果トランジスタが、前記電界効果トランジスタおよび前記バイポーラトランジスタの両方に連結されている、上記項目に記載の電流フロー制御デバイス。
（項目３）
前記電流フロー制御デバイスの第１の側に配され、前記駆動電界効果トランジスタの前記分離されたゲートに接続されたゲート端子と、
前記電流フロー制御デバイスの前記第１の側に配され、前記バイポーラトランジスタに接続されたエミッタ端子と、
前記電流フロー制御デバイスの前記第１の側に配され、前記電界効果トランジスタに接続されたコレクタ端子と、を更に備えた、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目４）
前記駆動トランジスタのソースが、前記バイポーラトランジスタのベースに電気的に接続されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目５）
前記電界効果トランジスタが、前記ゲートを前記バイポーラトランジスタから分離するように配置されたトレンチ内に形成されたゲートを備えている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目６）
前記バイポーラトランジスタが、５０超の利得を有する、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目７）
電流フロー制御デバイスであって、
半導体の分離された領域内部の電界効果トランジスタと直列に組み合わせられたバイポーラトランジスタと、
トレンチ内に形成されたゲートを有する駆動電界効果トランジスタであって、前記駆動電界効果トランジスタの前記ゲートを前記バイポーラトランジスタから分離するように配置されている、駆動電界効果トランジスタと、を備えた、電流フロー制御デバイス。
（項目８）
前記電流フロー制御デバイスが、３端子デバイスであり、前記バイポーラトランジスタのエミッタ領域に接続された第１の端子と、前記電界効果トランジスタのドレイン領域に接続された第２の端子と、前記駆動電界効果トランジスタの前記ゲートに接続され、前記電流フロー制御デバイスを通る電流フローを制御する制御端子と、を有し、前記３つの端子が、前記電流フロー制御デバイスの同じ側に設けられている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目９）
前記電流フロー制御デバイスが、前記分離された領域内に縦に形成され、前記電界効果トランジスタのドレイン領域が、前記電流フロー制御デバイスへの接続のための端子を有する電流フロー制御デバイスの表面より下の、前記電流フロー制御デバイスの最も低い部分に形成されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１０）
前記ドレイン／コレクタ電流が金属接点への接続のために前記電流フロー制御デバイスの表面に持ってこられ得るように、前記ドレイン領域と同様にドープされ、前記バイポーラトランジスタのエミッタ領域から離間して配された縦の領域を更に含む、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１１）
前記バイポーラトランジスタが、５０超の利得を有するＮＰＮトランジスタである、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１２）
前記トレンチが、前記ゲートに対する接点に対向して塞がれている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１３）
前記電界効果トランジスタのドレイン領域における前記電圧が前記駆動電界効果トランジスタの前記ゲートにおける前記電圧を所定のしきい値上回るとき、前記電界効果トランジスタがピンチオフするように構成されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１４）
前記駆動トランジスタの前記ゲートが、前記駆動電界効果トランジスタの前記ゲートを前記バイポーラトランジスタから分離するように配置された第２のトレンチ内にもあり、前記トレンチと前記第２のトレンチとが、対向する構造物であり、前記電界効果トランジスタが、前記対抗する構造物の間に形成されて、前記対抗する構造物間のチャネルを画定し、前記電界効果トランジスタのピンチオフ電圧が、前記対抗する構造物間の距離に基づいている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１５）
前記対抗する構造物が、５マイクロメートル未満離隔されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１６）
前記電界効果トランジスタの前記ピンチオフ電圧が、前記対抗する構造物間の領域内のコレクタドーピング濃度に基づいている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１７）
前記電流フロー制御デバイス内のチャネルの導電性が、前記駆動電界効果トランジスタの前記ゲートで受け取られた信号によって制御される、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１８）
電流フロー制御デバイスであって、
バイポーラトランジスタと、
前記バイポーラトランジスタと直列の第１の電界効果トランジスタと、
前記バイポーラトランジスタのベースに電気的に接続されたソースと、前記第１の電界効果トランジスタおよび前記バイポーラトランジスタの間のノードに電気的に接続されたドレインと、を備えた第２の電界効果トランジスタと、
前記バイポーラトランジスタ、前記第１の電界効果トランジスタ、および前記第２の電界効果トランジスタを取り囲む絶縁ウェルであって、前記デバイスを前記デバイスと同じダイ上に配された他の回路要素から絶縁するように構成されている、絶縁ウェルと、を備えた、電流フロー制御デバイス。
（項目１９）
前記第１の電界効果トランジスタのソースおよび前記バイポーラトランジスタのコレクタが、各々、前記絶縁ウェル内に共通領域を備える、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目２０）
前記バイポーラトランジスタが、前記第１の電界効果トランジスタの空乏領域内にキャリアを注入して、前記第１の電界効果トランジスタをオンにするように構成されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（摘要）
デバイスをオンオフするための比較的良好な電圧能力および比較的容易な駆動要件を呈するトランジスタスイッチデバイスが設けられる。これは、他のコンポーネントを乱し得る過渡駆動電流フローを低減し得る。
本開示の教示を、非限定的な実施例としてこれらの教示のいくつかの実施形態を添付図面と併せて参照しながら、説明する。
本教示を文脈内に据える目的のための、先行技術の縦型ＩＧＢＴの断面図である。
バイポーラトランジスタのＢＶＣＥＯおよびＢＶＣＢＯを特徴付けるために使用される回路構成を示す。
図１に示されるトランジスタ内の寄生コンポーネントの位置を示す。
図３のトランジスタの等価回路である。
寄生コンポーネントがトランジスタをラッチアップさせるリスクを低減するための、図１の配置に対する既知の変更例を示す。
駆動ＦＥＴによってどれほどの空間が占有されるかを図示するために、ＩＧＢＴの表面領域を一定の縮尺で示す。
本開示の第１の実施形態を構成するトランジスタを通る第１の方向における断面図である。
本開示の第１の実施形態を通る第１の方向に垂直な第２の方向におけるバイポーラトランジスタの断面図である。
不活性化層または金属層が示されていない、デバイスの表面の平面図である。
図７に示されるデバイスの等価回路である。
図１１ａは、図７のデバイス内の駆動ＦＥＴ電流フローを示し、図１１ｂは、ベース電流の分布を示し、図１１ｃは、エミッタ電流の分布を示す。
ＦＥＴがピンチオフ状態にあるときの、デバイスのＦＥＴ部分内の電界勾配を示す。
デバイスが導通しているときの、位置の関数としてのＦＥＴ電流密度を示す。
寸法およびドーピングがどのようにピンチオフ電圧および降伏電圧を制御するかを考慮する目的のために、デバイス内の寸法を示す。
図１５ａおよび図１５ｂは、ドーピング濃度が電流密度と、更にピンチオフ電圧および降伏電圧と、どのように相互作用するかを示すグラフである。
本開示の更なる実施形態の概略断面図を示す。
特定の実施形態の詳細な説明
以下の特定の実施形態の詳細な説明は、具体的な実施形態の様々な説明を提示する。しかしながら、本明細書に記載の新機軸は、例えば請求項によって定義され、包含されるような多数の異なる方法で具現化され得る。本明細書では、似た参照番号が同一または機能的に類似した要素を指し示し得る図面への参照がなされる。図面に示される要素は必ずしも一定の縮尺で描かれていないことが理解されるであろう。その上、特定の実施形態は図面に示されるよりも多くの要素および／または図面に示される要素のサブセットを含み得ることが理解されるであろう。更に、いくつかの実施形態は、２つ以上の図面からの特長の任意の好適な組み合わせを組み込み得る。
いくつかのトランジスタ構造が図に示されている。異なるドーピング濃度およびドーパント型の様々な領域が、図に示されており、図示の便宜上、境界線によって外延を示されている。使用されるドーピング技法によって境界は拡散領域であり得ることが理解されるべきである。
図１は、先行技術の縦型絶縁ゲートバイポーラトランジスタＩＧＢＴ２の構成を概略的に示している。トランジスタを縦に形成することは、そのウェハ上の設置面積、よってトランジスタのコストを低減するが、これは、ウェハの裏に接点を作製しなければならないという不便を伴わない。図１に示されるトランジスタは、そこに金属接点１４が作製されるＰ型ドープされたハンドルウェハ１２を備える。半導体のＮ型領域１４が、Ｐ型ハンドルウェハ１２の上方に設けられる。領域１４は、しばしばエピタキシャル堆積によって成長させられ、比較的厚くてもよく、高電圧デバイスではしばしば１００マイクロメートル超の厚さである。領域１４は、しばしば比較的低濃度にドープされ、図１ではＮ−で表されている一方、領域１２は、非常に高濃度にドープされ、Ｐ＋で表される。しばしば、領域１６がＰ＋ハンドルウェハ１２とＮ−エピタキシャル層１４の間に形成され、領域１４よりも高濃度にＮ型ドープされる。この層１６は、パンチスルーを防止するのを支援する。Ｐ＋領域２０は、Ｎ−エピタキシャル層の上方に形成される。それゆえ、その構造は、立型ＰＮＰトランジスタ１０のそれである。
トランジスタのベースを形成する領域１４の大深度は、エミッタを形成する層１２とコレクタを形成する層２０との間の高い電位差に耐える能力をトランジスタに与える。デバイスが耐え得る最大電圧は、ベース層の厚さに比例して実質的に線形に変化する。しかしながら、厚いベース領域は、低い電流利得を生み出す傾向もあり、電流利得βは、しばしばユニティゲインに近い。それゆえ、図１に示される高電圧ＰＮＰトランジスタは、スイッチとして機能し、高電圧に耐え得るという利点を有するが、それが招く不利益は、大きなコレクタ電流を流すことが望まれる場合の大きなベース電流である。
ベースがオープンであるときのコレクタ−エミッタ間の降伏電圧であるトランジスタ降伏電圧ＢＶＣＥ０は、エミッタがフローティングである一般的なエミッタトランジスタのコレクタ−ベース間の降伏電圧であるＢＶＣＢ０と関係があることは、バイポーラトランジスタに関する文献から既知である。相対的な回路構成および降伏電圧が図２に示されている。ＢＶＣＥ０とＢＶＣＢＯの関係は、以下によって与えられる。
Figure 0006316908
 式中、β＝電流利得であり、
ＮＰＮシリコントランジスタについてはｍ＝４であり、ＰＮＰシリコントランジスタについてはｍ＝２である。
それゆえ、高電圧トランジスタの設計者は、良好な降伏性能のためには低い利得が極めて望ましいことを理解している。
この低い電流利得の問題に対処するために、ベース電流を駆動する電界効果トランジスタ（ＦＥＴ）が提供される。ＦＥＴは、別個のデバイスとして提供され得る。しかしながら、よりコンパクトな実装は、ＰＮＰトランジスタのコレクタ領域内にそれを設けることである。ユーザは、今や、低利得バイポーラトランジスタによって必要とされる電流を供給する代わりに、駆動ＦＥＴのゲートによって提供される負荷を駆動するだけでよい。ＦＥＴは、ＦＥＴのＮ型ドレイン領域がＰＮＰバイポーラトランジスタのＮ型領域１４によって形成されるように、設けられ得る。Ｎ型ドーピング２４（図１）は、Ｐ型層２０の部分内に設けられてＦＥＴのソース端子を形成する。ゲートを形成するために、デバイスの表面からＮ−層１４に延在するトレンチ３０が形成される。トレンチは、酸化物、窒化物、またはポリアミド等の誘電体３２によって内面をライニングされ、次いで、トレンチは、導電材料３４によって充填されてゲート電極を形成する。導電材料３４は、例えば、金属またはドープされたポリシリコンであってもよい。
領域２４は、ＰＮＰトランジスタのコレクタを形成する材料２０と接しており、層２０の表面から電流を取得し得、絶縁体３２に隣接するＰ型材料を空乏化させ、それによって絶縁体３２に隣接するＮ型チャネルを形成するゲートの電圧のおかげで、電流がベース領域に供給され得、バイポーラトランジスタをオンにする。ＦＥＴがコレクタ領域との間に信頼できる接点を必ず有するようにするために、領域２４とコレクタ領域２０との間に金属接点が作製されてもよい。
図３は、駆動ＦＥＴ４０の回路シンボルを図１に示される構造の上に重ね合わせて、ＩＧＢＴにおけるＦＥＴ４０の有効位置を示している。ＰＮＰトランジスタの位置も示され、１０で表される。しかしながら、図２は、Ｎ型領域２４、Ｐ型領域２０、およびＮ型領域１４も縦型ＮＰＮトランジスタ４２を形成することも示している。縦型ＮＰＮトランジスタは、図１の構造の等価回路図に含められると、図４に示されるように、ＰＮＰトランジスタ１０が寄生ＮＰＮトランジスタ４２と相互作用して寄生サイリスタ５０を形成する潜在能力を示す、寄生コンポーネントである。寄生サイリスタ５０が導通状態にスイッチすると、ＩＧＢＴの制御は失われ、デバイスは、デバイスのゲート端子に印加される制御電圧にかかわらず導通状態にとどまるであろう。
ＩＧＢＴに関する先行技術の取り組みは、寄生サイリスタ５０がオンになるのを防止することに注力してきた。これは、寄生トランジスタ４２のベースとデバイスのコレクタノード５４との間で寄生抵抗５２を形成するシリコンの抵抗を最小限に抑えることに関する。これは、図５に示されるように、金属層（図示せず）に対するコレクタ接点を形成する高濃度にドープされたＰ＋型領域６０にＮ型領域２４を当接させることによってなされてきた。
それゆえ、埋め込まれたＦＥＴは、ベース電流を供給し得る。ＩＧＢＴは、大成功のデバイスであり、ＰＮＰバイポーラトランジスタによって必要とされるであろうような大きな値の電流からの駆動信号をゲート電圧に変換する能力は、回路設計者らに著しい恩恵を与えてきた。
しかしながら、駆動ＦＥＴ４０は、大きなベース電流を供給するためには比較的大きくなければならない。結果として、ＩＧＢＴの駆動ＦＥＴは、比較的大きなゲートを有し、ゲートは、結果として、比較的大きなゲート容量を有する。このことの帰結は、（大きな電圧降下にさらされながらバイポーラトランジスタが大きな電流を流している高電力散逸レジームにおいて時間を費やすＩＧＢＴおよびバイポーラデバイスを守るためには、極めて望ましくあり得るように）ＩＧＢＴを迅速にスイッチオンオフするには、ゲート突入電流は、たとえ短い持続時間だけでも、依然として数アンペアに到達する必要があり得ることである。より低い電流は、より緩徐なスイッチング時間を引き起こす。駆動ＦＥＴによって占拠される面積は、十分に大きく、トレンチのパターンが、Ｐ型層２０内に形成され得、エミッタが、隣接するトレンチ間に形成され得る。それゆえ、トレンチを形成することによって失われる面積は、非常に顕著であり得、トレンチは重要であるものの、それらは、定義上は通電材料を含まない。それゆえ、既存ＩＧＢＴ製品の表面積のうちのかなりの部分は、駆動ＦＥＴによって占拠されている。所与の電流容量について、これは、等価なＰＮＰデバイスのサイズと比較してＩＧＢＴのサイズを著しく増大させる。
図６は、既存ＩＧＢＴの表面構造を示すために実質的に一定の縮尺で描かれている。図６では、各トレンチは、典型的に約１．２μｍである幅ｘを占有する。トレンチは約４．５μｍの周期で繰り返されるため、デバイスの面積の４分の１超がトレンチのために失われることが理解され得る。しかしながら、コレクタ領域６０は幅約１μｍであり、コレクタのサイズは最大デバイス電流を限定し得るため、既存ＩＧＢＴがコレクタに割り当てられた半導体の面積が扱い得る電流の４分の１のみを通電することができることは疑わしくなる。
デバイスの動作を変更し得る静電界を隣接するデバイスが構築できるようになるのを妨げるためにデバイスの周囲にガード区域を残す場合、この状況は、更に悪化する。
それゆえ、既存ＩＧＢＴは、面積を非常に浪費し得る。
ゲート駆動電流を低減するためには、ゲート容量を低減することが望ましいであろう。これは、駆動ＦＥＴをより小さくすることによってなされ得るが、これは、結果として、バイポーラトランジスタのベースに供給され得る電流を低減する。バイポーラトランジスタのベース電流要件は、その電流利得を増大することによって低減し得るが、これは、降伏電圧を急落させ得る。それゆえ、ＩＧＢＴ設計者は、ゲート電流と降伏電圧とのトレードオフに直面している。ＩＧＢＴの需要は高電圧制御であるため、ＩＧＢＴが存在してきたここ３０年辺りの間、ＦＥＴサイズを低減することにおいて進歩はほとんどなかった。
本明細書では、高電圧スイッチングデバイスの性能を改善するための新規アーキテクチャが提供される。
本発明者は、半導体の完全空乏領域にキャリアを注入することが可能であることに気づいた。この全く反直観的な観察は、バイポーラトランジスタ構造が直列接続されたＦＥＴを含むように変更され、バイポーラトランジスタがオフの場合にＦＥＴがその内部に完全空乏領域を有するデバイスを開発するように本発明者を導いた。直列接続されたＦＥＴは、バイポーラトランジスタの両端に発生する電圧を限定するために役立つ。これは、結果として、より高利得のトランジスタを使用することを可能にし、その結果、駆動ＦＥＴが維持するベース電流が低減され、よって駆動ＦＥＴはより小さくなり得、結果的にそのゲート容量が低減され得、デバイスをより駆動しやすくする。代替的な、しかし同様に妥当な本新規デバイスの見方は、それを、ソース領域がＦＥＴとは反対のドーピング型のドープされた挿入部を有する空乏モードＦＥＴとみなすことである。それゆえ、ＮチャネルＦＥＴでは、Ｐ型層がチャネル内に挿入され、同層は、Ｎドープされた領域と協力して、高濃度にドープされたソース領域を有するＮＰＮを形成する。
例えば、デバイスをオフにし、そのドレイン領域とソース領域の間の電流フローを阻止するためにＦＥＴのチャネルの空乏化が使用されるため、電界効果トランジスタ等のトランジスタ構造を取り扱う際、完全空乏領域を導通をサポートしないものとしてみなすことは、一般的である。しかしながら、本発明者は、ＦＥＴの両端の電圧を大きく降下させるものの、依然としてキャリアを空乏領域に注入でき、電流がデバイスを流れ得るように、ＦＥＴをバイアスしてピンチオフさせることが可能であろうと気づいた。更に、キャリアの結果としての電流フローが、以前空乏化されていた半導体の領域の両端で電圧が大きく降下しないようにＦＥＴをスイッチオンさせ、よってデバイスの実効オン抵抗ＲＯＮが小さくなるため、デバイスは大量のワット損にさらされない。
本開示の実施形態では、ＦＥＴは、バイポーラトランジスタのコレクタがＦＥＴのチャネル領域内に開くように、バイポーラトランジスタと直列で形成される。このＦＥＴは、バイポーラトランジスタによって見られる電圧を供給電圧から電圧降下ＦＥＴのピンチオフ電圧まで低減することに役立つため、電圧降下ＦＥＴとみなされ得る。
このようなデバイスを、図７〜９に関連して説明する。
図７は、本開示に従って製造されたデバイスの断面図である。全体として１００で表される本デバイスは、半導体スイッチを形成し、ユーザに対してあたかもＩＧＢＴであるかのように振る舞う。
図７に示されるデバイスは、シリコンオンインシュレータ（ＳＯＩ）製造技法を利用して分離されたウェルを形成する。本明細書で討議される原理および利点は、絶縁体技法上の任意の他の好適な半導体に適用され得る。図７に示されるデバイスは、より大きなウェハまたはダイの部分であってもよいが、図示の単純性のため、デバイスの縁部の向こう側のウェハの部分は示されていない。ウェハは、上に誘電体層１０４（例えば、酸化ケイ素）が形成されるハンドルウェハ１０２を備える。更なるシリコンの層が１０６が酸化物層１０４の上に設けられる。層１０２、１０４、および１０６は、おおむね、ＳＯＩウェハがそのメーカーによって提供される形態を表す。
層１０６は、層１０６をＮ型半導体にするためにドナー原子のドーピング打ち込みにさらされる。層１０６は、一般に、比較的高濃度にドープされており、この高濃度ドーピングは、当業者に既知のようにＮ＋で表される。これは、同層を比較的高導電性にする。Ｎ型エピタキシャル層１０８は、層１０６の上に成長される。層１０８は、層１０６ほど高濃度にドープされていない。Ｎ型層１０８の上に比較的薄いＰ型領域１１０を形成するために、エピタキシャル層は、デバイスの上面まで成長されてもよく、ドーピングは、アクセプタ不純物に変更されてもよい。
あるいは、エピタキシャル層の上方部分は、比較的薄いＰ型領域１１０を形成するための更なるドーピングステップおよび熱サイクルにさらされてもよい。これは、領域１１０のＰ型ドーピング濃度がその表面において最大であり、デバイスの上面からの距離が増大するにつれて減少する、段階的な拡散を与え得る。それゆえ、領域１１０の頂面は、Ｐ＋と表され得る。あるいは、比較的高濃度にＰ＋ドープされた領域１１１がＰ型領域１０の表面に形成されてもよい。それらの目的は、後で討議する。
Ｎ型層１０８の頂部に成長させられたエピタキシャルを停止する利点は、それが、デバイスの大部分を照射させることを可能にすることである（そうすることを希望する場合に）。照射を使用して、バイポーラトランジスタのベースまたはエミッタ領域１１４を形成するために使用されるシリコン１１０を損傷することなしに、少数キャリアの寿命を低減する寿命キラーとして機能する格子欠陥を作成することができる（これらの領域は任意追加的な照射ステップが行われた後になるまで形成されないという事実のおかげで）。
比較的高いＮ型ドーピング濃度を有する領域１１２、１１４、および１１６が、デバイスの表面に設けられる。このような領域は、マスクの堆積、マスクのパターン化、およびその選択的エッチングによってドーパントの打ち込みのための領域１１２、１１４、および１１６を露呈させ、Ｎ＋領域を作成することによって形成され得る。
領域１０６、１０８、１１０、１１２、１１４、および１１６によって形成される縦型構造は、デバイスの表面から誘電体層１０４に延在する、縦に延在する絶縁壁１３０および１３２によって仕切られることが理解され得る。絶縁壁１３０および１３２は、任意の好適な誘電材料を含み得る。これらの壁は、それらの領域１０６、１０８、１１０、１１２、１１４の空間範囲の境界を定め、それらをウェハの他の部分から分離するために役立つが、壁１３０および１３２も、ゲート電極１４０を領域１０６、１０８、１１０、１１２、１１４から分離する。ゲート電極は、ゲート電極がトレンチ１４６および１４８内の金属またはドープされたシリコン若しくはドープされたポリシリコン等の導体によって画定されるように、更なる壁１４２および１４４によって仕切られる。ゲート接点１４９がゲート１４０に作製される。
図８に示されるように、図７に示されるデバイスは、図７の平面の上方および下方にも延在し、埋設された比較的高濃度にドープされた層１０６は、比較的高濃度にドープされた領域１０６ａを介して、分離された槽状体の半導体の両方の端部において表面接点まで持ってこられる。比較的高濃度にドープされた領域１０６ａは、デバイスのコレクタ／ドレインを形成する導体１５０と接触する。同様に、金属接点１５５は、デバイスのエミッタ／ソースとして機能する領域１１４の上に形成される。デバイスは、層１５２として不活性化材料によって被覆される。
図９は、不活性化層または金属層が示されていない、図７および８に示されているデバイスの表面の平面図である。他の変形例では、複数の駆動ＦＥＴ打ち込みが形成され得る。
図９に示されるように、駆動ＦＥＴ領域１１２、１１６は完成したデバイスの比較的小さい面積を占有するだけであることが理解され得る。ゆえに、ゲート１４０の面積は、ＩＧＢＴデバイスにおける先行技術のＰＮＰと比較してはるかに小さく（実際β倍も小さく）なり得、式中、βは、ＮＰＮトランジスタの利得である。βはしばしば５０超であり、１００以上の範囲内であり得るため、ゲート１４０は、デバイスの分離された槽状体を画定するトレンチの比較的小さい面積内に実装され得る。それゆえ、デバイスの能動（通電）区域と比較して、先行技術のＩＧＢＴにおける先行技術の駆動ＦＥＴ構造の場合よりもはるかに小さい面積が駆動ＦＥＴによって消費され得る。これは、デバイス上の設置面積を低減し得るが、このデバイスを半導体「ファブ」によって提供される標準的製造プロセスに適合させるためにコレクタ／ドレイン層１０６を表面に再び持ってくることは、更なるウェハ面積を使用することが理解されるであろう。それにもかかわらず、本明細書で使用される手法は、依然として、状態間のスイッチングに対処するためにはるかに低減された駆動電流を有する高電圧トランジスタ、および集積回路上に設けられ、全てがウェハの同じ側にある契約を介して他のコンポーネントに接続され得る高電圧トランジスタが形成される結果をもたらし得る。
図９は、図７および８の断面図の線も示している。図７は、線ｘ−ｘに沿った断面図であり、図８は、線ｙ−ｙに沿った断面図である。
それゆえ、低利得ＰＮＰトランジスタ１０がデバイスの表面付近に形成された図５に関して説明したような完全な縦型トランジスタを提供するのではなく、我々は、ＰＮＰトランジスタと比較して同様の寸法に対してより高利得を提供するより高利得のＮＰＮトランジスタを有し、ＮＰＮトランジスタは、ＮＰＮトランジスタが非導通の際にＮＰＮトランジスタの両端の電圧を限定し得る直列ＦＥＴと共に、絶縁されたウェル内に形成される。図示されるように、ＮＰＮトランジスタは、コレクタ領域１０８、ベース領域１１０、およびエミッタ領域１１４を備える。同じく図示されるように、直列ＦＥＴは、領域１０８内にゲート１４０、ドレイン１０６、およびソースを備える。
図７および８のデバイスは、ＩＧＢＴの機能をエミュレートするためにダイ上の別の場所に位置付けられた駆動トランジスタと共にダイ上に形成されてもよく、またはそれは、比較的高利得の比較的高電圧バイポーラトランジスタとして使用されてもよい。この場合、領域１１２および１１６は、形成されなくてもよく、ベース電流を導入するための方法を提供するために、任意追加的に高濃度にドープされたＰ型領域１１１を介して、ベース領域１１０への接続がなされてもよい。
しかしながら、図７に示される構造は、ＩＧＢＴの等価デバイスが形成されるように、統合された、縦に形成された駆動ＦＥＴがその内に形成されているが、バイポーラトランジスタ部がより高利得を有する。これは、上述のように、デバイスのいくつかの部分におけるＰ＋領域１１０をＮ＋材料によって置き換えるドープされた領域１１２および１１６の提供によって達成され、よってエミッタ１１４を形成するのと同時になされ得、そのためこれは、いかなる更なる処理ステップも伴わない。Ｎ＋領域１１２および１１６は、駆動ＦＥＴのソースを形成する。駆動ＦＥＴ２１５のソースは、ベース領域１１０内に製造されるおかげで、かつ、例えば図７に示されるような金属接点１１３によってＰ＋領域１１１に接続されることによって、バイポーラトランジスタのベースに接続される。等価回路が図１０に示されている。
図７および１０を参照すると、バイポーラトランジスタのＮ型領域１０８は、駆動ＦＥＴ２１５のドレインも形成する。使用において、駆動ＦＥＴ２１５は、電流がバイポーラトランジスタ２２５のコレクタ領域から流れるための経路を開き、コレクタが、図７に示される領域１０８によって駆動ＦＥＴ２１５の領域１１２および１１６へのチャネルを通じて部分的に形成され、次いで電流が領域１１０に、よってＮＰＮトランジスタのベース１１０に流れる。図１０に示されるように、直列ＦＥＴ２４０のゲートは、駆動ＦＥＴ２１５のゲートに接続される。別の実施形態では、直列ＦＥＴ２０４のゲートは、バイポーラトランジスタ２２５のエミッタに接続される。
本デバイスは、コレクタＣ、エミッタＥ、およびゲートＧを有するＩＧＢＴのようにユーザに映る。
好ましい実施形態では、直列ＦＥＴ２４０、ＭＯＳＦＥＴ状構造、および厳密にはポリ酸化物シリコン電界効果トランジスタ（ＰＯＳＦＥＴ）である。
駆動ＦＥＴ２１５は、ゲートが、絶縁壁１３０および１３２によってデバイスの領域１０６、１０８、および１１０から絶縁された導電材料１４０によって形成されている。ゲート１４０は、ゲートを分離するための絶縁体によって仕切られたトレンチ内に形成され得、よってゲートに接続された駆動回路は、図７に示されるトランジスタデバイスにおいて発生し得るより高い電圧から保護され得る。ゲート１４０の電圧は、エミッタ電圧に対して上げられ得る。特定の実施形態では、ベース領域１１０とエミッタ領域１１４との間の順方向にバイアスされたＰＮ接合は、ベース領域１１０がエミッタ電圧よりも約０．７ボルト超正電位になるのを妨げる。それよりも正のゲート電圧を取ることは、絶縁壁１３０および１３２に隣接するベースのＰ型材料を空乏化させ始め、それによってその領域を事実上半導体のＮ型領域に変化させ得、これは、空乏領域を介してＮ型領域１０８とＮ型領域１１２／１１６との間に電流を流れさせ得る。有効ソース領域１１２および１１６に到達する電流は、次いで、Ｐ＋領域１１１を介してベース領域１１０に流入し、ＮＰＮトランジスタをスイッチオンし得る。
図１１ａは、デバイスの一部をより詳細に示し、特に駆動ＦＥＴ２１５が導通しているときの絶縁壁付近の空乏領域境界３００および絶縁壁に隣接するＭＯＳＦＥＴチャネル電流３０２を示している。図１１ｂは、ベース電流の分布を示しており、最大電流密度が、エミッタ領域１１４の隅の領域３０６で発生している。図１１ｃは、エミッタ電流の経路を示しており、領域３１０が最も高い電流密度を有し、領域３１２は低減されたが領域３１４よりも大きい電流密度を有し、領域３１６は、領域３１４よりも小さい電流密度を有する。
図１２は、デバイスのＦＥＴ部分内の電界強度を概略的に示している。図示されるように、最大電界強度は、トレンチの誘電材料１３０および１３２内の領域３５０で発生する。はるかに低減された電界強度が、領域３５２で発生し、図示されている最も弱い電界は、領域３５４に見出される。
図１３は、デバイスが導通しているときの位置の関数としてＦＥＴ電流密度を示している。図示されるように、電流は主としてデバイスの中心部に閉じ込められており、最大電流密度は領域３６０内にあり、漸次低減された電流密度が領域３６２および３６４内にある。
しかしながら、図１２および１３は、最大電流フローの領域は最高電界の領域から離れていることを示しており、これは、デバイスをアバランシェ降伏メカニズムに対して堅牢にするため、良いことである。
本明細書に記載の実施形態は、線形デバイス構成のためのものであったが、他の形状も可能であり、円形または楕円形構造を呈するデバイスが形成され得、水平方向のデバイスも形成され得る。本明細書で討議された原理および利点のいずれも、任意の好適な形状のデバイス構成に適用され得る。
上述のように、直列接続されたＦＥＴ（２４０、図１０）は、バイポーラトランジスタ（２２５、図１０）を保護するために「ピンチオフ」されるべきである。デバイスをピンチオフする能力は、各ゲート電極から延在する空乏領域がデバイス幅の半分超延在できることに依存する。
図１４は、デバイス構造を示しており、ベースの深さがＷｂで表され、ゲート間の距離が２ａで表されている。コレクタのドーピング濃度（コレクタ領域１０８における）は、Ｎｃである。一般に、以下の式のため、良好な電流の取り扱いのためには、比較的高濃度にドープされたコレクタが所望される。
Figure 0006316908
 式中、Ｊｍａｘは、最大電流密度であり、ｅは、電子の電荷であり、Ｖｓａｔは、半導体材料の飽和電圧である。Ｎｃは、国際単位で表現され、よって立法メートル当たりのドーピング濃度である。よって１×１０１７ｃｍ−３と表現されるドーピング濃度は、上式において、並びに以下のＶｐおよびＢＶｃｅｏの式において使用するためには１×１０２３ｍ−３に変換される。
しかしながら、Ｎｃは、直列接続されたＦＥＴのピンチオフ電圧においても、およびバイポーラトランジスタである場合は降伏電圧においても、一役を果たし得る。ピンチオフ電圧Ｖｐは、以下の式によって与えられる。
Figure 0006316908
 式中、ａは、トランジスタの幅の半分（ゲート間距離の半分）であり、εｓｉは、半導体（一般的にはシリコン）の誘電率である。シリコンの比誘電率は、約１１．６８である。
このようにＮｃを増大させることは、デバイスをより幅広にすることと同様に、ピンチオフ電圧を増大させる。
バイポーラトランジスタの降伏電圧に目を転じると、ＢＶｃｅｏは、以下の式で表現され得る。
Figure 0006316908
 式中、Ｅｍａｘは、定数であり、デバイスの材料が降伏せずに耐え得る最大電界を表し、以下の式によって最大デバイス電圧Ｖｍａｘに関連付けられ得る。
Figure 0006316908
典型的に我々はバイポーラトランジスタが降伏する前にピンチオフが発生することを希望するため、我々は以下の式を書くことができる。
Figure 0006316908
図１５ａおよび１５ｂは、これらの式をデバイスの文脈内に置くものであり、図中、ａは、０．５マイクロメートルに等しい。しかしながら、他のデバイス幅も使用され得ることが理解されるべきである。デバイス幅およびチャネルドーピングは、変更されてもよく、それゆえ、はるかに幅広なデバイス（例えば４マイクロメートル）は、１×１０１６ｃｍ−３に低減されたドーパント濃度で約３０Ｖでカットオフするように配置され得る。
図１５ａは、電流密度の観点からはより多くのドーピングが良いことを示しているが、図１５ｂは、ピンチオフおよび降伏の観点からはより少ないドーピングが好ましいことを示している。しかしながら、依然として良好な電流密度を提供しつつ、バイポーラトランジスタ降伏電圧に関して、プロセス変動に対応するために十分な安全マージンを有するピンチオフ電圧に到達するように、ドーピング濃度を選択することができる。そうは言っても、キャリアフロー経路は、シミュレーションにおいてエミッタ面積に関連付けられており、よって電流密度は、エミッタサイズを増大させることによって（例えば図９における方向ｙ−ｙに沿ってエミッタ長を増大させることによって）、デバイス全体のより高い通電能力のためにトレードされ得る。
図面では、領域１１２および１１６は、トレンチの絶縁壁に当接するとして示されている。この通りである必要性は必ずしもなく、より低濃度にドープされたＮ型領域が領域１１２および１１６からトレンチ壁に延在し得る場合は、高濃度にドープされた領域１１２および１１６は、トレンチの絶縁壁から離間して位置付けられてもよい（これは、それらとの金属接点を作製してＰ＋領域１１１と接触することを容易にし得る）。
示されている実施形態では、エミッタおよびベースを取り囲むトレンチは、本開示の電流制御デバイスをウェハ内の他のデバイスから分離する分離された槽状体を画定するために役立っている。しかしながら、この通りである必要性は必ずしもなく、ゲートを画定するトレンチがＮ＋層内に延在するが、最下部の絶縁層１０４までは延在しない図１６に示されるように、ゲートを画定するトレンチは、分離された槽状体を画定するトレンチとは異なってもよい。
絶縁ウェル内にそのより小さいゲートを有する比較的小さい駆動ＦＥＴを形成することは、駆動ＦＥＴ２１５に関連付けられた寄生ゲート容量が、従来のＩＧＢＴのそれよりもはるかに小さいべきであることを意味する。結果として、スイッチングにおける過渡電流フロー、すなわち突入電流は、はるかに低減され得、導通状態と非導通状態との間でデバイスを駆動することはより容易、かつ、より低電力消費になる。
要するに、バイポーラトランジスタを過度の電圧から保護するために直列接続されたＦＥＴが設けられるが、バイポーラトランジスタを使用してピンチオフされたＦＥＴのチャネルにキャリアを注入し、それをスイッチオンすることができる。これは、より高利得のバイポーラトランジスタ（例えば、５０超の利得を有するバイポーラトランジスタ）が使用されることを可能にする。バイポーラトランジスタは、そのより高い利得のおかげで、所与のデバイス電流に対してより少ないゲート電流を消費し、よってバイポーラトランジスタを駆動するデバイスは、それほど大きな電流を供給する必要がない。これは、より小さい駆動ＦＥＴが使用されることを可能にし、低減されたゲート容量につながる。
ドーピングをＰ型とＮ型との間で反転させて、ＦＥＴと併せて、より高利得のＰＮＰトランジスタを形成してもよい。トランジスタデバイスは、平面図では対称的に描かれているが（図９に示される実施形態では、２回の回転対称性および２回の鏡面対称性）、他の形状（線形、競走場等）も可能である。
本明細書で提示される請求項は、米国特許庁での使用に好適な単一従属形式であるが、しかしながら、各請求項は、同じ種類の任意の先行する請求項に従属することを意図することが推測されるべきである（それが明らかに不可能である場合を除き）。
本開示の態様は、様々な電子デバイスに実装され得る。電子デバイスの例としては、消費者電子製品、パッケージ化されたスイッチコンポーネント等の電子製品の部品、電子試験機器、セルラー通信インフラストラクチャ等が挙げられ得るが、これらには限定されない。電子デバイスの例としては、精密器械、医療デバイス、無線デバイス、スマートフォン等の移動電話機、電話機、テレビ、コンピュータモニタ、コンピュータ、モデム、携帯型コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートウォッチ等の着用型コンピューティングデバイス、携帯情報端末（ＰＤＡ）、車両用電子機器システム、電子レンジ、冷蔵庫、カーエレクトロニクスシステム等の車両用電子機器システム、ステレオシステム、ＤＶＤ再生装置、ＣＤ再生装置、ＭＰ３再生装置等のデジタル音楽再生装置、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、携帯メモリチップ、洗濯機、乾燥機、洗濯乾燥機、リストウォッチ、置時計等が挙げられ得るが、これらには限定されない。更に、電子デバイスは、未製品を含み得る。
文脈上別段の解釈を明らかに必要としない限り、本明細書および本請求項を通じて、「含む（comprise）」、「含む（comprising）」、「含む（include）」、「含む（including）」等の語句は、排他的または網羅的な意味に対立するものとしての包括的な意味で、つまり「含むが、それらには限定されない」の意味で、解釈されるべきである。一般に本明細書で使用するとき、「連結された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。同様に、一般に本明細書で使用するとき、「接続された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。なお、「本明細書で（herein）」、「上（above）」、「以下（below）」という語句、並びに類似する意味の語句は、本出願で使用するとき、本出願の任意の特定の部分ではなく、全体としての本出願を指すものとする。文脈が許容する場合、上の「特定の実施形態の詳細な説明」内の単数または複数を使用している語句は、それぞれ、複数または単数も含み得る。文脈が許容する場合、２つ以上の項目のリストに関する「または」という語句は、同語句に関する以下の解釈の全てを包含することを意図する：リストに記載の項目のうちのいずれか、リストに記載の項目の全て、およびリストに記載の項目の任意の組み合わせ。
その上、本明細書で使用される条件付きの文言、なかでも、「できる（can）」、「できた（could）」、「し得た（might）」、「し得る（may）」、「例えば（e.g.）」、「例えば（for example）」、「等（such as）」等は、特に指示のない限り、または使用されている文脈内で別様に理解されない限り、特定の実施形態が特定の特長、要素、および／または状態を含む一方で、他の実施形態はそれらを含まないと伝えることを一般に意図する。それゆえ、このような条件付きの文言は、特長、要素および／若しくは状態がいずれかの点で１つ若しくは２つ以上の実施形態のために必要とされること、または１つ若しくは２つ以上の実施形態がこれらの特長、要素および／若しくは状態がいずれかの特定の実施形態に含まれるかどうか、若しくは行われるかどうかを（著者の声明若しくは促しと共に、若しくはそれらなしに）決定するための論理を必ず含むと暗示することを一般に意図しない。
特定の実施形態が説明されたものの、これらの実施形態は、例としてのみ提示されており、本開示の範囲を限定することを意図しない。実際、本明細書に記載の新規の装置、方法、およびシステムは、様々な他の形態に具現化され得る。更に、本開示の趣旨から逸脱することなく、本明細書に記載の方法およびシステムの様々な省略、置換、および形態の変更がなされ得る。例えば、ブロックが所与の配置において提示されている一方で、代替的な実施形態は、異なるコンポーネントおよび／または回路トポロジーによって類似の機能を実行し得、いくつかのブロックが削除、移動、追加、分割、結合、および／または変更され得る。これらのブロックの各々は、様々な異なる方法で実装され得る。上述の様々な実施形態の要素および行為の任意の好適な組み合わせを組み合わせて、更なる実施形態を提供することができる。添付の請求項およびそれらの等価物は、本開示の範囲および趣旨に属するような形態または変更を包含することを意図する。

Claims (19)

  1. 電流フロー制御デバイスであって、
    バイポーラトランジスタと、
    前記バイポーラトランジスタと直列の電界効果トランジスタと、
    駆動電界効果トランジスタとを備え、
    前記バイポーラトランジスタおよび前記電界効果トランジスタが、半導体の分離された領域内に配され、
    前記駆動電界効果トランジスタが、該駆動電界効果トランジスタのゲートを前記バイポーラトランジスタから分離するように配置されたトレンチ内に形成されたゲートを有する、電流フロー制御デバイス。
  2. 前記駆動電界効果トランジスタが、前記電界効果トランジスタおよび前記バイポーラトランジスタの両方に連結されている、請求項１に記載の電流フロー制御デバイス。
  3. 前記電流フロー制御デバイスの第１の側に配され、前記駆動電界効果トランジスタの前記分離されたゲートに接続されたゲート端子と、
    前記電流フロー制御デバイスの前記第１の側に配され、前記バイポーラトランジスタに接続されたエミッタ端子と、
    前記電流フロー制御デバイスの前記第１の側に配され、前記電界効果トランジスタに接続されたコレクタ端子と、を更に備えた、請求項２に記載の電流フロー制御デバイス。
  4. 前記駆動電界効果トランジスタのソースが、前記バイポーラトランジスタのベースに電気的に接続されている、請求項２に記載の電流フロー制御デバイス。
  5. 前記バイポーラトランジスタが、５０超の利得を有する、請求項１に記載の電流フロー制御デバイス。
  6. 電流フロー制御デバイスであって、
    半導体の分離された領域内部の電界効果トランジスタと直列に組み合わせられたバイポーラトランジスタと、
    トレンチ内に形成されたゲートを有する駆動電界効果トランジスタであって、前記駆動電界効果トランジスタの前記ゲートを前記バイポーラトランジスタから分離するように配置されている、駆動電界効果トランジスタと、を備えた、電流フロー制御デバイス。
  7. 前記電流フロー制御デバイスが、３端子デバイスであり、前記バイポーラトランジスタのエミッタ領域に接続された第１の端子と、前記電界効果トランジスタのドレイン領域に接続された第２の端子と、前記駆動電界効果トランジスタの前記ゲートに接続され、前記電流フロー制御デバイスを通る電流フローを制御する制御端子と、を有し、前記３つの端子が、前記電流フロー制御デバイスの同じ側に設けられている、請求項６に記載の電流フロー制御デバイス。
  8. 前記電流フロー制御デバイスが、前記分離された領域内に縦に形成され、前記電界効果トランジスタのドレイン領域が、前記電流フロー制御デバイスへの接続のための端子を有する電流フロー制御デバイスの表面より下の、前記電流フロー制御デバイスの最も低い部分に形成されている、請求項６に記載の電流フロー制御デバイス。
  9. 前記ドレイン／コレクタ電流が金属接点への接続のために前記電流フロー制御デバイスの表面に持ってこられ得るように、前記ドレイン領域と同様にドープされ、前記バイポーラトランジスタのエミッタ領域から離間して配された縦の領域を更に含む、請求項８に記載の電流フロー制御デバイス。
  10. 前記バイポーラトランジスタが、５０超の利得を有するＮＰＮトランジスタである、請求項６に記載の電流フロー制御デバイス。
  11. 前記トレンチが、前記ゲートに対する接点に対向して塞がれている、請求項６に記載の電流フロー制御デバイス。
  12. 前記電界効果トランジスタのドレイン領域における電圧が前記駆動電界効果トランジスタの前記ゲートにおける電圧を所定のしきい値上回るとき、前記電界効果トランジスタがピンチオフするように構成されている、請求項６に記載の電流フロー制御デバイス。
  13. 前記駆動電界効果トランジスタの前記ゲートが、前記駆動電界効果トランジスタの前記ゲートを前記バイポーラトランジスタから分離するように配置された第２のトレンチ内にもあり、前記トレンチと前記第２のトレンチとが、対向する構造物であり、前記電界効果トランジスタが、前記対向する構造物の間に形成されて、前記対向する構造物間のチャネルを画定し、前記電界効果トランジスタのピンチオフ電圧が、前記対向する構造物間の距離に基づいている、請求項１２に記載の電流フロー制御デバイス。
  14. 前記対向する構造物が、５マイクロメートル未満離隔されている、請求項１３に記載の電流フロー制御デバイス。
  15. 前記電界効果トランジスタの前記ピンチオフ電圧が、前記対向する構造物間の領域内のコレクタドーピング濃度に基づいている、請求項１３に記載の電流フロー制御デバイス。
  16. 前記電流フロー制御デバイス内のチャネルの導電性が、前記駆動電界効果トランジスタの前記ゲートで受け取られた信号によって制御される、請求項６に記載の電流フロー制御デバイス。
  17. 電流フロー制御デバイスであって、
    バイポーラトランジスタと、
    前記バイポーラトランジスタと直列の第１の電界効果トランジスタと、
    前記バイポーラトランジスタのベースに電気的に接続されたソースと、前記第１の電界効果トランジスタおよび前記バイポーラトランジスタの間のノードに電気的に接続されたドレインと、を備えた第２の電界効果トランジスタと、
    前記バイポーラトランジスタ、前記第１の電界効果トランジスタ、および前記第２の電界効果トランジスタを取り囲む絶縁ウェルであって、前記デバイスを前記デバイスと同じダイ上に配された他の回路要素から絶縁するように構成されている、絶縁ウェルと、を備え、
    前記第２の電界効果トランジスタが、該第２の電界効果トランジスタのゲートを前記バイポーラトランジスタから分離するように配置されたトレンチ内に形成されたゲートを有する、電流フロー制御デバイス。
  18. 前記第１の電界効果トランジスタのソースおよび前記バイポーラトランジスタのコレクタが、各々、前記絶縁ウェル内に共通領域を備える、請求項１７に記載の電流フロー制御デバイス。
  19. 前記バイポーラトランジスタが、前記第１の電界効果トランジスタの空乏領域内にキャリアを注入して、前記第１の電界効果トランジスタをオンにするように構成されている、請求項１７に記載の電流フロー制御デバイス。
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