CN107222190B - 组合式隔离器与功率开关 - Google Patents

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Abstract

本发明公开了组合式隔离器与功率开关。此类器件可用于将诸如控制编译器的低电压部件与在高电压下工作的电动机或发电机隔离。该组合式隔离器与功率开关包括将内部功率从其低电压侧传递到高电压侧的开关驱动器电路的电路。该组合式隔离器与开关紧凑且易于使用。

Description

组合式隔离器与功率开关
技术领域
本公开涉及包括组合式隔离器与开关的产品。
背景技术
存在期望控制在相对高的电压域内工作的开关的情形。许多相对高电压的开关实现为半导体器件，因为这些通常比机械开关更可控、更快且更紧凑。然而，经常要求确保与高电压开关相关联的危险电压不能沿着用于高电压开关的控制路径传播。
发明内容
根据本公开的教导，提供了一种组合式隔离器与功率开关。该组合式隔离器与功率开关可以设置在芯片(集成电路)级封装件中，或者作为单个部件或者与封装件内的其它部件相结合。在单个封装件内提供隔离器与功率开关意味着，制造商能够注意提供信号调节或编码的所有权以提供对于由于电噪声导致的误操作的增强的免疫性。制造商还能够增加在隔离器的高电压侧的信号处理能力以对跨隔离器传输的信息译码。该电路系统可以包括验证改变开关的状态的消息是有效指令和/或允许询问开关的状态的电路。
在本公开的第一方面，提供一种组合式隔离器与功率开关，包括：隔离器，其与信号输入节点可操作地连接且布置成向半导体功率开关的控制节点供给控制信号，所述半导体功率开关连接在第一开关节点与第二开关节点之间，并且其中所述半导体功率开关包括与场效应晶体管串联组合的双极型晶体管。有益地，功率开关位于半导体的隔离区域内。
有益地，隔离器是基于变压器的隔离器，其中变压器的线圈利用集成电路制作技术形成在衬底上，诸如半导体或玻璃衬底。该隔离器是快速的且具有良好的隔离能力，能够承受几KV的电压差。
隔离器可以完全地或者部分地形成在包含半导体功率开关的半导体裸片(die)上。可替代地，隔离器或每个隔离器可以形成在不同于包含功率开关的裸片的裸片上。
优选地，隔离器还包括从第一电压域向第二电压域提供功率的传递布置。经常地但不是必要地，第一电压域可以被视为相对低电压域，第二电压域可以视为相对高电压域。相对低电压域可以在相对于第一地电压的例如1.8伏、3.3伏或5伏的几伏电压下工作。相对高电压域可以工作在几百伏或以上的范围内，例如115V，230V，400V，800V，1200V，1800V，是示范性的而不是限制性的范围。
来自第一域的功率可用于为信号处理电路供给能量且向功率开关的控制节点提供信号。
本公开的另一方面涉及组合式隔离器与功率开关，其包括：隔离器，被配置来在第一电压域和第二电压域之间传输数据；半导体功率开关，其操作耦接到所述隔离器，并被配置来接收在第二电压域中的控制信号；功率传输电路，其包括第二隔离器，所述功率传输电路被配置来从第一电压域向第二电压域传输功率；以及封装件，其包封所述半导体功率开关，所述隔离器以及所述第二隔离器。
所述组合式隔离器与功率开关还可以包括耦接在所述隔离器和所述半导体功率开关之间的接收器和开关驱动器，其中所述半导体功率开关被配置为通过所述接收器和开关驱动器接收控制信号。所述功率传输电路可以被配置来向所述接收器和开关驱动器提供直流功率。
所述第二隔离器可以包括变压器，所述变压器包括设置在半导体衬底上或内的由导体形成的线圈。所述功率开关可以形成在所述半导体衬底内。
所述功率开关可以包括与双极晶体管串联的场效应晶体管。所述功率开关还可以包括耦接到所述双极晶体管的驱动场效应晶体管。所述驱动场效应晶体管可以包括绝缘栅。
本公开的另一方面还涉及一种制造组合式隔离器与开关的方法，所述方法包括：将隔离器和功率开关封装在共用的集成电路封装件内，其中所述隔离器包括通过开关驱动器与所述功率开关的控制节点连接的微型变压器，并且其中所述功率开关包括与场效应晶体管串联的双极型晶体管。
所述方法还可以包括：在共用半导体裸片上形成所述功率开关以及至少一部分所述隔离器。替代地，所述功率开关可以形成在第一裸片上，而所述隔离器可以形成在第二裸片上。
附图说明
现在将参考附图通过非限制实施例的方式来描述依照本公开教导的器件的实施方案，在附图中：
图1是依照本公开的教导的组合式隔离器与功率开关的示意图；
图2是示出了用于测试双极型晶体管的击穿构造的图；
图3是现有技术的绝缘栅双极型晶体管的剖面图；
图4是US 8736343的摘录，用于示出在微型变压器的任一侧的发射器和接收器布置的目的；
图5是示出在图4的电路中选定波形的时序图；
图6是功率开关晶体管的第一实施方案的剖面图；
图7是图6所示的晶体管的上部的剖面图；
图8是具有集成驱动FET的本公开的实施方案的平面视图；
图9是图6所示的器件的等价电路；
图10a和10b是对于各种集电极电压作为距图9的器件顶部的距离的函数的器件内电势的绘图；
图11示出了图6所示的布置的变型例；
图12是图11所示的器件的等价电路；
图13是示出能够应用于全部实施方案的另一变型例的剖面图；
图14是依照本公开的教导的另一器件的平面视图；
图15a以平面视图更详细地示出了图14的器件的部分，图15b示出了器件的剖面图；以及
图16示出了剖面图，为了论述本公开的实施方案的器件物理过程的目的；
图17是功率开关的另一实施方案的剖面图；
图18是通过与图17的平面正交的平面的剖面图；
图19是图17和图18中所示的晶体管的平面视图；
图20是图17至图19中所示的晶体管的等价电路；
图21a至21c分别示出了耗尽区界限、基极电流分布和发射极电流分布；
图22示意性地图示出E场强度；
图23示意性地示出了FET电流密度；
图24示出了器件结构，为了在其中定义空间变量的目的；
图25a和25b分别示出了电流密度对掺杂密度，以及夹断电压和击穿电压对电流密度；
图26是通过功率开关的另一实施方案的剖面图；
图27示出了具体实施组合式隔离器与功率开关的封装器件；
图28示出了使用本公开的实施方案的DC到3相AC转换器；
图29示出了使用组合式隔离器与功率开关形成的半桥；
图30示出了用于形成H桥驱动电路的组合式隔离器与功率开关；
图31示出了利用组合式隔离器与功率开关形成的三电平中性点钳位；以及
图32示出了图31所示的电路的变型例。
具体实施方式
下面的一些实施方案的详细说明呈现了具体实施方案的各种说明。然而，本文所描述的创新能够以多种不同的方式来具体实施，例如，如权利要求所限定和涵盖的。在该说明书中，参考了附图，其中相似的附图标记可以指代相同或功能上相似的元件。将理解的是，在图中所示的元件不一定是按比例绘制。而且，将理解的是，一些实施方案可以包括比图中所示更多的元件和/或图中所示的元件的子集。此外，一些实施方案能够并入来自两个或更多个图的任何适合的特征组合。
一些晶体管结构显示在图中。不同的掺杂浓度和掺杂类型的各个区域显示在图中并且为图解方便以边界线来标示。应当意识到，由于所使用的掺杂技术，边界可以是扩散区域。此外，诸如“竖直”的术语是指如适当的图(或多个图)所取向的器件。
图1是示出依照本公开的教导的组合式隔离器与功率开关10的实施方案的部件的电路图。组合式隔离器与功率开关10能够被提供作为五端子器件，如图1所示。组合式隔离器与功率开关在该实施例中具有位于第一电压域V1中的三个端子以及位于第二电压域V2中的两个端子。在该实施例中是低电压域的第一电压域V1中的端子包括：第一电源端子12，其布置成在使用时接收正电源电压Vdd1；第二电源端子14，其布置成在使用时与GND连接(但是可同等地指示为Vss1)；以及第三端子16，其接收开关控制信号。开关控制信号可以通过适当的控制系统来提供，例如由微控制器20来提供。
微控制器20可以布置成提供适合于跨隔离器传输的形式的控制信号，隔离器诸如为基于变压器的隔离器30。该信号可以是1s和0s的交替模式。然而，通常更期望的是，组合式隔离器与功率开关被配置为响应于开关控制信号，为简化，开关控制信号可以是有效(逻辑1)以将功率开关接通且无效(逻辑0)以将功率开关关断的信号。基于如图1所示的变压器或者基于电容器(其可以取代变压器30使用和/或取代变压器60使用)的隔离器不能充分地响应于低频(DC)电压并且因此期望包含驱动器40以接收来自输入节点16的输入信号以及将其变换成适合于驱动隔离器的形式。驱动器40能够实现多个可能的信号处理方案。例如，驱动器可以实现振荡器，该振荡器可以取决于控制信号的状态被启用或禁用从而实现开-关键控、OOK、编码方案。该装置公开于发明人为YUN RUIDA、SUN YUANJIE和CHEN BAOXING且由Analog Devices Global所有的EP专利公开第2996246号中。通过诸如不同长度的脉冲或者诸如来自上升沿的两个脉冲和来自下降沿的一个脉冲的不同长度的脉冲串的可区分信号对控制信号的下降沿和上升沿编码的其它方案公开于Analog Devices,Inc.所有的美国专利第8,736,343号中，并且通过引用方式(以及尤其是引用图4、图5和图6以及详细说明编码和译码电路的相关联的文本的教导)合并于此。其它选择包括使用多个变压器来分别地发送开信号和关信号以将触发器的节点置位和复位(参见作为示例的美国专利8,7363,43的图1)，但是单个变压器用于数据传输是优选的，因为其减少了变压器在诸如半导体裸片的衬底上所使用的区域。
驱动器40的输出提供给微型变压器30的初级绕组31。在初级绕组31中的交变信号，诸如脉冲，建立了与变压器30的次级绕组32耦合且向接收器与开关驱动器50的输入提供信号的磁场。接收器与开关驱动器50接收来自变压器的编码信号并且将其译码以恢复输入信号。编码和译码将在下文进行详述。
接收器与开关驱动器50需要一些功率来工作。为此目的，可以提供包括第二变压器60的功率传递电路。变压器的初级绕组61与DC-AC转换器66连接，DC-AC转换器66可以多振动器/振荡器的形式来提供。变压器60的次级绕组62与AC-DC转换器连接，例如，二极管整流器和适当尺寸的存储电容器以向接收器与开关驱动器提供DC电力。调压部件可以被提供以控制提供给接收器与开关驱动器的电压。
接收器与开关驱动器50与功率开关80的控制端子81。因此，功率开关80能够在控制端子81处接收来自隔离器30的信号。电流流动控制端子84和86形成了高电压域中的器件的两个端子。在此处给出的实施例中，开关技术包括双极器件，并且因此用于双极器件的术语是适当的。因此，端子84能够视为开关80的集电极，并且端子86可以被视为发射极。
双极型晶体管所存在的问题在于，它们通过的集电极-发射极电流与它们的基极电流相关。从与双极型晶体管相关的文献还已知，在基极开路的情况下作为集电极-发射极击穿电压的晶体管击穿电压BVCEO与BVCBO相关，BVCBO是在发射极浮动的情况下共发射极晶体管的集电极-基极击穿电压。在图2中示出了相对电路配置和击穿电压。BVCEO与BVCBO之间的关系由下式给出：
BVCEO＝BVCBO/(1/β)^(1/m) 等式1
其中β＝电流增益，以及
对于NPN硅晶体管，m＝4，对于PNP硅晶体管，m＝2。
因此，为了良好的击穿性能，非常期望低增益。
为了解决该低电流增益问题，提供了场效应晶体管FET来驱动基极电流。驱动FET可以被设置为分离的器件。然而，更紧凑的实现方式是在双极型晶体管的集电极区域内提供驱动FET。驱动器50仅不得不驱动驱动FET的栅极所呈现的负荷，而不是供给低增益双极型晶体管所要求的电流。该器件被称为绝缘栅双极型晶体管IGBT。
图3示意性地示出了现有技术的竖直IGBT 102的配置。IGBT可以水平地或者竖直地形成。竖直地形成晶体管减少了其在晶片上的足迹并且因此降低了晶体管的成本，但是这确实伴随着不得不与晶片的背面接触的不便。水平晶体管可以使得它们的全部连接在晶片的表面上，但是因此占据晶片的表面上较大的区域，并且因此成本更高。图3所示的晶体管包括承载晶片112，该承载晶片112是P型刹那族的并且金属触头113制作到该承载晶片112上。在P型承载晶片112上提供了半导体的N型区域114。区域114经常通过外延沉积来生长并且可以相对较厚，经常是在高电压器件中超过100微米。区域114经常相对轻掺杂且在图3中指示为N-，而区域112极其重掺杂且指示为P+。通常，区域116形成在P+承载晶片112与N-外延层114之间且比区域114更高度N型掺杂。该层116有助于防止穿通。P型区域120形成在N外延层114上。因此，结构是竖直PNP晶体管110的结构。高度掺杂的P+区域121可以被提供以利于金属导体与P区域120之间的接触。
形成了晶体管的基极的区域114的大的深度给予晶体管承受形成发射极的层112与形成集电极的层120之间的高电势差的能力。器件能够承受的最大电压与基极层的深度基本上线性地成比例。然而。较厚的基极区域趋于产生低电流增益，电流增益β经常接近于均一。因此，图3所示的高电压PNP晶体管具有能够充当开关且承受高电压的优点，但是如果期望通过大的集电极电流则其所招致的惩罚是大的基极电流。
可以提供驱动FET 123，使得FET的N型漏极区域是通过双极型晶体管的N型区域114形成。N型掺杂124设置在P型层120的部分中从而形成FET的源极端子。为了形成栅极，形成了从器件的表面延伸到N层114的沟槽130。沟槽通过诸如氧化物、氮化物或聚酰胺的电介质132加内衬，然后沟槽中填充导电材料34以形成栅极电极。导电材料可以是例如金属或掺杂多晶硅。
区域124与形成PNP晶体管的集电极的材料120相接触并且能够从层120的表面汲取电流，并且通过栅极的电压耗尽邻近绝缘体132的P型材料且因此形成邻近绝缘体132的N型沟道，电流可以供给到基极区域以使得双极型晶体管导通。
然而，图3所示的IGBT仍面对如下事实：驱动FET 123应当相对相当大而随着双极型晶体管的电流增益接近于均一而供给大的基极电流。结果，IGBT的驱动FET具有相对较大的栅极，该相对较大的栅极进而具有相对较大的栅极电容。这样的结果是快速的接通和关断IGBT(因为非常期望将其节省在高功率耗散方案中花费时间，在高功率耗散方案中通过大的电流同时暴露于大的电压降)，然后栅极浪涌电流仍达到几安培，虽然是在短的持续期间内。较低的电流产生了较慢的开关时间。
为了减小栅极驱动电流，期望的是减小栅极电容。这可以通过使得驱动FET较小来实现，但是进而这会减小所能供给双极型晶体管的基极的电流。双极型晶体管基极电流可以通过增加其电流增益来减小，但是这会导致击穿电压下降。因此，IGBT设计者面临着平衡栅极电流和击穿电压。
该大的栅极电容意味着，驱动电路50应当能够供应和吸收大的电流，这进而意味着应当设置附加的非集成式变压器作为用于驱动器50的电源产生的部分。该变压器的电流过大而不能使得变压器足够小型化而使其在芯片级封装件内并且肯定过大而不能利用集成电路制作技术来制作变压器。
然而，发明人之一认识到，可以将载流子注入半导体的全耗尽区域。这反直观观察使得发明人开发出这样的器件：其中修改双极型晶体管结构以便当处于关断(非导通)状态时在其内具有全耗尽区域。实际上，提供了串联连接的FET，其起到限制跨双极型晶体管而发生的电压的作用。这进而允许使用更高增益的晶体管，结果是驱动FET必须维持的基极电流减小，并且因此驱动FET可以较小，结果是其栅极电容能够减小，使得器件更易于驱动。一种替代的但是同样有效的看待新的开关器件的方式是将其视为耗尽模式FET，其中源极区域具有与FET相反类型的掺杂的掺杂插入物。因此，在N沟道FET中，P型层插入沟道中，该层与N掺杂区域配合以形成具有高度掺杂源极区域的NPN晶体管。
当处理诸如场效应晶体管的晶体管结构时常见的是将全耗尽区域视为不支持传导，因为例如耗尽FET的沟道的使用使得器件关断从而抑制电流在其漏极区域与源极区域之间流动。然而，发明人认识到，可以将FET偏压成夹断从而使得跨FET有大的电压降，但是仍能够将载流子注入耗尽区域而使得流经器件的电流可以开始。此外，由于载流子引起的电流流动使得FET接通，使得跨先前已经耗尽的半导体的区域不再有大的电压降，并且因此器件不遭遇相对较大量的功率耗散，因为器件的有效的导通电阻RON变得相对较小。
在本公开的实施方案中，以如下方式形成与双极型晶体管串联的FET：双极型晶体管的集电极通往FET的沟道区域。该FET可以视为降电压FET，因为其能够将双极型晶体管所见的电压从电源电压降至降电压FET的夹断电压。双极型晶体管可以被驱动好像器件整体是双极型晶体管，或者可替代地双极型晶体管可以仍与布置成提供用于双极型晶体管的基极电流的输入/驱动FET相关联。该方法还允许以更大的电流增益来制作双极型晶体管，并且因此双极型晶体管的驱动要求降低。这进而允许类IGBT器件的FET部分的尺寸减小。这进而减小了自驱动器50需求的电流并且结果是可以将功率传递电路中的变压器60的尺寸降至能够利用在半导体器件制作中使用的平版制版和蚀刻技术形成变压器60的程度。构成功率开关80的类IGBT器件的形成将在下文更具体地考虑。然而，为了完整性，现在论述在信号编码器40和接收器50中所使用的电路的实施例。
图4示出了逻辑信号隔离器200，其中来自一对边沿检测器202和204的编码的前沿和下降沿指示符被送到用于数据传输的单个变压器210。前沿和下降沿指示符被编码为不同的可区分信号。也即，自前沿检测器202输出的SET_HI信号区别于从下降沿检测器204输出的SET_LO信号。与变压器210的次级绕组210B连接(经常经由施密特(Schmitt)触发器或其它适合的波形整形电路，未示出)的接收侧电路系统随后基于那两个信号之间的区别来重构逻辑边沿。
图示出了实施例，其中边沿检测器202产生两个连续的短脉冲232和234作为前沿指示符，边沿检测器204仅产生了单个脉冲236作为下降沿指示符。脉冲232和234优选地在它们之间具有已知的固定间距。如果变压器210是高带宽微型变压器，则脉冲宽度可以窄至1ns或者甚至更小。边沿检测器202和204的输出是例如通过或(OR)门240来组合而驱动变压器的初级绕组210A。
构思是使用两个不同的可区分信号。它们无需是单个脉冲和双脉冲。例如，可以使用窄脉冲(例如，1ns)作为一个边沿指示符，并且可使用较宽的脉冲(例如，2ns)作为另一边沿指示符。接收器50能够区分两个信号是足够的。构思使其本身使用其它可区分信号，但是同时，不希望使用不必要复杂化的布置，或者在信号处理中增加任何大的延时。对于除了图示的那些信号之外的信号，OR门240可以用其它元件来取代，其有效地将边沿检测器的输出组合成用于驱动变压器的单个信号。
SET_HI信号中的两个脉冲之间具有已知的固定间距。两个脉冲的总的持续时间以及在SET_HI信号中它们之间的中间间隙，如果相对于输入信号中的两个前沿之间的最短间隔足够短，则将允许SET_HI脉冲与SET_LO脉冲之间有分辨率。
与次级绕组210B连接的接收器电路50恢复变压器210的输出，在SET_HI脉冲与SET_LO脉冲之间区分，并且将输入的逻辑信号重构为数据输出信号。更具体地，在节点252处接收到的脉冲对D型触发器254定时且还充当非可再触发边沿触发单稳多振动器256。多振动器256消除线路258上至少如脉冲232和SET_HI信号中的脉冲232与脉冲234之间的间隔的组合一样长的持续时间的脉冲。如果两个脉冲232和234各自近似是1ns的持续时间且它们之间的间隔具有类似的持续时间，则线路258上的脉冲应当至少长约2ns；在该实施例中使用3ns以允许有一定的“保持”时间来利于触发器254的定时。线路258与触发器254的D输入连接，与该触发器的复位输入连接，以及与反相器262的输入连接。反相器262的输出与边沿检测器264的输入连接，并且触发器254的QB输出(互补输出)与另一边沿检测器266的输入连接。边沿检测器264的输出连接到与(AND)门272和274中的每一个的一个输入。边沿检测器266的输出连接到AND门272的第二输入并且通过反相器276连接到AND门274的第二输入。依次地，AND门272的输出连接到置位/复位触发器278的置位输入，并且AND门274的输出连接到触发器278的复位输入。对应于毛刺滤波器接收到的数据入(DATA IN)信号的隔离且略微延时的版本的数据出(DATA OUT)信号出现在触发器278的Q输出处。
现在将参考图5的波形来解释该电路的操作。假设DATA IN输入具有波形302。在节点252处，接收到线圈(COIL)信号。边沿检测器202响应于输入信号的正向前进的前沿而生成脉冲232和234，并且边沿检测器204响应于输入信号的负向前进的尾沿而生成脉冲236。边沿触发单稳(ETMS)多振动器256生成线路258上的输出波形，如ETMS处所示。在ETMS信号中，脉冲232的前沿使得生成脉冲304。多振动器256响应于脉冲232的下降沿或者响应于第二脉冲234的任意沿均不无任何动作。仅在脉冲304已经输出后多振动器256才能够响应于新的输入，它是在接收到脉冲236的前沿时才这样做的。脉冲236的前沿的检测使得输出脉冲306。
两个初始脉冲中的第二个脉冲234被检测到，并且输出信号形成如下。当第一脉冲232对触发器定时时，触发器的D输入仍看到线路258上来自边沿触发的单稳多振动器的低输出。这意味着，触发器254的QB输出被设置为高值，并且Q输出被设置为低值。当第二脉冲234被接收到且对触发器254定时时，边沿触发的单稳的输出现在为高，触发器254的QB输出变换成低值，意味着触发器254的Q输出变高，如在图5上的“2脉冲检测”信号中脉冲308的前沿处。该H-L边沿是通过边沿检测器266感应的，这向AND门272的第二(下)输入产生脉冲310。边沿触发单稳的输出也供给反相器262的输入。因此，在传播延时通过反相器262后，边沿检测器264看到反相器262的输出处的高低变换(边沿)且作为响应而向AND门272的第一(上)输入以及AND门274的第一(上)输入生成正向前进的脉冲312。反相器262被设计成具有基本上等于从触发器254的D输入到QB输出的传播延时。因此，边沿检测器264和266向AND门272产生基本上同时的输出脉冲310和312。结果，AND门272的输出314同时从低变高并且将SR触发器278的置位(S)输入置位，并且作为DATA OUT信号的其Q输出变高。由于AND门274的第二(下)输入通过反相器276响应于边沿检测器266的输出，所以第一脉冲和第二脉冲对AND门274的输出没有影响并且不影响触发器278的输出。然而，当第三脉冲236触发边沿触发单稳256而产生其第二输出脉冲306时，如上所述，这使得在单稳输出脉冲的下降沿时在边沿检测器264的输出处产生脉冲。来自反相器276的AND门274的第二输入将在此时为高，因为其为低的唯一时间是当边沿检测器266的输出生成第二脉冲检测信号308时。因此，触发器278的复位(R)输入在来自边沿检测器的输出脉冲的下降沿时看到来自AND门274的输出脉冲316(加上传播延时)，并且触发器278复位，DATA OUT信号变低。
图6是通过依照本公开制作的器件的有源部分的剖面图。通常指示为400的器件形成半导体开关并且如果提供了输入/驱动FET则可以表现为好像其为IGBT一样，否则可以类似具有相对高增益的相对高电压双极型晶体管一样起作用。在该实施例中，器件400已经形成为竖直器件，因为这是一种有效的形成高电压开关的方式，因为晶片的深度能够用于设置器件400的击穿电压。因此，第一层412可以合理地重掺杂，例如在每立方厘米1018杂质的范围内，从而形成接触区域，该接触区域可以被看作好像其形成了IGBT或类似双极型晶体管的器件400的集电极一样。层414在第一层412上生长。这可以生长为外延层，并且在该实施例中是可以非常类似于结合图3所描述的N区域114的N型区域。区域414可以是多微米厚，并且在该实施例中是大约112微米厚，从而提供能够作为开关在1200伏下安全地操作的器件。具有至此所述的构造的晶片是商业上可得到的。器件的最上方区域418以图6中的扩展形式示出，但是没有示出到半导体区域的触头，但是图示出触头延伸通过其中的绝缘层中的间隙。层414比第一层412更轻地掺杂，例如每立方厘米具有大约1013供体的掺杂浓度。层414可以被视为形成了FET的延伸沟道的电压下降区域。增加层414的厚度能够增大器件所能承受的最大电压，同时使得层414较薄能够降低最大电压。
如图6所示，区域418能够在器件400的上表面以下延伸大约10微米，并且器件400和层412可以在器件400的上表面以下多于100微米。
N型层420形成在由电介质材料432加内衬且以类似于参考图3所描述的结构130、132和134的方式包围导体434的沟槽430限定(例如，包围或环绕)的区域内。然而，将图6与图3比较，能够看出，在N型外延层414上方的掺杂区域420是新的。
在图6中所示的器件400的另一特征是在该实施例中在绝缘沟槽430的开口端部下面形成与该开口端部接触的P型埋置区域422。P型层422能够有效地形成将N+区域420与外延N型区域414连接的相对窄的沟道424。在绝缘沟槽430内的导电材料434能够有效地充当其沟道424在区域420与区域414之间延伸的FET的栅极端子的导体。区域422的尺寸以及用于形成区域422的埋置层中掺杂的受体浓度和/或沟道424中的供体浓度能够改变以控制该区域412的电压并且因此区域414应当与栅极材料434的栅极电压做比较而使得P型区域422之间的N型沟道区域424变得耗尽并且因此限制N+区域420中的电势。P型区域450形成在N+区域420上方，并且形成高度掺杂的N+区域452形成有区域450。区域420，450和452配合而形成竖直NPN晶体管460。
这是与关于图3所描述的结构的另一区别，在图3所描述的结构中低增益PNP晶体管110形成为遍布器件的主体。图6中的NPN晶体管460的基极比图3中的PNP晶体管的基极明显薄，并且这样会产生较高的增益、较高的频率响应，但是较低的击穿电压。如图6所示，基极区域450具有小于2微米的厚度。在其它实现方式中，基极可以具有小于5微米或者小于10微米的厚度。
如果图6所示的器件要用作高电压NPN晶体管，则如图如图7所示的相对高度掺杂的区域458，可以将金属触头452a制到发射极区域452中，并且金属触头458a可以制到基极区域450中。在该布置中，另外的金属触头434a也可以制到能够控制区域422(图6)的电压的导电材料434上。如图7所示，金属触头434a、452a和458a延伸穿过形成在诸如氧化物层的电介质层462中的孔口。该结构的形成在本领域技术人员的知识范围内，并且在许多晶体管制作设施的标准硅或互补金属氧化物半导体(CMOS)工艺内提供。为方便，区域434和触头434a能够连接到发射极触头452a。图7的器件可以形成在裸片上，使得驱动晶体管位于裸片上的其它地方从而模仿IGBT功能。
然而，图6所示的结构还可以具有形成于其中的集成的、竖直形成的驱动FET，使得IGBT等价器件能够形成，但是在双极晶体管段中具有较高的增益。这可以通过修改器件的部分以包含如图8所示的驱动FET来实现。
驱动FET能够通过将器件的一些部分中的P+区域458用抵接或邻近一个或多个沟槽的壁的N+材料取代来形成，并且因此能够在形成发射极的同时来完成，因此这不会招致任何额外的处理步骤。在图8所示的器件中，N+区域460形成了驱动FET的源极。在图9中标示为515的驱动FET的源极连接到图9所示的等价电路中的双极型晶体管的基极，并且因此无需采取措施来将区域470与基极450/458隔离。
返回图7和图8，双极型晶体管的N型区域420(图7中示出)还形成了这些器件中的驱动FET 515的漏极。在使用时，驱动FET打开了电流从集电极区域420流经驱动FET的沟道到达区域470的路径，其中电流随后流到区域458且因此到达NPN晶体管的基极。区域458和470可以通过金属层彼此连接。
在如图6所示的该器件结构中，区域422布置成在使用中当电压超过大约30伏的夹断电压(但是在其它实现中夹断电压可以更大或者可以更小)且双极型晶体管非导通时完全夹断沟道424。结果，跨通过区域420、450和452形成的NPN晶体管500的电压限于大约30伏，而无论跨整个器件的电势差如何，其可以超过1000伏。
该器件在用户看来像是具有集电极C和发射极E以及栅极G的IGBT。
为了使得串联FET 510更稳健，有益的是提供串联FET作为结型FET。这能够避免形成栅极绝缘层，如在金属氧化物半导体场效应晶体管(MOSFET)中所见的，其可能在高电压下损坏。结果，图6的沟槽432在其底部(如图中所示取向)开通而使得受沟槽的绝缘壁约束的导体434与P+区域422接触。导体434可以被提供为金属，或者其可以是更多P+掺杂硅，例如多晶硅。
返回图9，能够看出串联FET 510的栅极能够与双极型晶体管500的发射极接触。因此，参考图8，可以利用导电材料434制成金属触头，并且金属触头能够连接到发射极触头。在该情形下，带沟槽的区域可以通过附加的壁518细分成两个区域520和522，也如图8所示。该附加的壁518可以是由任何适合的电介质材料形成的绝缘壁。区域520形成了到达串联JFET的P+区域422的过孔。邻近N+掺杂470的区域522充当控制FET 515的栅极。区域522被沟槽的绝缘材料约束在器件的图示表面的下方，使得控制/驱动FET的栅极形成在绝缘阱内并且不应暴露于串联FET所见的高电压。这能够在供给到驱动FET的栅极的驱动电压与晶体管所开关的电压之间提供良好的绝缘。然而，在一些实现中，驱动FET的MOSFET式样可以通过结型FET来取代。
形成相对较小的驱动FET(其较小的栅极在绝缘阱内)意味着与驱动FET 515相关联的寄生栅极电容应当比常规的IGBT小得多。结果，在开关时暂态电流流动，即浪涌电流，可以大幅减少，并且能够更容易且更低功耗地来在导通状态与非导通状态之间驱动器件。驱动FET能够较小，因为双极增益可以比常规IGBT大得多。
图10a和图10b示出了对于各种集电极电压Vc依照图7至图9的器件内作为处于关断状态的器件的距离的函数的电势的绘图。图10a示出了随着器件的发射极靠近区域550电压下降，其中双极型晶体管的集电极与发射极之间的电压Vce更快速地下降。在图10b中更详细示出区域550，并且显示出，在一些实施方案中，在距发射极大约6μm与双极型晶体管的基极的在距发射极大约2μm处的边缘之间的距离处，电压被限制为串联FET510的夹断电压。因此，NPN双极晶体管不应暴露于危险电压。
返回图6，已经表明区域412是相对高度掺杂的。然而，不规定掺杂的类型。能够看出，N型掺杂使得区域412是N+，得到了自然的器件结构，因为这则形成了FET的N型扩展。N+掺杂可以在每cm3 1019或更多杂质的区域内。
然而，不太直观地，区域412可以可替代地掺杂为P+，从而有效地形成与FET串联连接的PNP晶体管，其中区域422形成串联PNP晶体管的集电极，区域414形成基极，区域412形成发射极。PNP晶体管的基极与串联FET的漏极电连接。该器件显示在图11中。另一区域580可以设置在P型区域412与N型外延层414的中间。另一区域580可以相对于区域412和414非常薄。另一区域580可以相对高度N型掺杂而形成防穿通层。
图11所示的结构的等价电路显示在图12中。将图12与图9比较，但是图示出了NPN晶体管500通过输入绝缘栅驱动FET 515接收其基极电流。此外，两者示出了JFET 510与NPN晶体管500的集电极串联。然而，通过包含附加的P型掺杂，另一PNP晶体管600形成为使其发射极与一个端子610连接，而其集电极与端子360连接。在该器件中，端子610可以视为漏极或发射极，端子620是源极或集电极，端子630是栅极，在该端子630处名义上没有DC电流。
该器件会由于整体作用的两个双极型晶体管而展现出较高的增益，使得通过器件的电流Idev由下式给出：
Idev＝(βpnp+1)*(βnpn+1)*Imos 式2
其中
βpnp是PNP晶体管的增益(可以非常低)，
βnpn是NPN晶体管的增益，以及
Imos是流经输入MOSFET的电流。
由于跨N型外延层414的载流子是空穴，所以图11所示的布置具有比图6或图8所示的器件低的导通电阻，但是因为这些是少数载流子，它们比多数载流子慢且因此器件应当具有比图6所示的器件慢的响应时间，在图6所示的器件中跨外延层414的载流子是电子并且多数载流子更快速地移动通过层414。
在模拟中，非常大的双极型晶体管电流沿竖直方向在沟槽之间的中途流动，并且在沟槽结束后顺从相似的路径。尚未发现这是个问题，但是其可有益于使电流流动更均匀通过晶体管的主体扩散。这可以通过在夹断区下方的极小距离处在串联FET中形成不连续来前进。这可以通过将不同掺杂密度的区域放置在FET的延伸沟道部内来实现。取图6的布置作为实施例，在图13中指示为620的较低掺杂的小区域被提供以扩散电流流动。相反掺杂的相对小的区域可以替代地或者另外地起到扩散电流流动的作用。
图14是依照本公开的晶体管的实现的上表面的平面视图。包含多个线性形成的发射极和栅极的沟槽区域通常表示为700。浮动掺杂沟槽702、704和706环绕器件以减小器件周围的E场的强度。在图15a和图15b中更详细地示出了沟槽区域700的部分710。浮动掺杂沟槽702、704和706可以任何适合的形状围绕沟槽区域700。
在图15a和图15b中，扩展区710用来图示说明在其脚部闭合的沟槽的驱动晶体管结构能够形成为邻近与串联FET的连接。金属轨迹730形成了与控制栅极的连接，该控制栅极是驱动晶体管515的栅极，驱动晶体管515具有类似于上文关于图3所述的结构，除了驱动晶体管会占据器件的相对小的区域(例如，大约1％左右)。如图15b所示，控制栅极730通过电介质材料732与在其脚部闭合的沟槽连接。N+植入物734形成为邻近沟槽的绝缘壁并且与图15b的器件中的P+植入物736电连接。将正电压施加到控制电极730上会使得闭合的沟槽中的绝缘栅材料738耗尽邻近沟槽的P型材料并且因此将电流从集电极材料720经由耗尽的沟槽传导到N+植入物734。从这里，电流可被截取且供给到IGBT的通常表示为750的基极区域，或者电流可以传递到区域736并且注入形成为邻近驱动FET且受栅极730约束的晶体管的基极层450中，并且该已经通过与驱动FET相关联的双极型晶体管获得的该附加电流能够供给到IGBT器件的基极区域。这可以得到驱动FET和达灵顿晶体管构造，在图15b中示出了该构造。在区域750中，其中FET的栅极连接到与IGBT发射极相同的电势，沟槽在其底部开口而使得植入物422能够保持在如结合图6所述的发射极电压。该构造覆盖了晶体管的带沟槽的发射极/基极区域的大多数，例如，大约99％。
如前所述，串联连接的FET可布置成“夹断”从而保护双极型晶体管。夹断器件的能力可取决于从每个栅极植入物422延伸出的耗尽区能够延伸该器件的相关联的沟道的宽度的大约一半以上。
图16示出了器件结构，基极深度由Wb指示，限定了沟道宽度的植入区域422之间的距离指示为2a。在图16中，集电极掺杂浓度是Nc。一般地，为了良好的电流处置，相对高度掺杂的集电极期望为
Jmax＝NceVsat 式3
其中Jmax是最大电流密度，e是电子上的电荷，Vsat是半导体材料的饱和电压。
然而，Nc还能够在串联连接的FET的夹断电压以及还在双极型晶体管的击穿电压中起到一定作用。夹断电压Vp由下式给出
Figure BDA0001251796620000171
其中a是晶体管的宽度的一半(植入区域422之间的距离的一半，因为每个区域会随着施加的沟道到栅极电压而生长，我们仅考虑耗尽区中的每一个生长沟道宽度一半的期望)，εsi是通常为硅的半导体的电容率。硅的相对电容率是大约11.68。Nc是式4中的SI单位，因此以每立方米的杂质来表达。结果，例如，供体浓度是1017cm-3且1017cm-3将变成1023m-3。
因此，增加Nc提高了夹断电压，如使得器件变宽一样。
转到双极型晶体管的击穿电压，BVceo可以表达为
Figure BDA0001251796620000181
其中，Emax是常数并且表示在击穿前器件的材料所能承受的最大E场并且其能够通过下式与最大器件电压Vmax相关：
Emax＝Vmax/Wb 式6
因为我们想要夹断发生在双极型晶体管击穿之前，所以我们写
Figure BDA0001251796620000182
这给出了如留在区域122之间的间隙所限定的沟道宽度、夹断电压、击穿电压和最大电流密度之间的关系。
为了给出了功能器件尺寸的指示，对于图16所示的器件：
2a＝1μm(但是典型地在0.5μm与3μm之间取范围)；
D1＝大约0.5μm至0.6μm；
D2是大约0.7μm；
D3是近似0.3μm；以及
D4是近似0.7μm。
这些尺寸仅通过示例而不是限制的方式给出，因为其它器件尺寸可以依照本文所论述的原理和优点来实现。沟道区域中的掺杂浓度可以大幅地变化，使得设计者能够对FET夹断电压进行相当的控制。
图17是通过依照本公开制作的另一开关器件的剖面图。通常指示为1100的器件形成了半导体开关并且对用户而言表现得好像其是IGBT一样。
图17所示的器件使用绝缘体上硅SOI制作技术来形成隔离阱。本文所论述的原理和优点能够应用于任何其它适合的绝缘体上半导体技术。图17所示的器件可以是较大的晶片或裸片的部分，但是为了图解简化，没有示出超过器件边缘的晶片的部分。晶片包括承载晶片1102，在该承载晶片1102上形成有例如硅氧化物的电介质层1104。另一层硅是1106，其设置在氧化物层1104上方。层1102、1104和1106通常表示SOI晶片由其制造商提供的形式。
层1106经过供体原子的掺杂植入从而使得层1106称为N型半导体。层1106通常相对重掺杂，并且该重掺杂指示为N+，这是本领域技术人员公知的。这使其相对传导性强。N型外延层1108在层1106上方生长。层1108比层1106较不重掺杂。外延层可以生长到器件的上表面，并且掺杂变成受体杂质从而在N型层1108上方形成相对较薄的P型区域1110。
可替代地，外延层的上部可以经过另一掺杂步骤并且热循环而形成相对较薄的P型区域1110。这可以实现分级扩散，其中在区域1110中P型掺杂浓度在其表面处最大并且随着距器件的上表面的距离增加而减小。因此，区域1110的上表面可以指示为P+。可替代地，相对高度P+掺杂区域1111能够形成在P型区域1110的表面中。下面论述其目的。
在N型层1108的顶部生长的外延停止的优点是，其允许器件主体被辐照(如果期望这样)。辐照能够用于在晶格中产生缺陷，该缺陷充当了寿命杀手从而减小少数载流子寿命，但是不会损坏用于形成双极型晶体管的基极或发射极区域1114的硅1110，原因是这些区域不会形成直至在任选的辐照步骤执行之后。
具有相对高N型掺杂浓度的区域1112、1114和1116设置在器件的表面处。这些区域可以通过掩模的沉积、掩模的图案及其选择性蚀刻而形成从而显露出区域1112、1114和1116用于掺杂剂植入，从容形成N+区域。
能够看出，通过区域1106、1108、1110、1112、1114和1116形成的竖直结构受从器件的表面延伸到电介质层1104的竖直延伸的绝缘壁1130和1132约束。绝缘壁1130和1132可以包括任何适合的电介质材料。这些壁起到界定那些区域1106、1108、1110、1112、1114的空间范围并且将它们与晶片的其它部分隔离的作用，但是壁1130和1132也将栅极电极1140与区域1106、1108、1110、1112、1114隔离。栅极电极受另外的壁1142和1144约束而使得栅极电极由沟槽1146和1148内的如金属或掺杂硅或掺杂多晶硅的导体限定。栅极触头1149制到栅极1140上。
图17所示的器件也在图17的平面上方和下方延伸，并且使得埋置的相对高度掺杂的层1106通过相对高度掺杂的区域1106a在半导体的隔离槽区的任意端处达到表面触头。相对高度掺杂的区域1106a与形成器件的集电极/漏极的导体1150接触。类似地，金属触头1155形成在充当器件的发射极/源极的区域1114上方。器件覆有钝化材料作为层1152。
图19是图17和图18所示的器件的平面视图，而没有示出钝化层或金属层。在其它变型例中，可形成多个驱动FET植入物。
如图19所示，能够看出，驱动FET区域1112、1116仅占据完成的器件的相对较小的区域。因此，与现有技术的IGBT器件的PNP相比，栅极1140的区域会变得更小，实际上小β倍，其中β是NPN晶体管的增益。因为β经常大于50并且可以在100或以上的范围内，所以栅极1140可以实现在限定了器件的隔离槽区的构成的相对小的区域中。因此，与现有技术的IGBT中的现有技术驱动FET结构的情况相比，相比于器件的有源(当前载流)区域，驱动FET占据更少的区域。这能够减少在器件上的足迹，但是将理解的是使得集电极/漏极层1106返回到表面使得该器件与半导体“Fabs”使用额外的晶片区域所提供的标准制作工艺兼容。尽管如此，本文所使用的方法仍能够使得形成高电压晶体管，驱动电流大幅减小以处理状态之间的切换，并且形成能够设置在集成电路上且通过都在晶片的同一侧的触头与其它部件连接。
图19还示出了图17和图18的剖面线。图17是沿着线x-x的剖面，图18是沿着线y-y的剖面。
因此，我们具有较高增益NPN晶体管，其与PNP晶体管相比对于类似尺寸提供了较高的增益，并且其中NPN晶体管在绝缘阱内形成雨哦串联FET，当NPN晶体管非导通时，串联FET能够限制跨NPN晶体管的电压。如图所示，NPN晶体管包括集电极区域1108、基极区域1110和发射极区域1114。还如图所示，串联FET包括栅极1140、漏极1106和源极区域1108。
图17和图18的器件可以形成在裸片上，驱动晶体管位于裸片上的其它地方从而模仿IGBT功能或者可以用作相对高增益、相对高电压的双极型晶体管。在该情况下，可以不形成区域1112和1116，并且可以实现到基极区域1110的连接，任选地通过高度掺杂P型区域1111，从而提供引入基极电流的方式。
图17所示的结构具有形成于其中的集成的、竖直形成的驱动FET，使得形成了IGBT等价器件，但是在双极型晶体管段具有较高的增益。如上所述，这是通过提供掺杂区域1112和116来实现的，其用N+材料取代器件的一些部分中的P+区域1110，并且因此能够在形成发射极1114的同时完成，因此这不会导致任何额外的处理步骤。N+区域1112和1116形成了驱动FET的源极。驱动FET 1215的源极通过在基极区域1110内制作以及通过与P+区域1111连接(例如，通过如图17所示的金属触头1113)来与双极型晶体管的基极连接。在图20中示出了等价电路。
参考图17和图20，双极型晶体管的N型区域1108还形成了驱动FET1215的漏极。在使用中，驱动FET 1215打开了电流从双极型晶体管1225的集电极区域、通过驱动FET 1215的沟道流到区域1112和1116的路径，集电极部分地通过图17所示的区域108来形成，其中电流随后流到区域1110且因此流到NPN晶体管的基极1110。
在用户看来，器件像是具有集电极C和发射极E和栅极G。
串联FET 1240是类MOSFET结构，并且严格地讲在优选的实施方案中是多氧化物硅场效应晶体管POSFET。
驱动FET 1215的栅极通过导电材料1140形成，该导电材料通过绝缘壁1130和1132与器件的区域1106、1108和1110绝缘。栅极1140可以形成在通过绝缘而约束的沟槽内以隔离栅极，并且因此能够保护与栅极连接的驱动电路以免于可能在图17所示的晶体管器件中出现的较高的电压。栅极1140的电压可以相对于发射极电压升高。在一些实施方案中，基极区域1110与发射极区域1114之间的正向偏置PN结阻止基极区域1110变得比发射极电压以上大约0.7伏更正。取栅极电压比可以开始耗尽与绝缘壁1130和1132邻近的基极的P型材料的更正，从而有效地将该区域变成半导体的N型区域，这会使得电流通过耗尽区在N型区域1108与N型区域1112/1116之间流动。到达有效源极区域1112和1116的电流随后可以经由P+区域1111流入基极区域1110并且将NPN晶体管接通。
图21a更详细地示出了器件的部分，尤其示出是当驱动FET 1215导通时靠近绝缘壁的耗尽区边界1300以及邻近壁的MOSFET沟道电流1302。图21b示出了基极电流的分布，最大电流密度出现在发射极区域1114的角处的区域1306中。图21c示出了发射极电流路径，区域1310具有最高电流密度，区域1312具有减小的电流密度但是比区域1314多，区域1316具有比区域1314小的电流密度。
图22示意性地示出了在器件的FET部分内的E场强度。如图所示，最大E场强度出现在沟槽的电介质材料1130和1132内的区域1350中。极大减少的E场强度出现在区域1352中，所示的最弱E场出现在区域1354中。
图23示出了当器件正导通时作为位置的函数的FET电流密度。如图所示，电流被主要限制在器件的中央，最大电流密度在区域1360中，逐渐减小的电流密度在区域1362和1364中。
然而，图22和图23示出了，最大电流流动区域与最高E场区域分开，这是好的，因为这使得器件对于雪崩击穿机制稳健。
此处所描述的实施方案针对的是线性器件构造，但是其它形状是可能的，可以如水平器件一样形成展现出圆形或椭圆形结构的器件。本文论述的任何原理和优点能够应用于任何适当定形的器件构造。
如前所述，串联连接的FET(图20中的1240)应当“被夹断”从而保护双极型晶体管(图20中的1225)。夹断器件关断的能力取决于从每个栅极电极延伸出的耗尽区能够延伸出比器件宽度的一半多。
图24示出了器件结构，基极深度由Wb指示，栅极之间的距离由1002a指示。集电极掺杂浓度(在集电极区域1108中)是Nc。能够看出，尺寸与结合图14所描述的类似，并且式3至7也适用于该器件。
图25a和图25b将式1至7置于器件的上下文中，其中a等于0.5微米。然而，应当意识到可以使用其它的器件宽度。器件宽度和沟道掺杂可以改变，因此，宽得多的器件(比如4微米)可以布置成在掺杂剂浓度降至1x1016cm-3的情况下在大约30V处截止。
图25a示出了从电流密度的视角，掺杂越多越好，但是图25b示出了从夹断和击穿视角看，较少掺杂是优选的。然而，可以选择掺杂水平以达到在双极型晶体管击穿电压上具有足够安全裕度的夹断电压以解释过程变化，同时仍提供良好的电流密度。也即，在模拟中，载流子流路已经与发射极区域相关，并且因此通过增加发射极尺寸，例如通过沿着图19中的方向y-y增加发射极长度，可以用器件整体上较高的载流能力交换电流密度。
在图中，显示区域1112和1116抵接沟槽的绝缘壁。无需是这种情况，当较少掺杂的N型区域能够从区域1112和1116延伸到沟槽壁时，高度掺杂的区域1112和1116可以定位成远离沟槽的绝缘壁(这可以利于它们内部的金属触头与P+区域111接触)。
在所示的实施方案中，围绕发射极和基极的沟槽已经起到限定将本公开的电流控制器件隔离于晶片中的其它器件的隔离槽区的作用。然而，无需是这种情况，限定栅极的沟槽可以不同于限定隔离槽区的沟槽，如图26所示，其中限定栅极的沟槽延伸到N+层中，但是不延伸到最下面的绝缘层1104中。
在绝缘阱内具有较小的栅极的相对较小的驱动FET的形成意味着，与驱动FET相关联的寄生栅极电容应当比常规IGBT的小得多。结果，暂态电流流动，即，在切换时浪涌电流可以大幅减小，并且变得更容易且功耗更小地在导通状态与非导通状态之间驱动器件。
图27示意性地图示说明构成了本公开的实施方案的封装的五端子隔离器与功率开关。实质上，图1所示的电路连同利用上文所公开的晶体管设计实现的功率开关一起，与适合的热沉一起封装在封装件1500内。该封装件具有对应于结合图1所描述的端子12、14、16、84和86的五个有效端子(active terminal)。
图28示出了三相DC-AC转换器，其中在表示链电压线路的线路L1和L2上的高电压DC电压可以提供给表示Ac电源的三个相位的相应的输出端子A，B和C。每个转换通过一对开关来完成。因此，利用本文所描述的组合式隔离器与开关布置形成的开关S1和S2串联连接在L1与L2之间，并且它们之间的节点与相位C输出连接。开关S3和S4串联连接在L1与L2之间，并且它们之间的节点与相位B输出连接，开关S5和S6串联连接在L1与L2之间，并且它们之间的节点形成了A相输出。连同低电压电源Vdd1和地1一起，单个开关S1至S6中的每一个接收来自微控制器的输入。
如果能够满足散热规则，则多个开关和隔离器可以设在单一封装件内。因此，线路Vdd1和地可以在多个隔离器与开关组合之间共用。
图29示出了响应于微控制器而控制输出节点OUT处的电压与V2或地连接的两个开关S7和S8。该布置形成了用于单向电动机控制的适合的半桥构造。
图29所示的布置可以扩展，如图30所示，通过添加连接在V2与地2之间的两个附加开关S9和S10，使得任一输出节点OUT1和OUT2能够连接到V2或地2。该步子好提供了双向电动机控制器，使得能够实现速度控制和反激(循环)电流控制。
图31和图32示出了这样的构造：其中图31中的多个开关S11至S14和图32中的S11至S18能够以叠层构造布置，叠层的中点形成了叠层的输出。此外，如图32所示，可以提供指示为叠层1、叠层2和叠层3的多个叠层。开关的叠层可用于形成多电平DC-AC转换器。广泛使用三电平中性点钳位转换器技术。图31所示的布置能够提供单相转换，而图32所示的布置能够提供三相转换。图31或32所示的各个电路可以充当AC-DC转换器或DC-AC转换器。因此，图31所示的电路的两个副本可能组合在一起而使得在节点1600处进入的单相AC信号能够通过图31所示的电路的一个版本转换成DC链电压，然后，DC链电压通过其另一版本转换成适当频率和电压下的另一AC信号。类似地，图32所示的布置能够用于提供多相转换而使得在输入1601、1602和1603上的多个相位能够通过AC-DC转换器转换成DC链电压V2，随后DC链电压能够由电路的另一副本接收且转换成不同频率或电压下的3相AC，图32所示的电路的第二副本的节点1601、1602和1603上的输出。多电平转换器的使用能够提供相对于标准的两电平转换器的显著改进。一个优点在于，在例如三电平中性电钳位转换器中所使用的功率开关和DC链电容器仅须承受DC链电压的一半，因此转换器能够处理双倍电压值并且因此处理双倍功率输出。此外，改善了输出电压谱。然而，具有这种增加的复杂度的缺点是，使得开关复杂度和定时控制更难。然而，本文所描述的组合式隔离器与功率开关易于驱动，快速，且显著地适合用于多点逆变器。
总之，提供了串联连接的FET来保护双极型晶体管免于过电压，但是双极型晶体管能够用于通过夹断FET的沟道注入载流子，从而将其导通。这能够允许使用更高增益的双极型晶体管。双极型晶体管由于其较高的增益而对于给定器件电流耗用较少的栅极电流并且因此，驱动双极型晶体管的器件能够供给较小的电流。这允许使用较小的驱动FET，使得栅极电容减小。这允许利用微型变压器控制的控制信号来控制器件，并且系统能够设置在集成电路(芯片级)封装件中。在实施方案中，组合式隔离器与功率开关包括功率开关，该功率开关包含与场效应晶体管串联的双极型晶体管，其中双极型晶体管和场效应晶体管共用半导体的区域而使得场效应晶体管起到以超过10的增益限制跨双极型晶体管的有源区域的电压的作用，同时仍提供超过800V的击穿电压。
在上述的实施方案中半导体区域的掺杂能够在P型与N型之间反向而与JFET相结合来形成较高增益的PNP晶体管。已经在平面图中利用几种构造描绘了晶体管器件，但是其它形状(线性、跑道等)也是可能的来依照本文论述的任意原理和优点来实现。
本公开的方案能够实现在多种电子器件内。例如，本文论述的任何器件可以实现在需要切换高电压的电子器件中。该高电压可以至少为约100伏或者至少为约200伏。在一些实施方案中，本文论述的器件可以尤其永远有切换至少约1000伏或者至少约1200伏的高电压的电子器件。电子器件的实施例可以包括但不限于、消费电子产品、消费电子产品的零件如封装的开关部件、电子测试设备、蜂窝通信基础结构等。电子器件的实施例可以包括但不限于电动机控制器、逆变器、精密仪器、医疗装置、无线装置、器具、车辆电子系统等。此外，电子器件可以包括非成品。
除非上下文明确要求，否则在说明书和权利要求书的全文中，词语“包括”、“包括有”、“包含”、“包含有”等在包含的意义上解释，与排他性的或穷尽性的意义相反；也即，在“包含，但不限于”De意义上。如本文通常所使用的词语“耦合”是指两个以上的元件可以直接连接或者通过一个或多个中间元件来连接。同样，如本文所通常使用的词语“连接”是指两个以上的元件可以直接连接或者通过一个或多个中间元件来连接。另外地，词语“本文”、“上文”、“下文”以及类似含义的词语当在本申请中使用时应当是指本申请整体，而不是本申请的任何特定部分。在上下文允许的情况下，使用单数或复数的一些实施方案的上文详细说明中的词语还可以分别包含复数或单数。在上下文允许的情况下，在提及两个以上项的列表时的词语“或者”意在涵盖该词语的所有的以下解释：列表中的任何项、列表中的全部项以及列表中的项的任意组合。
而且，除非具体地陈述，或者在所使用的上下文内理解，本文所使用的情态语言，例如“能够”、“可以”、“可能”、“会”、“例如”、“比如”、“诸如”等以及其它通常意在传达一些实施方案包括而其它实施方案不包括一些特征和/或元件。因此，这些情态语言通常不意在暗示特征和/或元件按照一个或多个实施方案所要求的任意方式或者一个或多个实施方案一定包含这些特征和/或元件。
虽然已经描述了一些实施方案，但是这些实施方案已经仅通过举例的方式呈现，而不意在限制公开的范围。事实上，本文所描述的新颖的装置、方法和系统可以多种其它形式来具体实施；此外，本文所描述的方法和设备的形式上的各种省略、替代和改变可以在不脱离本公开的精神的情况下做出。例如，虽然以给定布置呈现了设备，但是可替代的实施方案可以利用不同的结构来执行相似的功能，并且给定设备的一些部分可以删除、移动、添加、细分、组合和/或修改。上所述的各个实施方案的元件和动作的任何适合的组合能够组合以提供另外的实施方案。事实上，参考本文公开的实施方案中的任一个论述的任意原理和优点能够与本文论述的任何其它适合的特征相结合地应用。随附的权利要求及其等同内容旨在涵盖落入本公开的范围和精神内的这些形式或修改。
本文呈现的权利要求是适合在USPTO使用的单从属格式，然而，应当认为，除了明确不可能的情况，否则每个权利要求旨在从属于相同类型的任何在前权利要求。

Claims (12)

1.一种组合式隔离器与功率开关，包括：
半导体功率开关，包括与场效应晶体管串联组合的双极型晶体管；
隔离器，其与所述半导体功率开关可操作地连接并且布置成基于开关控制信号来控制所述半导体功率开关；以及
集成电路封装件，包封所述半导体功率开关和所述隔离器，并且包括耦接到所述隔离器并被配置成接收供电电压的第一端子、耦接到所述隔离器并被配置成接收所述开关控制信号的第二端子、耦接到所述半导体功率开关的第三端子以及耦接到所述半导体功率开关的第四端子。
2.如权利要求1所述的组合式隔离器与功率开关，其中所述双极型晶体管和所述场效应晶体管共用第一半导体区域。
3.如权利要求1所述的组合式隔离器与功率开关，其中所述隔离器和所述半导体功率开关被封装为具有五个有效端子的器件。
4.如权利要求1所述的组合式隔离器与功率开关，其中所述隔离器包括被配置用于在第一电压域与第二电压域之间传输数据的微型变压器。
5.如权利要求4所述的组合式隔离器与功率开关，其中所述微型变压器被配置用于提供表示输入信号的边沿转变的数据脉冲。
6.如权利要求1所述的组合式隔离器与功率开关，其中所述隔离器是第一隔离器，并且其中所述组合式隔离器与功率开关还包括第二隔离器，所述第二隔离器被布置为与直流DC到交流AC转换器和交流到直流转换器耦接的微型变压器，所述微型变压器被布置为将功率从第一电压域输送到在第二电压域中的接收器和开关驱动器，其中所述第一隔离器被配置成将所述开关控制信号从所述第一电压域传送到所述第二电压域。
7.如权利要求1所述的组合式隔离器与功率开关，其中所述半导体功率开关竖直地形成在半导体衬底内。
8.如权利要求1所述的组合式隔离器与功率开关，其中所述半导体功率开关包括具有在竖直延伸的沟道内的栅极的驱动场效应晶体管。
9.如权利要求1所述的组合式隔离器与功率开关，其中所述场效应晶体管是结型场效应晶体管，该结型场效应晶体管具有形成在绝缘栅电极之间的沟道，并且其中所述场效应晶体管的夹断电压基于所述绝缘栅电极之间的距离而确定。
10.如权利要求1所述的组合式隔离器与功率开关，其中所述场效应晶体管形成在与所述双极型晶体管的集电极区域相反的类型的半导体材料的区域之间。
11.如权利要求1所述的组合式隔离器与功率开关，其中所述隔离器是第一隔离器，其中所述组合式隔离器与功率开关还包括功率传送电路，所述功率传送电路包括第二隔离器，其中所述功率传送电路被配置为将功率从第一电压域传送到第二电压域，并且其中所述第一隔离器被配置成将所述开关控制信号从所述第一电压域传送到所述第二电压域。
12.如权利要求1所述的组合式隔离器与功率开关，其中所述双极型晶体管和所述场效应晶体管被布置为使得所述场效应晶体管用来限制跨所述双极型晶体管的有源区域的电压，所述双极型晶体管具有超过10的增益同时仍提供超过800V的击穿电压。
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