CN110021657A - 具有dV/dt可控性的功率半导体器件 - Google Patents

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CN110021657A
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semiconductor
power semiconductor
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C.莱恩德茨
M.比纳
C.P.桑多
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Infineon Technologies Austria AG
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Abstract

本发明公开了一种具有dV/dt可控性的功率半导体器件。一种功率半导体器件具有IGBT配置并且包括：半导体主体，所述半导体主体被耦合到所述功率半导体器件的第一负载端子和第二负载端子，并且被配置成在所述端子之间传导负载电流，并且包括第一导电类型的漂移区；用于控制负载电流的控制端子；与第一负载端子电连接的第一导电类型的源极区，以及与第一负载端子电连接并且使源极区与漂移区隔离的第二导电类型的沟道区；电连接到第二负载端子的第二导电类型的发射极区；至少一个功率单元。每个功率单元包括：彼此横向相邻布置的至少三个沟槽，其中所述沟槽中的每一个沿着垂直方向延伸到半导体主体中并且包括使相应电极与半导体主体绝缘的绝缘体。

Description

具有dV/dt可控性的功率半导体器件
技术领域
本说明书涉及功率半导体器件的实施例，并且涉及处理功率半导体器件的方法的实施例。特别地，本说明书涉及具有一个或多个功率单元的功率半导体器件的实施例，并且涉及对应的处理方法，所述一个或多个功率单元各自包括例如用于dV/dt可控性的至少一个辅助台面。
背景技术
汽车、消费者和工业应用中的现代设备的许多功能，诸如转换电能以及驱动电动机或电机，依赖于功率半导体器件。例如，仅举几例，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）以及二极管，已经用于各种应用，包括但不限于电源和功率转换器中的开关。
功率半导体器件通常包括半导体主体，所述半导体主体被配置成沿着器件的两个负载端子之间的负载电流路径传导负载电流。此外，可以借助于通常称为栅极电极的绝缘电极来控制负载电流路径。例如，在从例如驱动器单元接收到对应控制信号时，控制电极可以将功率半导体器件设置在导通状态和阻断状态之一中。
在一些情况下，栅极电极可以被包括在功率半导体器件的沟槽内。这样的沟槽偶尔包括多于仅一个电极，例如两个或更多电极，其彼此分离地布置并且有时还彼此电绝缘。例如，沟槽可以包括栅极电极和源极电极二者，其中栅极电极可以与负载端子中的每一个电绝缘，并且其中源极电极可以电连接到负载端子中的一个。
通常合意的是，使功率半导体器件的损耗（例如开关损耗）保持为低。例如，可以通过确保短开关持续时间，例如短接通持续时间和/或短断开持续时间，来实现低开关损耗。另一方面，在给定应用中，还可能存在关于最大的电压斜率（dV/dt）和/或最大的负载电流斜率（dI/dt）的要求。
发明内容
根据实施例，一种功率半导体器件具有IGBT配置并且包括：半导体主体，所述半导体主体被耦合到所述功率半导体器件的第一负载端子和第二负载端子，并且被配置成在所述端子之间传导负载电流，并且包括第一导电类型的漂移区；用于控制负载电流的控制端子；与第一负载端子电连接的第一导电类型的源极区；以及与第一负载端子电连接并且使源极区与漂移区隔离的第二导电类型的沟道区；电连接到第二负载端子的第二导电类型的发射极区；至少一个功率单元。每个功率单元包括彼此横向相邻布置的至少三个沟槽，其中所述沟槽中的每一个沿着垂直方向延伸到半导体主体中并且包括使相应电极与半导体主体绝缘的绝缘体，其中所述至少三个沟槽包括至少一个控制沟槽，其电极被电耦合到控制端子，以及源极沟槽，其电极被电耦合到第一负载端子；用于传导负载电流的至少一部分的有源台面，所述有源台面至少通过所述至少一个控制沟槽之一横向限制并且至少包括源极区和沟道区中的每一个的相应区段；以及通过源极沟槽和所述至少一个控制沟槽之一横向限制的辅助台面，所述辅助台面包括第一半导体部分和第二半导体部分，二者都具有第二导电类型，其中所述辅助台面借助于所述第一半导体部分而被电连接到第一负载端子，并且其中所述第二半导体部分被布置在所述第一半导体部分以下同时沿着垂直方向从其在空间上移位。
根据另一实施例，呈现了一种处理功率半导体器件的方法。半导体器件具有IGBT配置并且包括：半导体主体，所述半导体主体被耦合到所述功率半导体器件的第一负载端子和第二负载端子，并且被配置成在所述端子之间传导负载电流，并且包括第一导电类型的漂移区；用于控制负载电流的控制端子；与第一负载端子电连接的第一导电类型的源极区；以及与第一负载端子电连接并且使源极区与漂移区隔离的第二导电类型的沟道区；电连接到第二负载端子的第二导电类型的发射极区；至少一个功率单元。每个功率单元包括彼此横向相邻布置的至少三个沟槽，其中所述沟槽中的每一个沿着垂直方向延伸到半导体主体中并且包括使相应电极与半导体主体绝缘的绝缘体，其中所述至少三个沟槽包括至少一个控制沟槽，其电极被电耦合到控制端子，以及源极沟槽，其电极被电耦合到第一负载端子；用于传导负载电流的至少一部分的有源台面，所述有源台面至少通过所述至少一个控制沟槽之一横向限制并且至少包括源极区和沟道区中的每一个的相应区段。所述方法包括作为所述至少一个功率单元中的每一个的一部分而提供：通过源极沟槽和所述至少一个控制沟槽之一横向限制的辅助台面，所述辅助台面包括第一半导体部分和第二半导体部分，二者都具有第二导电类型，其中所述辅助台面借助于所述第一半导体部分而被电连接到第一负载端子，并且其中所述第二半导体部分被布置在所述第一半导体部分以下同时沿着垂直方向从其在空间上移位。
本领域技术人员在阅读以下详细描述时以及在查看附图时将认识到附加的特征和优点。
附图说明
各图中的各部分不一定是按比例的，代替地把重点放在说明本发明的原理上。此外，在各图中，同样的参考标号指定对应的部分。在绘图中：
图1-3 各自示意性地并且示例性地图示了根据一些实施例的功率半导体器件的垂直横截面的区段；
图4 示意性地并且示例性地图示了根据一个或多个实施例的功率半导体器件的透视投影的区段；
图5 示意性地并且示例性地图示了根据一个或多个实施例的功率半导体器件的水平投影的区段；以及
图6-8 各自示意性地并且示例性地图示了根据一些实施例的功率半导体器件的垂直横截面的区段。
具体实施方式
在以下详细描述中，参考了附图，所述附图形成本文的一部分，并且在其中通过图示的方式示出了在其中可以实践本发明的特定实施例。
在这个方面，方向性术语、诸如“顶部”、“底部”、“下方”、“前方”、“后方”、“背部”、“领先”、“拖尾”、“上方”等等可以参考正被描述的图的定向而使用。因为实施例的各部分可以以许多不同的定向而被定位，所以方向性术语用于说明的目的，并且决不是限制性的。要理解的是，可以利用其他实施例，并且可以做出结构或逻辑改变而不偏离本发明的范围。因此，以下详细描述不要以限制性意义来理解，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，其中的一个或多个示例在图中被图示。每个示例通过解释的方式被提供，并且不意味着作为对本发明的限制。例如，作为一个实施例的部分所图示或描述的特征可以被使用在其他实施例上或结合其他实施例被使用以产生又另一实施例。所意图的是本发明包括这样的修改和变化。通过使用特定的语言来描述示例，所述特定语言不应被解释为限制所附权利要求的范围。绘图不是按比例的，并且仅仅用于说明性目的。为了清楚，如果没有另行声明，则已在不同绘图中通过相同的参考标记指定了相同的元件或制造步骤。
如在本说明书中所使用的术语“水平的”意图描述与半导体衬底或半导体结构的水平表面基本上平行的定向。这可以例如是半导体晶片或管芯或芯片的表面。例如，以下提及的第一横向方向X和第二横向方向Y二者可以是水平方向，其中所述第一横向方向X和第二横向方向Y可以垂直于彼此。
如本说明书中所使用的术语“垂直的”意图描述这样的定向：所述定向基本上被布置成垂直于水平表面，即平行于半导体晶片/芯片/管芯的表面的法线方向。例如，以下提及的垂直方向Z可以是垂直于第一横向方向X和第二横向方向Y二者的延伸方向Z。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替换地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂，并且第二导电类型可以是n掺杂。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电接触”、“处于欧姆连接”和“电连接的”意图描述：在半导体器件的两个区、区段、区域、部分或部件之间、或者在一个或多个器件的不同端子之间、或者在半导体器件的端子或金属化部或电极与其一部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“处于接触”意图描述：在相应半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可能不包括另外的中间元件等等。
此外，在本说明书的上下文中，使用术语“电绝缘”，如果没有另行说明，则在其一般有效理解的情境下使用术语“电绝缘”，并且因而术语“电绝缘”意图描述：两个或更多组件彼此分离地定位并且不存在连接那些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以耦合到彼此，例如机械耦合和/或电容耦合和/或电感耦合。为了给出示例，电容器的两个电极可以彼此电绝缘，并且同时例如借助于绝缘部（例如电介质）而机械和电容耦合到彼此。
在该说明书中描述的特定实施例涉及如下功率半导体器件，而不限于此：所述功率半导体器件展现条带单元配置或蜂窝状单元配置，例如可以在功率转换器或电源内使用的功率半导体器件。因而，在实施例中，这样的器件可以被配置成承载要被馈送给负载，和/或相应地由功率源提供的负载电流。例如，功率半导体器件可以包括一个或多个（有源）功率单元，诸如单片集成的二极管单元、和/或单片集成的晶体管单元、和/或单片集成的IGBT单元、和/或单片集成的RC-IGBT单元、和/或单片集成的MOS栅控二极管（MGD）单元。这样的二极管单元和/或这样的晶体管单元可以被集成在功率半导体模块中。多个这样的单元可以构成单元场，在所述单元场布置了功率半导体器件的有源区。
如本说明书中所使用的术语“功率半导体器件”意图描述具有高电压阻断和/或高电流承载能力的单个芯片上的半导体器件。换言之，这样的功率半导体器件意图用于高电流和/或高电压，所述高电流典型地在安培范围内，例如高达数十或数百安培，所述高电压典型地在15V以上，更典型地100V及以上，例如高达至少400 V。
例如，以下描述的功率半导体器件可以是如下半导体器件：所述半导体器件展现条带单元配置或蜂窝状单元配置，并且可以被配置成作为低压、中压和/或高压应用中的功率组件而被采用。
例如，如本说明书中所使用的术语“功率半导体器件”不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
关于在本文中描述的所有实施例，功率半导体器件可以是IGBT；例如功率半导体器件不是MOSFET。此外，仍关于在本文中描述的所有实施例，功率半导体器件可以是具有单向电流能力的IGBT，例如功率半导体器件不是RC-IGBT。
在下文中，将参考图1-8中的每一个。
功率半导体器件1包括被耦合到第一负载端子11和第二负载端子12的半导体主体10。例如，第一负载端子11是发射极端子，并且第二负载端子12可以是集电极端子。第一负载端子11可以被布置在功率半导体器件1的前侧，并且可以包括前侧金属化部。与前侧相对，第二负载端子12可以例如被布置在功率半导体器件1的背侧，并且可以例如包括背侧金属化部。因此，功率半导体器件1可以展现垂直配置。在另一实施例中，第一负载端子11和第二负载端子12中的每一个可以被布置在功率半导体器件1的共同侧，例如二者都被布置在前侧。
功率半导体器件1可以包括有源区1-2、边缘终止区1-3以及芯片边缘1-4（参见图5）。半导体主体10可以形成有源区1-2和边缘终止区1-3中的每一个的一部分，其中芯片边缘1-4可以使半导体主体10横向终止。芯片边缘1-4可以已借助于例如晶片切割而产生，并且可以沿着垂直方向Z延伸。边缘终止区1-3可以被布置在有源区1-2和芯片边缘1-4之间，如在图5中图示的那样。
在本说明书中，以常用的方式采用术语“有源区”和“边缘终止区”，即，有源区1-2和边缘终止区1-3可以被配置成提供典型地与其相关联的主要技术功能性。例如，根据实施例，功率半导体器件1的有源区1-2被配置成在端子11、12之间传导负载电流，而边缘终止区1-3不传导负载电流，而是实现关于电场的进程的功能，确保阻断能力，从而使有源区1-2安全地终止等等。例如，边缘终止区1-3可以完全地围绕有源区1-2，如在图5中图示的那样。
功率半导体器件1包括至少一个功率单元1-1。在实施例中，功率半导体器件1例如在有源区1-2内包括多个这样的功率单元1-1。功率单元1-1的数目可以大于100、大于1000、或者甚至大于10,000。功率单元1-1可以各自展现相同的配置。因而，在实施例中，每个功率单元1-1可以展现功率单位单元（power unit cell）的配置，例如，如在图1-8中的一个或多个中图示的那样。在下文中，当解释被呈现用于特定功率单元1-1的示例性配置（例如，比如“功率单元1-1包括……”或者“功率单元1-1的组件是/具有……”）时，如果没有明确地另行说明，则该解释可以同样地适用于可以被包括在功率半导体器件1中的所有功率单元1-1。
每个功率单元1-1可以展现如在图4和5中示意性地图示的条带配置，其中每个功率单元1-1及其组件在一个横向方向上（例如沿着第二横向方向Y）的总横向延伸可以大幅大于在另一横向方向上（例如沿着第一横向方向X）的总横向延伸。
在另一实施例中，每个功率单元1-1可以展现蜂窝状配置，其中每个功率单元1-1的横向延伸可以大幅小于有源区1-2的总横向延伸。然而，本公开更确切地涉及其中功率单元1-1具有条带配置的功率半导体器件1的实施例。
参考在本文中公开的所有实施例，功率单元1-1中的每一个可以展现条带配置并且可以被配置成提供IGBT功能性。此外，每个功率单元1-1可以与第一负载端子11电连接。每个功率单元1-1可以被配置成在所述端子11和12之间传导负载电流的一部分，并且阻断在所述端子11和12之间施加的阻断电压。
为了控制负载电流，功率半导体器件1可以包括控制端子13。控制端子13可以被配置成接收用于控制负载电流的控制信号。例如，这样的控制信号可以由驱动器（未图示）来提供。控制端子13可以例如借助于绝缘结构132而与第一负载端子11和第二负载端子12电绝缘。在实施例中，控制端子13是栅极端子。例如，功率半导体器件1是被配置成基于栅极-发射极电压VGE例如以技术人员已知的控制IGBT的主要方式来被控制的IGBT，其中栅极-发射极电压，即第一负载端子11和控制端子13之间的电压可以由驱动器来提供。
半导体主体10包括第一导电类型的漂移区100。例如，依据功率半导体器件1将被设计用于的额定阻断电压，例如以如技术人员已知的方式来选择漂移区100沿着垂直方向Z的延伸以及其掺杂剂浓度。漂移区可以是n掺杂的，例如以在6*1012至1.1*1014 cm-3的范围内的掺杂剂浓度。
每个功率单元1-1可以至少部分地延伸到半导体主体10中并且至少包括漂移区100的区段。
漂移区100可以沿着垂直方向Z延伸直到它与发射极区109接合为止，所述发射极区109被布置成与第二负载端子12电接触（参见图1、4和6）。发射极区109可以根据功率半导体器件1的配置而被形成；例如掺杂的接触区109是第二导电类型的发射极区，例如p型发射极区109。因此，发射极区109可以是电连接到第二负载端子12的第二导电类型的背侧发射极。例如，发射极区109被布置成与第二负载端子12接触。
在实施例中，发射极区109排他地具有第二导电类型，并且与功率单元1-1中的每一个完全横向重叠。例如，由此，可以形成具有单向电流能力的IGBT。例如，功率单元1-1之中没有一个与第一导电类型的背侧发射极区横向重叠。
在发射极区109、半导体主体10中间可以具有场停止区108（参见图4），其将漂移区100耦合到掺杂的接触区109。例如，场停止区108具有第一导电类型，其掺杂剂浓度显著大于漂移区100的掺杂剂浓度。
半导体主体10还包括与第一负载端子11电连接的第一导电类型的源极区101，以及与第一负载端子11电连接并且使源极区101与漂移区100隔离的第二导电类型的沟道区102。沟道区102和漂移区100之间的过渡可以形成pn结1021。
源极区101的掺杂剂浓度可以显著大于漂移区100的掺杂剂浓度。例如，源极区101的掺杂剂浓度在1*1019至5*1020 cm-3的范围内。与图1中的示意性图示形成对比，应理解的是，源极区101也可以仅存在于第一接触插塞111的一侧，例如有源台面18的（关于第一横向方向X的）左部分包括源极区区段101，并且有源台面18的右部分包括沟道区区段102的一部分。无论有源台面18和第一负载端子11之间的电连接是借助于第一接触插塞111被实现（如所图示的那样），还是借助于另一连接（例如平面接触）被实现，这样的不对称布置都可以被实现。
沟道区102的掺杂剂浓度可以在1*1016至5*1018 cm-3的范围内，例如近似1*1017cm-3。但是，沟道区102也可以包括沟道子区1025，其形成第一负载端子11和沟道区102的剩余部分之间的界面区的一部分，并且其展现与沟道区102的剩余部分相比显著增加的掺杂剂浓度。
功率半导体的每个单元1-1包括彼此横向相邻布置的至少三个沟槽14、15。所述沟槽14、15中的每一个沿着垂直方向Z延伸到半导体主体10中，并且包括使相应电极141、151与半导体主体10绝缘的绝缘体142、152。至少三个沟槽14、15包括至少一个控制沟槽14（例如两个或更多控制沟槽14），其（一个或多个）电极141被电耦合到控制端子13，以及源极沟槽15，其电极151被电耦合到第一负载端子11。
（一个或多个）控制电极141可以被电连接到控制端子13，并且（一个或多个）源极电极151可以被电连接到第一负载端子11。
沟槽电极141、151可以借助于相应的沟槽绝缘体142、152而与半导体主体10电绝缘。在横向方向上，例如在第一横向方向X上，沟槽14、15可以被相应的沟槽侧壁144、154终止，并且在垂直方向Z上，沟槽14、15可以被相应的沟槽底部145、155终止。
（一个或多个）控制电极141和（一个或多个）源极电极151可以各自展现相同的空间尺寸。此外，（一个或多个）控制沟槽14和（一个或多个）源极沟槽可以各自展现相同的空间尺寸，和/或可以关于垂直方向Z和第二横向方向Y相同地被布置。
在每个单元1-1中，沟槽横向地限制至少一个有源台面18。例如，（至少一个）有源台面18被配置用于传导负载电流的至少一部分，其中有源台面18至少通过所述至少一个控制沟槽14之一横向限制并且至少包括源极区101和沟道区102中的每一个的相应区段。有源台面18也可以通过两个控制沟槽14横向限制，如所图示的那样。（一个或多个）控制沟槽14的（一个或多个）侧壁可以与源极区区段101和沟道区区段102接触。
如在本文中所使用的，术语“台面”可以指定如下半导体主体10的区段：所述区段在面向彼此的两个相邻沟槽的两个沟槽侧壁之间延伸，并且所述区段具有与所述两个相邻沟槽基本上相同的在垂直方向Z上的总延伸。
例如，有源台面18的源极区区段101和沟道区区段102可以借助于以上已经提及的第一接触插塞111而被电连接到第一负载端子11。第一负载端子11和有源台面18之间的过渡175可以提供界面，其用于负载电流从第一负载端子11传递到半导体主体10中和/或反之亦然。有源台面18和第一负载端子11之间的过渡175可以由于第一接触插塞111而是导电的。例如，第一接触插塞111穿透绝缘层113，所述绝缘层113在其中它不被插塞111穿透的区段中使半导体主体10与第一负载端子11隔离。第一接触插塞111可以在有源台面18中延伸以便接触源极区区段101和沟道区区段102中的每一个。例如，第一接触插塞111被布置于关于在第一横向方向X上的台面延伸的横向中心位置处。此外，如以上所指示的，应理解的是，源极区101可以例如以对称方式被布置在第一接触插塞111的两侧，如在图1中所图示的，或者仅被布置成与第一接触插塞111的侧之一相邻，例如被布置在最靠近控制有源台面18中的负载电流的控制沟槽14的那个侧，如在图2中所图示的那样。在功率半导体器件1的实施例中，发射极区109是p型发射极，并且有源台面18与p型发射极109完全横向重叠。而且，有源台面18和第一负载端子11之间的电连接可以借助与所图示的第一接触插塞111不同的方式而被实现，例如借助于近似在绝缘层113的底部处终止的平面接触（参见图7和8）。
为了控制功率半导体器件1，每个功率单元1-1可以被操作地耦合到，或者相应地包括控制电极141，所述控制电极141被配置成选择性地将相应功率单元1-1设置成导通状态和阻断状态之一。例如，在空间上限制有源台面18的（一个或多个）控制沟槽14（中的一个）的控制电极141被配置成在沟道区102中诱导反型沟道。
例如，第一类型台面17包括源极区101和沟道区102，其中这些区101和102可以借助于第一接触插塞111而被电连接到第一负载端子11。第一负载端子11和第一类型台面17之间的过渡175可以提供界面，其用于负载电流从第一负载端子11传递到半导体主体10中，和/或反之亦然。第一类型台面17和第一负载端子11之间的过渡175可以由于第一接触插塞111而是导电的。例如，第一接触插塞111穿透绝缘层113，所述绝缘层113在其中它不被插塞11穿透的区段中使半导体主体10与第一负载端子11隔离。第一接触插塞111可以在第一类型台面17中延伸以便接触源极区101和沟道区102中的每一个。例如，第一接触插塞111被布置在关于第一横向方向X上的台面延伸的横向中心位置处。此外，应理解的是，源极区101可以例如以对称方式被布置在接触插塞的两侧，如在图3和4中所图示的那样，或者仅被布置成与第一接触插塞111的侧之一相邻，例如被布置在最靠近控制第一类型台面17中的负载电流的第一类型沟槽14的那个侧，如在图2中所图示的那样。在功率半导体器件1的实施例中，掺杂的接触区109是p型发射极，并且第一类型台面17可以与p型发射极109完全横向重叠。
现在更详细地关于在图1中示意性地并且示例性地图示的实施例，每个功率单元1-1可以另外包括由源极沟槽15和至少一个控制沟槽14之一横向限制的辅助台面19。在图示的实施例中，功率单元1-1包括两个控制沟槽14和一个源极沟槽15。两个控制沟槽14横向限制有源台面18。源极沟槽15和两个控制沟槽14之一横向限制辅助台面19。
辅助台面19具有第一半导体部分191和第二半导体部分192，二者都具有第二导电类型。例如，第一半导体部分191和第二半导体部分192二者都是p掺杂的。
辅助台面19借助于第一半导体部分191而被电连接到第一负载端子11。第二半导体部分192被布置在第一半导体部分191以下，同时沿着垂直方向Z从其在空间上移位。
为了在辅助台面19和第一负载端子11之间建立电连接，可以可选地提供第二接触插塞112，所述第二接触插塞112从第一负载端子11沿着垂直方向Z延伸以便实现仅与第一半导体部分191的接触。而且，第二接触插塞112穿透绝缘层113。然而，应理解的是，第二接触插塞112与绝缘层113的底部相比不一定如在图1中所图示的那样沿着垂直方向Z延伸得更远，而是例如仅向下延伸到绝缘层113的底部，如从其他绘图将变得显然的。此外，还可以使用在第一半导体部分191和第一负载端子11之间建立电连接的其他手段。
在实施例中，辅助台面19的第一半导体部分191是沟道区102的区段。因此，存在于有源台面18内的沟道区区段102和存在于辅助台面19内的第一半导体部分191可以被同时产生，并且可以展现处于相同掺杂剂浓度和相同掺杂剂浓度剖面（例如沿着垂直方向Z）的相同掺杂剂。
此外，辅助台面19可以包括第一导电类型的第一阻挡区1071。例如，第一阻挡区1071是n掺杂的。因此，第一半导体部分191和第一阻挡区1071之间的过渡形成pn结1922。根据上述内容，pn结1021和1922二者可以被定位在近似相同的垂直水平处。
在实施例中，第一阻挡区1071是电浮置的。例如，第一阻挡区1071不被电连接到负载端子11、12之一，也不被电连接到控制端子13。例如，为了确保第一阻挡区1071是电浮置的，第一阻挡区1071不被欧姆连接到固定的电位，例如不被欧姆连接到负载端子11、12之一，也不被欧姆连接到控制端子13。
第一半导体部分191和第二半导体部分192可以借助于第一阻挡区1071而彼此分离。例如，第一阻挡区1071具有在300至1250 nm的范围内的沿着垂直方向Z的最小延伸。例如，第一阻挡区1071的沿着垂直方向Z的最大延伸被选择使得它的底部，或者相应地由第一阻挡区1071和第二半导体部分192之间的过渡形成的pn结1923被布置在沟槽底部145和155以上，即在辅助台面19内。此外，第一阻挡区1071可以具有与辅助台面19相同的沿着第一横向方向X的宽度，例如在300至1000 nm的范围内。此外，第一阻挡区1071可以具有为漂移区100的掺杂剂浓度的至少两倍的掺杂剂浓度。
在实施例中，第一半导体部分191完全填充辅助台面19的上部部分，并且第一阻挡区1071完全填充辅助台面19的中心部分，并且第二半导体部分192完全填充辅助台面19的下部部分。因而，在实施例中，辅助台面19排他地借助于第一半导体部分191而被电连接到第一负载端子11，并且辅助台面19排他地借助于第二半导体部分192而被耦合到漂移区100。
而且，在第二半导体部分192和漂移区100之间形成的pn结1921可以仍被布置在辅助台面19内。例如，第二半导体部分192不从辅助台面19延伸出。第一半导体部分191的沿着垂直方向Z的最小延伸可以与沟道区区段102的沿着垂直方向Z的最小延伸相同，和/或总计最多1000 nm，并且第二半导体部分192的最小延伸可以在100至2500 nm的范围内。
在实施例中，第一负载端子11和辅助台面19之间的电连接排他地由第一负载端子11和第一半导体部分191之间的导电路径形成，即（例如由第二接触插塞112形成的）所述导电路径不接触辅助台面19的n掺杂部分。例如，辅助台面19不包括将例如借助于第二接触插塞112而被电连接到第一负载端子11的源极区101的区段。
在实施例中，有源台面18包括第一导电类型的第二阻挡区1072，其展现为漂移区100的掺杂剂浓度的至少两倍的掺杂剂浓度。如所图示的，第二阻挡区1072可以使沟道区区段102与漂移区100分离。第二阻挡区1072和漂移区100之间的过渡1001可以仍被布置在有源台面18内，或者相应地，近似在控制沟槽底部145的水平处终止（参见图4）。例如，第二阻挡区1072沿着垂直方向Z至少延伸到有源台面18的最深的十分之一部分中。
在实施例中，有源台面18可以因此展现npn半导体配置，而辅助台面可以展现pnp半导体配置。
在实施例中，第二阻挡区1072是电浮置的。例如，第二阻挡区1072不被电连接到负载端子11、12之一，也不被电连接到控制端子13。例如，为了确保第二阻挡区1072是电浮置的，第二阻挡区1072不被欧姆连接到固定的电位，例如不被欧姆连接到负载端子11、12之一，也不被欧姆连接到控制端子13。
辅助台面19可以被配置成防止第一导电类型的电荷载流子（例如电子）的第一电流跨过辅助台面19和第一负载端子11之间的过渡，并且允许第二导电类型的电荷载流子（例如空穴）的第二电流跨过所述过渡。因而，辅助台面19可以被称为“空穴-接触-台面”。
根据在本文中描述的一些实施例，辅助台面19可以被采用来影响器件1的开关行为。例如，功率半导体器件1被配置成：如果被提供给（一个或多个）控制电极141的控制信号具有在第一值范围内的值则被设置成导通状态，并且如果所述控制信号具有在第二值范围内的值则被设置成阻断状态。辅助台面19的电阻率可以对控制信号的值起反应，其中如果控制信号具有在第一值范围内的值，则电阻率与当控制信号具有在第二值范围内的值时存在的电阻率相比更大。因此，在导通状态期间，第二导电类型的电荷载流子的排出被避免，并且在断开操作不久之前和/或期间，和/或在静态阻断状态期间，第二导电类型的电荷载流子的排出经由辅助台面19而被促进。
例如，辅助台面19的电阻率在控制信号的值从第一值范围内的值到第二值范围内的值的改变期间具有瞬时最小值。因而，在器件被断开不久之前，第二导电类型的电荷载流子的排出经由辅助台面19而被修改。例如，这可以产生对电压斜率（dV/dt）的更好的可控性。
在实施例中，有源台面18被配置成借助于在沟道区102的所述区段内诱导的具有第一起始电压的反型沟道（参见图2和3中的虚线矩形区段）而传导负载电流的至少一部分，并且辅助台面19被配置成借助于具有第二起始电压的积累沟道来传导负载电流的至少一部分。例如，为了实现反型沟道的截止和积累沟道的诱导之间的时移，第二起始电压可以不同于第一起始电压。例如，这可以通过沟道区区段102和第一半导体部分191内的稍微不同的掺杂剂浓度来实现。例如，辅助台面19内的掺杂剂浓度被选择（例如关于总积分量、浓度梯度/剖面、掺杂剂类型、空间分布中的一个或多个）以便实现限定的第二起始电压。实现反型沟道的截止和积累沟道的诱导之间的所述时移的其他可能性可以附加地或替换地被实现，例如通过提供在如下二者之间的差异：a）沟道区区段102和控制电极141之间的控制沟槽绝缘体142的有效厚度，b）第一半导体部分191和控制电极141之间的控制沟槽绝缘体142的有效厚度。在另一实施例中，例如如果有源台面18和辅助台面19通过分离的相应控制沟槽14来控制，则控制沟槽电极可以设有不同的功函数和/或被供应有不同的控制信号。例如，在后一种情况下，假使第二起始电压与第一起始电压相同，也可以实现反型沟道的截止和积累沟道的诱导之间的时移。
现在更详细地关于在图2中示意性地并且示例性地图示的实施例，关于第一负载端子11与有源台面18和辅助台面19之间的电连接，如以上已经指示的，强调的是，在有源台面18内，源极区区段101可以仅存在于第一接触插塞111的一侧，如所图示的那样。此外，第二接触插塞112与绝缘层113的底部相比不一定延伸得更远，如所图示的那样。
将绝缘层113的底部用作基础，沟道区区段102和第一半导体部分191二者可以展现沿着垂直方向Z的总延伸db。第一阻挡区1071可以展现沿着垂直方向Z的总延伸dnn。第二半导体部分192可以展现沿着垂直方向Z的总延伸dpp。pn结1921和源极沟槽底部155之间的沿着垂直方向Z的距离可以总计为ds。第二阻挡区1072可以展现沿着垂直方向Z的总延伸dnnn。辅助台面19和有源台面18二者的沿着垂直方向Z的总延伸可以总计为dn。在这些缩写词下，在台面18和19内可以遵循下面的示例性设计规则中的一个或多个或所有。
首先，清楚的是，如下的等式（1）适用：
(1) db + dnn + dpp + ds = dn
此外，第二半导体部分192的总延伸可以至少与第一阻挡区1071沿着垂直方向Z的总延伸一样大。因此，如下的等式（2）可以适用：
(2) dpp >= dnn。
如以上已经指示的，在第二半导体部分192和漂移区100之间形成的pn结1921可以位于辅助台面19内。在这个方面中，如下的等式（3）可以适用：
(3) dn > db + dnn + dpp
或者，相应地，
(3) dn - db > + dnn + dpp。
更具体地，pn结1921和源极沟槽底部145之间的距离可以等于或大于辅助台面19的总延伸的十分之一。因此，如下的等式（4）也可以适用：
(4) ds > = dn/10。
关于存在于台面18和19内的半导体区的掺杂剂浓度，以上已经指示了一些示例性的值。总结，在实施例中，可以遵循下面的示例性设计规则中的一个或多个或所有：
(i) 源极区区段101的掺杂剂浓度在1*1019至5*1020 cm-3的范围内。
(ii) 源极区区段101的掺杂剂浓度大于第一阻挡区1071、第二阻挡区1072和漂移区100的掺杂剂浓度中的每一个。
(iii) 沟道区区段102的掺杂剂浓度在1*1016至5*1018 cm-3的范围内。
(iv) 第一半导体部分191的掺杂剂浓度与沟道区区段102的掺杂剂浓度相同。或者，第一半导体部分191的掺杂剂浓度稍微偏离沟道区区段102的掺杂剂浓度，例如以便实现反型沟道和积累沟道的起始电压之间的所述差异。
(v) 第一阻挡区1071的掺杂剂浓度在1*1016至5*1018 cm-3的范围内。
(vi) 第二阻挡区1072的掺杂剂浓度在5*1016至1*1018 cm-3的范围内。
(vii) 第一阻挡区1071和第二阻挡区1072展现至少近似相同的掺杂剂浓度。
(viii) 第二半导体部分192的掺杂剂浓度在2.5*1016至1*1018 cm-3的范围内。
(ix) 第二半导体部分192的掺杂剂浓度与第一半导体部分191的掺杂剂浓度一样大或者比它更低（即第一半导体部分191的掺杂剂浓度可以大于第二半导体部分192的掺杂剂浓度）。
(x) 第一阻挡区1071的掺杂剂浓度在第二阻挡区1072的掺杂剂浓度的90%至130%的范围内，例如大于第二阻挡区1072的掺杂剂浓度的30 %。
(xi) 第一半导体部分191的掺杂剂浓度展现与沟道区102的掺杂剂浓度剖面相同的第一剖面。例如，这可以通过经由联合处理步骤产生第一半导体部分191和沟道区区段102来实现。或者，第一半导体部分191的掺杂剂浓度剖面稍微偏离沟道区区段102的掺杂剂浓度剖面，例如以便实现反型沟道和积累沟道的起始电压之间的所述差异。
(xii) 第二半导体部分192（其具有第二导电类型）的掺杂剂浓度展现第二剖面，所述第二剖面是注入剖面，其具有在第一阻挡区1071（其具有第一导电类型）的掺杂剂剂量的80%至120%的范围内的掺杂剂剂量。
(xiii) 第一阻挡区1071的掺杂剂浓度展现第三剖面，其中所述第三剖面是注入剖面。
而且，根据在图3中示意性地并且示例性地图示的实施例，有源台面18被配置有关于源极区区段101非对称的设计，所述源极区区段101仅位于第一接触插塞111的一侧。其中借助于控制电极141而在有源台面18中诱导反型沟道的区段在图2和3中通过虚线矩形区段来指示。
如在图3中进一步示意性地图示的，每个功率单元1-1可以例如包括四个台面，例如两个有源台面18和两个辅助台面19。例如，两个有源台面18通过两个相应控制沟槽14而横向限制，并且两个辅助台面19在一侧通过控制沟槽14之一并且在另一侧通过源极沟槽15而横向限制。因此，在每个功率单元1-1中，两个辅助台面19可以被布置成彼此相邻并且被布置在两个有源台面18中间。然而，其他接触方案是可能的，如从以下进一步的描述中将变得显然的。
此外，根据图3的实施例，在有源台面18内形成的pn结1021可以被布置于与在辅助台面19内形成的pn结1922相比稍微更低的垂直水平处。在另一实施例中，在有源台面18内形成的pn结1021可以被布置于与在辅助台面19内形成的pn结1922相比稍微更高的垂直水平处。换言之，第一半导体部分191可以沿着垂直方向Z延伸直到pn结1021的水平的70%至110%。例如，这样的垂直对齐可以通过利用与第一半导体部分191相比相同的、稍微更高的或者稍微更低的注入剂量来形成沟道区区段102来实现。
在图4中示意性地并且示例性地图示了功率单元1-1的另一接触方案。因此，两个相邻有源台面18可以被布置成与两个相邻辅助台面19相邻。此外，关于源极区区段101的布置，有源台面18可以展现非对称设计，根据所述非对称设计，源极区区段101仅位于第一接触插塞111的一侧。如在图4中进一步图示的，有源台面18可以包括多个源极区段101，其可以沿着第二横向方向Y彼此在空间上分离。此外，根据在图4中示意性地并且示例性地图示的实施例，第二阻挡区1072和漂移区100之间的过渡可以近似位于沟槽底部145和155的水平处，如以上已经指示的那样。
现在更详细地参考在图6中示意性地并且示例性地图示的实施例，应理解的是，每个功率单元1-1可以不仅包括通过许多控制沟槽14和至少一个源极沟槽15横向限制的至少一个有源台面18、至少一个辅助台面19，而且每个功率单元1-1还可以包括至少一个另外的沟槽17和/或至少一个另外的台面16。
例如，另外的沟槽17包括另外的电极171，其借助于另外的沟槽绝缘体172而与半导体主体10电绝缘。另外的沟槽17可以展现与控制沟槽14和源极沟槽15相比相同的空间尺寸。
例如，沟槽电极171具有与控制电极141的电位不同和/或与源极沟槽151的电位不同的电位。例如，另外的电极171是电浮置的。在另一实施例中，另外的电极171被电耦合或者相应地电连接到控制电极141。
另外的台面16可以具有与有源台面18相比以及与辅助台面19相比不同的半导体配置，如关于剩余绘图将更详细地解释的那样。无论另外的台面16的半导体配置如何，另外的台面16都可以展现与辅助台面19相比以及与有源台面18相比相等的空间尺寸。
关于在图7和8中示意性地和示例性地图示的实施例，将描述功率半导体器件1的一些另外的可选方面。
例如，用于电接触有源台面18的第一接触插塞111和用于电接触辅助台面19的第二接触插塞112都不必与绝缘层113的底部相比沿着垂直方向Z延伸得显著更远。例如，第一接触插塞111和第二接触插塞112被配置为平面接触插塞，其近似在绝缘层113的底部的水平处终止，如在图7和8中图示的那样。
为了增加在一侧台面的18和19与在另一侧的第一负载端子11之间的电连接的导电性，有源台面18的沟道区区段102可以包括以上已经提及的沟道子区1025。沟道子区1025可以设有与沟道区区段102的剩余部分相比显著增加的掺杂剂浓度。类似地，第一半导体部分191可以包括子区1915，所述子区1915形成第二接触插塞112和第一半导体部分191的剩余部分之间的界面，该子区1915可以展现与沟道子区1025相同的掺杂剂浓度。
如在图7中进一步图示的，应理解的是，不一定提供第二阻挡区1072。例如，有源台面18内的pn结1022也可以被形成在沟道区区段102和漂移区100之间。
图7还示出另一示例性接触方案，根据所述接触方案，每个功率单元1-1包括两个有源台面18和两个辅助台面19，其被沿着第一横向方向X以交替方式布置。
现在关于在图8中示意性地并且示例性地图示的实施例，在每个功率单元1-1内，有源台面18和辅助台面19可以借助于以上关于图6的实施例已经提及的另外的台面16而彼此分离。
例如，另外的台面16是虚设台面，其不被配置成传导负载电流或其一部分。例如，虚设台面16不被电连接到第一负载端子11。虚设台面16可以被认为是不用于承载负载电流的目的的退役的台面。因此，在垂直横截面中，如所图示的，在虚设台面16和第一负载端子11之间的沿着垂直方向Z的过渡不提供导电路径。为了统一工艺的原因，虚设台面16仍然可以设有沟道区102的区段，以及可选地还设有沟道区1025，如所图示的那样。例如，虚设台面16具有防止负载电流跨过虚设台面16和第一负载端子11之间的过渡的配置。
如以上已经指示的，功率半导体器件1可以是IGBT，例如具有微-图案-沟槽（micro-pattern-trench，MPT）结构的IGBT。例如，根据MPT结构，可以被包括在功率单元1-1中的每一个中的沟槽14、15（以及可选地，17）中的每一个可以展现基本上相等的空间尺寸，并且可以根据规则图案来被布置。例如，沟槽14、15和17中的每一个可以展现沿着垂直方向Z的在3 μm至8 μm的范围内的深度，以及沿着第一横向方向X的在0.4 μm至1.6 μm的范围内的宽度。此外，可以被包括在相应功率单元1-1中的所有沟槽14、15和17的沟槽电极141、151（以及可选地，171）中的每一个可以基本上展现相等的空间尺寸。此外，可以被包括在至少一个功率单元1-1中的沟槽14、15和17中的每一个可以被沿着第一横向方向X等距地布置。例如，每个功率单元1-1的辅助台面19和有源台面18以及虚设台面16中的每一个可以展现在第一横向方向X上的相同的宽度，其可以在0.1 μm至0.3 μm的范围内，在0.3 μm至0.8 μm的范围内，或者在0.8 μm至1.4 μm的范围内。此外，MPT-IGBT可以包括多个，例如多于100个这样的同样配置的功率单元1-1。
本文中呈现的还是一种处理功率半导体器件的方法。半导体器件具有IGBT配置并且包括：半导体主体，所述半导体主体被耦合到所述功率半导体器件的第一负载端子和第二负载端子，并且被配置成在所述端子之间传导负载电流，并且包括第一导电类型的漂移区；用于控制负载电流的控制端子；与第一负载端子电连接的第一导电类型的源极区；以及与第一负载端子电连接并且使源极区与漂移区隔离的第二导电类型的沟道区；电连接到第二负载端子的第二导电类型的发射极区；至少一个功率单元。每个功率单元包括彼此横向相邻布置的至少三个沟槽，其中所述沟槽中的每一个沿着垂直方向延伸到半导体主体中并且包括使相应电极与半导体主体绝缘的绝缘体，其中所述至少三个沟槽包括至少一个控制沟槽，其电极被电耦合到控制端子，以及源极沟槽，其电极被电耦合到第一负载端子；用于传导负载电流的至少一部分的有源台面，所述有源台面至少通过所述至少一个控制沟槽之一横向限制并且至少包括源极区和沟道区中的每一个的相应区段。所述方法包括作为所述至少一个功率单元中的每一个的一部分而提供辅助台面，其通过源极沟槽和所述至少一个控制沟槽之一横向限制，所述辅助台面包括第一半导体部分和第二半导体部分，二者都具有第二导电类型，其中所述辅助台面借助于所述第一半导体部分而被电连接到第一负载端子，并且其中所述第二半导体部分被布置在所述第一半导体部分以下同时沿着垂直方向从其在空间上移位。
方法的实施例对应于以上关于绘图呈现的功率半导体器件1的实施例。到目前为止，参考上文。
例如，同时产生有源台面18内的沟道区区段102以及辅助台面19内的第一半导体部分191。此后，有源台面18内的沟道区区段102或辅助台面19内的第一半导体部分191此外可以关于例如掺杂剂浓度而稍微被修改，以便实现反型沟道（在有源台面18内）和积累沟道（在辅助台面19内）的起始电压中的所述差异。在另一实施例中，分离地产生有源台面18内的沟道区区段102以及辅助台面19内的第一半导体部分191。例如，用于形成沟道区域区段102的注入剂量可以高于用于形成第一半导体部分191的注入剂量，例如高于15%。例如，由此，pn结1021被布置成与pn结1922相比稍微更深（参见图3）。
形成有源台面18和辅助台面19的半导体配置可以涉及多个注入处理步骤。例如，借助于高能量注入来形成第一阻挡区1071，例如使用500 keV或更大的注入能量。被采用来形成第二半导体部分192的注入能量甚至可以更高，例如700 keV或更高。被采用来形成第二阻挡区1072的注入能量甚至可以更高，例如2.5 MeV或更高，例如以2.5*1013 cm-2的注入剂量。
例如，为了在有源台面18和辅助台面19中形成n掺杂部分，注入硼，例如形成第一和第二阻挡区1071和1072。为了在有源台面18和辅助台面19中形成p掺杂部分，可以注入磷和/或砷，例如以用于形成沟道区区段102以及第一和第二半导体部分191和192二者。
该方法可以被实施以便实现具有以上示例性地说明的尺寸和浓度的区101、102、1072、191、1071、192。
在上文中，解释了涉及功率半导体器件和对应处理方法的实施例。例如，这些半导体器件基于硅（Si）。因此，单晶半导体区或层，例如半导体主体10及其区/区域可以是单晶Si区或Si层。在其他实施例中，可以采用多晶硅或非晶硅。
然而，应该理解的是，半导体主体10和它的区/区域可以由适合用于制造半导体器件的任何半导体材料制成。这样的材料的示例包括但不限于以下各项：元素半导体材料，诸如硅（Si）或锗（Ge）；IV族化合物半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）；二元、三元或四元III-V半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化镓铟（InGaAsP）；以及二元或三元II-VI半导体材料，仅举几例诸如碲化镉（CdTe）以及碲镉汞（HgCdTe）。先前提及的半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于以下各项：氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN），氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN），氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN），氮化铟镓（InGaN）-氮化铝镓（AlGaN），硅-碳化硅（SixC1-x）以及硅-SiGe异质结半导体材料。对于功率半导体器件应用，当前主要是Si、SiC、GaAs和GaN材料被使用。
为了易于描述而使用空间相对术语，诸如“下面”、“下方”、“下部”、“上方”、“上部”等等来解释一个元件相对于第二元件的定位。这些术语意图包含除了与图中描绘的那些不同的定向之外的相应器件的不同定向。此外，诸如“第一”、“第二”等等之类的术语也用于描述各种元件、区、区段等，并且也不意图是限制性的。贯穿本描述，同样的术语指代同样的元件。
如在本文中所使用的，术语“具有”、“含有”、“包含”、“包括”、“展现”等等是开放式术语，其指示所说明的元件或特征的存在，但是不排除附加的元件或特征。
考虑到变化和应用的以上范围，应该理解的是，本发明不由前述描述限制，它也不由附图限制。代替地，本发明仅由所附权利要求及其法律等同物限制。

Claims (23)

1.一种具有IGBT配置的功率半导体器件（1），其中所述功率半导体器件（1）包括：
- 半导体主体（10），所述半导体主体（10）被耦合到所述功率半导体器件（1）的第一负载端子（11）和第二负载端子（12），并且被配置成在所述端子（11、12）之间传导负载电流，并且包括第一导电类型的漂移区（100）；
- 用于控制负载电流的控制端子（13）；
- 与第一负载端子（11）电连接的第一导电类型的源极区（101），以及与第一负载端子（11）电连接并且使源极区（101）与漂移区（100）隔离的第二导电类型的沟道区（102）；
- 电连接到第二负载端子（12）的第二导电类型的发射极区（109）；
- 至少一个功率单元（1-1），每个功率单元（1-1）包括：
- 彼此横向相邻布置的至少三个沟槽（14、15），其中所述沟槽（14、15）中的每个沿着垂直方向（Z）延伸到半导体主体（10）中并且包括使相应电极（141、151）与半导体主体（10）绝缘的绝缘体（142、152），其中所述至少三个沟槽（14、15）包括至少一个控制沟槽（14），其电极（141）电耦合到控制端子（13），以及源极沟槽（15），其电极（151）被电耦合到第一负载端子（11）；
- 用于传导负载电流的至少一部分的有源台面（18），所述有源台面（18）至少通过所述至少一个控制沟槽（14）之一横向限制并且至少包括源极区（101）和沟道区（102）中的每一个的相应区段；以及
- 通过源极沟槽（15）和所述至少一个控制沟槽（14）之一横向限制的辅助台面（19），所述辅助台面（19）包括第一半导体部分（191）和第二半导体部分（192），二者都具有第二导电类型，其中所述辅助台面（19）借助于所述第一半导体部分（191）而被电连接到第一负载端子（11），并且其中所述第二半导体部分（192）被布置在所述第一半导体部分（191）以下同时沿着垂直方向（Z）从其在空间上移位。
2.根据权利要求1所述的功率半导体器件（1），其中所述辅助台面（19）的第一半导体部分（191）是沟道区（102）的区段。
3.根据权利要求1或2所述的功率半导体器件（1），其中辅助台面（19）包括第一导电类型的第一阻挡区（1071），其展现为漂移区（100）的掺杂剂浓度的至少两倍的掺杂剂浓度。
4.根据权利要求3所述的功率半导体器件（1），其中所述第一阻挡区（1071）使第一半导体部分（191）和第二半导体部分（192）彼此分离。
5.根据前述权利要求之一所述的功率半导体器件（1），其中有源台面（18）包括第一导电类型的第二阻挡区（1072），其展现为漂移区（100）的掺杂剂浓度的至少两倍的掺杂剂浓度，其中所述第二阻挡区（1072）使沟道区区段（102）与漂移区（100）分离。
6.根据权利要求5所述的功率半导体器件（1），其中所述第二阻挡区（1072）沿着垂直方向（Z）至少延伸到有源台面（18）的最深的十分之一部分中。
7.根据权利要求3或4以及权利要求5或6之一所述的功率半导体器件（1），其中第一阻挡区（1071）的掺杂剂浓度在第二阻挡区（1072）的掺杂剂浓度的90%至130%的范围内。
8.根据前述权利要求5至7之一所述的功率半导体器件（1），其中沟道区区段（102）和第二阻挡区（1072）之间的过渡在有源台面（18）内的第二水平处形成第二pn结（1021），并且其中第一半导体部分（191）沿着延伸方向（Z）延伸直到第二水平的70%至110%。
9.根据前述权利要求之一所述的功率半导体器件（1），其中所述辅助台面（19）排他地借助于第一半导体部分（191）而被电连接到第一负载端子（11），和/或其中所述辅助台面（19）排他地借助于第二半导体部分（192）而被耦合到漂移区（100）。
10.根据前述权利要求之一所述的功率半导体器件（1），其中第一半导体部分（191）的掺杂剂浓度大于第二半导体部分（192）的掺杂剂浓度。
11.根据前述权利要求之一所述的功率半导体器件（1），其中第一半导体部分（191）的掺杂剂浓度展现与沟道区（102）的掺杂剂浓度剖面相同的第一剖面。
12.根据权利要求3所述的功率半导体器件（1），其中第二半导体部分（192）的掺杂剂浓度展现第二剖面，所述第二剖面是注入剖面，其具有在第一阻挡区（1071）的掺杂剂剂量的80%至120%的范围内的掺杂剂剂量。
13.根据权利要求3或12所述的功率半导体器件（1），其中第一阻挡区（1071）的掺杂剂浓度展现第三剖面，所述第三剖面是注入剖面。
14.根据前述权利要求之一所述的功率半导体器件（1），其中第二半导体部分（192）和漂移区（100）之间的过渡形成第三pn结（1921），其中所述第三pn结（1921）被布置在辅助台面（19）内。
15.根据权利要求14所述的功率半导体器件（1），其中第三pn结（1921）和源极沟槽（15）的底部（155）之间的沿着延伸方向（Z）的距离（ds）总计至少为所述辅助台面（101）沿着延伸方向（Z）的总延伸的十分之一。
16.根据前述权利要求之一所述的功率半导体器件（1），其中所述辅助台面（19）被配置成防止第一导电类型的电荷载流子的第一电流跨过辅助台面（19）和第一负载端子（11）之间的过渡，并且允许第二导电类型的电荷载流子的第二电流跨过所述过渡。
17.根据前述权利要求之一所述的功率半导体器件（1），其中所述发射极区（109）与整个辅助台面（19）横向重叠。
18.根据前述权利要求之一所述的功率半导体器件（1），其中所述功率半导体器件（1）被配置成：如果被提供给控制电极（141）的控制信号具有在第一值范围内的值则被设置成导通状态，并且如果控制信号具有在第二值范围内的值则被设置成阻断状态，并且其中辅助台面（19）的电阻率对控制信号的值起反应，如果控制信号具有在第一值范围内的值，则电阻率与当控制信号具有在第二值范围内的值时存在的电阻率相比更大。
19.根据权利要求18所述的功率半导体器件（1），其中辅助台面（19）的电阻率在控制信号的值从第一值范围内的值到第二值值范围内的值的改变期间具有瞬时最小值。
20.根据前述权利要求之一所述的功率半导体器件（1），其中
- 有源台面（18）被配置成借助于在沟道区（102）的所述区段内内诱导的具有第一起始电压的反型沟道而传导负载电流的至少一部分；
- 辅助台面（19）被配置成借助于具有第二起始电压的积累沟道而传导负载电流的至少一部分。
21.根据权利要求20所述的功率半导体器件（1），其中所述第二起始电压不同于所述第一起始电压。
22.一种处理具有IGBT配置的功率半导体器件（1）的方法，其中所述功率半导体器件（1）包括：
- 半导体主体（10），所述半导体主体（10）被耦合到所述功率半导体器件（1）的第一负载端子（11）和第二负载端子（12），并且被配置成在所述端子（11、12）之间传导负载电流，并且包括第一导电类型的漂移区（100）；
- 用于控制负载电流的控制端子（13）；
- 与第一负载端子（11）电连接的第一导电类型的源极区（101），以及与第一负载端子（11）电连接并且使源极区（101）与漂移区（100）隔离的第二导电类型的沟道区（102）；
- 电连接到第二负载端子（12）的第二导电类型的发射极区（109）；
- 至少一个功率单元（1-1），每个功率单元（1-1）包括：
- 彼此横向相邻布置的至少三个沟槽（14、15），其中所述沟槽（14、15）中的每个沿着垂直方向（Z）延伸到半导体主体（10）中并且包括使相应电极（141、151）与半导体主体（10）绝缘的绝缘体（142、152），其中所述至少三个沟槽（14、15）包括至少一个控制沟槽（14），其电极（141）电耦合到控制端子（13），以及源极沟槽（15），其电极（151）电耦合到第一负载端子（11）；
- 用于传导负载电流的至少一部分的有源台面（18），所述有源台面（18）至少通过所述至少一个控制沟槽（14）之一横向限制并且至少包括源极区（101）和沟道区（102）中的每一个的相应区段；
其中，所述方法包括作为所述至少一个功率单元（1-1）中的每一个的一部分而提供：
- 通过源极沟槽（15）和所述至少一个控制沟槽（14）之一横向限制的辅助台面（19），所述辅助台面（19）包括第一半导体部分（191）和第二半导体部分（192），二者都具有第二导电类型，其中所述辅助台面（19）借助于所述第一半导体部分（191）而被电连接到第一负载端子（11），并且其中所述第二半导体部分（192）被布置在所述第一半导体部分（191）以下同时沿着垂直方向（Z）从其在空间上移位。
23.根据权利要求22所述的方法，其中同时产生有源台面（18）内的沟道区区段（102）以及辅助台面（19）内的第一半导体部分（191）。
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Publication number Priority date Publication date Assignee Title
JP6645594B2 (ja) * 2017-02-15 2020-02-14 富士電機株式会社 半導体装置
JP7180402B2 (ja) * 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
DE102020122264B4 (de) * 2020-08-26 2022-03-31 Infineon Technologies Ag Mesa-Kontakt für MOS-gesteuerte Leistungshalbleitervorrichtung und Herstellungsverfahren
JP2023036341A (ja) * 2021-09-02 2023-03-14 株式会社 日立パワーデバイス 半導体装置、半導体装置の製造方法、電力変換装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2546882B1 (en) * 2010-03-09 2018-04-18 Fuji Electric Co., Ltd. Semiconductor device
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
US9105679B2 (en) * 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
JP6743026B2 (ja) * 2015-08-26 2020-08-19 三菱電機株式会社 半導体素子
JP6451869B2 (ja) * 2015-12-11 2019-01-16 富士電機株式会社 半導体装置
CN107851666B (zh) * 2016-02-15 2021-11-23 富士电机株式会社 半导体装置

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