KR102553464B1 - Dv/dt 제어 가능 igbt - Google Patents

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알렉산더 필리포우
안토니오 벨레이
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Abstract

장벽 영역(105)을 구비한 IGBT(1)가 제공된다. IGBT(1)의 전력 단위 셀(1-1)에는, 장벽 영역(105)으로 모두 연장될 수 있는 적어도 2개의 트렌치(14, 15)가 구비된다. 장벽 영역(105)은 p형 도핑될 수 있고, 드리프트 영역(100)에 의해서 세로로 즉, 연장 방향(Z)에 대해서 구성될 수 있다. 장벽 영역(105)은 전기적으로 플로팅될 수 있다.

Description

DV/DT 제어 가능 IGBT{IGBT WITH DV/DT CONTROLLABILTY}
본 명세서는 IGBT의 실시예 및 IGBT를 처리하는 방법의 실시예에 관한 것이다. 예컨대, 본 명세서는 예컨대, dV/dt를 제어할 수 있도록 하나 이상의 전력 단위 셀 및 장벽 영역을 구비한 IGBT 및 대응하는 처리 방법의 실시예에 관한 것이다.
전기 에너지를 변환하는 것 및 전기 모터 혹은 전기 기기를 구동하는 것과 같은, 최근의 자동차 분야, 가전 분야 및 산업 분야의 장치의 많은 기능은 전력 반도체 장치에 의존한다. 예컨대, IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 다이오드 등이, 비한정의 예로서 전력 공급 장치 및 전력 변환 장치의 스위치를 포함한 다양한 응용예에서 사용되었다.
IGBT는 통상적으로, IGBT의 2개의 부하 단자 사이에서 부하 전류 경로를 따라서 부하 전류를 흐르게 하도록 구성된 반도체 본체를 포함한다. 나아가, 부하 전류 경로는 게이트 전극이라고도 하는 절연 전극을 이용해서 제어될 수 있다. 예컨대, 제어 전극은 예컨대, 구동부 유닛으로부터 대응하는 제어 신호를 받으면 도전 상태와 차단 상태 중 하나로 IGBT를 설정할 수 있다.
경우에 따라서, 게이트 전극은 IGBT의 트렌치 내에 포함될 수 있으며, 트렌치는 예컨대, 스트라이프형 구성 혹은 바늘형 구성을 가질 수 있다.
나아가, 이러한 트렌치는 경우에 따라서, 예컨대, 서로 이격되어 배치되어 있으며 종종 서로 전기적으로 절연되는 2개 이상의 전극과 같은 하나 이상의 전극을 포함한다. 예컨대, 트렌치는 게이트 전극 및 필드 전극을 포함할 수 있으며, 여기서 게이트 전극은 부하 단자 각각에 대해 전기적으로 절연될 수 있고 필드 전극은 부하 단자 중 하나에 전기적으로 접속될 수 있다.
일반적으로, IGBT의 예컨대, 스위칭 손실과 같은 손실을 낮게 유지하는 것이 바람직하다. 예컨대, 저 스위칭 손실은, 예컨대, 짧은 턴온 시간 및/또는 짧은 턴오프 시간과 같이 짧은 스위칭 기간을 보장함으로써 달성될 수 있다. 반면, 해당 응용예에서, 최대 전압 기울기(dV/dt) 및/또는 최대 부하 전류 기울기(dI/dt)와 관련된 요건이 존재할 수도 있다.
일 실시예에 따라서, IGBT는, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 적어도 하나의 전력 단위 셀을 포함하고, 적어도 하나의 전력 단위 셀은, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 제어 트렌치 전극에 연결된 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사와, 반도체 본체에 구현되며 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 구비하고, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은, 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 추가 트렌치 전극은 부하 전류를 제어하도록 구성되지 않고, 장벽 영역은 활성 메사 및 추가 트렌치의 바닥부 모두와 횡방으로 중첩한다.
또 다른 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 제어 트렌치 전극에 연결된 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에, 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 형성하는 단계를 포함하고, 적어도 하나의 활성 메사는 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하고, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은, 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 추가 트렌치 전극은 부하 전류를 제어하도록 구성되지 않고, 장벽 영역은 활성 메사 및 추가 트렌치의 바닥부 모두와 횡방으로 중첩한다.
일 실시예에 따라서, IGBT는, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 적어도 하나의 전력 단위 셀을 포함하고, 적어도 하나의 전력 단위 셀은, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 제어 트렌치 전극에 연결된 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사와, 반도체 본체에 구현되며 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 구비하고, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 장벽 영역은 활성 메사 및 추가 트렌치의 바닥부의 전체 폭 모두와 횡방으로 중첩한다.
또 다른 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에, 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 형성하는 단계를 포함하고, 적어도 하나의 활성 메사는 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하며, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 장벽 영역은 활성 메사의 전체 폭 및 추가 트렌치의 바닥부 모두와 횡방으로 중첩한다.
일 실시예에 따라서, IGBT는, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 적어도 하나의 전력 단위 셀과, 반도체 본체에 구현되며 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 포함하고, 적어도 하나의 전력 단위 셀은, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은, 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성된다. 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되고, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의된다. 활성 교차 영역은 추가 교차 영역의 적어도 1/10에 이르고, 추가 교차 영역보다 크지 않다.
일 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 형성하는 단계를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성되고, 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되며, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의되고, 활성 교차 영역은 추가 교차 영역의 적어도 1/10에 이르고, 추가 교차 영역보다 크지 않다.
예컨대, 제어 트렌치 및 추가 트렌치 모두의 각각의 상부 부분은 부분적으로장벽 영역으로 연장되고, 각각의 상부 부분은 트렌치 각각의 나머지 4/5 부분에 의해 형성되고, 제어 트렌치의 상부 부분은 소스 영역 및 채널 영역에 인접해서 배치된다.
일 실시예에 따라서, IGBT는, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 적어도 하나의 전력 단위 셀과, 반도체 본체에 구현되며 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 포함하고, 적어도 하나의 전력 단위 셀은, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은, 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성된다. 제어 트렌치 및 추가 트렌치 모두의 각각의 상부 부분은 트렌치 각각의 나머지 4/5 부분에 의해 형성되고, 제어 트렌치의 상부 부분은 소스 영역 및 채널 영역에 인접해서 배치된다. 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되고, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의된다. 제어 트렌치의 상부 부분과 활성 메사에서 소스 영역 및 채널 영역 모두에 의해 형성된 하위 영역 사이의 트랜지션에 의해 전체 채널 교차 영역이 정의된다. 전체 채널 교차 영역은 활성 교차 영역과 추가 교차 영역의 합보다 작다.
일 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 형성하는 단계를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성되고, 제어 트렌치 및 추가 트렌치 모두의 각각의 상부 부분은 트렌치 각각의 나머지 4/5 부분에 의해 형성되고, 제어 트렌치의 상부 부분은 소스 영역 및 채널 영역에 인접해서 배치되며, 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되고, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의되며, 제어 트렌치의 상부 부분과 활성 메사에서 소스 영역 및 채널 영역 모두에 의해 형성된 하위 영역 사이의 트랜지션에 의해 전체 채널 교차 영역이 정의되고, 전체 채널 교차 영역은 활성 교차 영역과 추가 교차 영역의 합보다 작다.
상술한 추가 트렌치는 더미 트렌치가 될 수 있고 추가 트렌치 전극은 더미 트렌치 전극이 될 수 있다. 더미 트렌치 전극은 제어 트렌치 전극에 전기적으로 연결될 수 있다. 예컨대, 제어 트렌치 전극 및 더미 트렌치 전극은 모두 IGBT의 제어 단자에 전기적으로 연결되고, 여기서 제어 단자는 IGBT를 구동하는 구동부 유닛의 출력에 전기적으로 연결될 수 있다. 예컨대, 더미 트렌치 전극 및 제어 트렌치 전극은 모두 즉, 각각의 낮은 옴 접속에 의해서 IGBT의 제어 단자에 전기적으로 접속된다. 예컨대, 더미 트렌치 전극의 전기적인 전위는 적어도 제어 트렌치 전극의 전기적인 전위와 실질적으로 동일할 수 있다. 다른 실시예에서, 제어 단자와 제어 트렌치 전극 사이의 제 1 옴 저항은 제어 단자와 더미 트렌치 전극 사이의 제 2 옴 저항과 다를 수 있다. 제 1 옴 저항과 제 2 옴 저항 사이의 차이는 예컨대, 0 Ω 내지 100 Ω의 범위가 될 수 있다. 예컨대, 제 2 옴 저항은 제 1 옴 저항보다 크다.
당업자라면 이하 상세한 설명을 읽고 첨부 도면을 보는 것으로 추가적인 특징 및 이점을 이해할 것이다.
도면 내의 구성 요소는 실제 축적으로 도시된 것은 아니며, 본 발명의 원리를 나타내도록 강조해서 도시될 수도 있다. 나아가, 도면에서 같은 참조 번호는 대응하는 구성 요소를 가리킨다.
도 1은 하나 이상의 실시예에 따른 IGBT의 가로 방향에서 본 섹션을 개략적이며 예시적으로 나타내는 도면,
도 2는 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 3은 일부 실시예에 따른 IGBT의 가로 방향에서 본 섹션을 개략적이며 예시적으로 나타내는 도면,
도 4는 하나 이상의 실시예에 따른 IGBT의 도펀트 농도의 추이를 개략적이며 예시적으로 나타내는 도면,
도 5는 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 6은 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 7은 하나 이상의 실시예에 따른 IGBT를 처리하는 방법의 단계를 개략적이며 예시적으로 나타내는 도면,
도 8은 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 9는 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 10은 하나 이상의 실시예에 따른 IGBT의 세로 단면의 섹션을 개략적이며 예시적으로 나타내는 도면,
도 11은 하나 이상의 실시예에 따른 IGBT의 사시도의 섹션을 개략적이며 예시적으로 나타내는 도면이다.
이하 상세한 설명에서는 첨부 도면을 참조하며, 첨부 도면은 본 명세서의 일부를 이루고, 본 발명이 실시되는 예시적인 특정 실시예로서 도시되어 있다.
여기서, 설명되는 도면의 방향을 가라킬 때 "상부", "바닥부", "아래", "전면", "이면", "뒤", "선단", "후단", "위"와 같은 방향 용어가 사용될 수 있다. 실시예의 구성 요소는 여러 다른 방향으로 위치될 수도 있으므로, 방향 용어는 예시를 위해서 사용되는 것으로 한정이 아니다. 다른 실시예가 사용될 수도 있으며, 본 발명의 범주로부터 벗어남없이 구조적인 혹은 논리적인 변경이 행해질 수 있다는 것을 이해할 것이다. 따라서, 이하의 상세한 설명은 한정의 의미가 아니며, 본 발명의 범주는 첨부된 청구항에 의해서 정의된다.
다양한 실시예를 상세하게 참조하며, 그 하나 이상의 예시가 도면에 도시되어 있다. 각각의 예시는 설명으로서 제공되는 것으로, 본 발명의 한정을 의미하는 것은 아니다. 예컨대, 한 실시예의 구성 요소로서 설명 혹은 도시된 특징부는 다른 실시예에서 혹은 이와 조합해서 사용되어서 또 다른 실시예를 생성할 수도 있다. 본 발명은 이러한 수정 및 변경을 포함하는 것으로 의도된다. 예시는 특정한 표현을 사용해서 설명되며, 이는 첨부된 청구항의 범주를 한정하는 것은 아니다. 도면은 실제 축적으로 도시된 것은 아니며 단지 설명의 목적이다. 명료성을 위해, 별도로 언급되지 않는 한 여러 도면에서 같은 요소 혹은 제조 단계는 같은 참조 번호로 나타내었다.
본 명세서에서 사용되는 용어 '가로'는 반도체 기판의 혹은 반도체 구조체의 가로 표면에 실질적으로 평행한 방향을 나타내는 것이다. 예컨대, 이는 반도체 웨이퍼나 다이 혹은 칩의 표면이 될 수도 있다. 예컨대, 이하에서 언급되는 제 1 횡방향 X과 제 2 횡방향 Y이 모두 가로 방향이 될 수 있으며, 여기서 제 1 횡방향 X과 제 2 횡방향 Y은 서로 수직이 될 수 있다.
본 명세서에서 사용되는 용어 '세로'는 가로 표면에 실질적으로 수직으로 배치된 방향, 즉, 반도체 웨이퍼/칩/다이의 표면에 대한 법선 방향을 나타내는 것이다. 예컨대, 이하에서 언급되는 연장 방향 Z는 제 1 횡방향 X과 제 2 횡방향 Y 모두에 수직인 연장 방향 Z이 될 수 있다.
본 명세서에서, n형 도핑은 '제 1 도전형'으로 지칭되고, p형 도핑은 '제 2 도전형'으로 지칭된다. 다른 방안으로, 반대의 도핑 관계가 사용되어서, 제 1 도전형이 p형 도핑이 되고 제 2 도전형이 n형 도핑이 될 수도 있다.
본 명세서의 문맥상, 용어 '옴 접촉', '전기 접촉', '옴 접속' 및' 전기적으로 접속된'은, 반도체 장치의 2개의 영역, 섹션, 구역, 부분 혹은 구성 요소 사이나, 혹은 하나 이상의 장치의 상이한 단자 사이나, 혹은 반도체 장치의 일부나 구성 요소와 단자나, 금속화부 또는 전극과의 사이에 낮은 옴 전기 접속 혹은 낮은 옴 전류 경로가 존재한다는 것을 나타낸다. 나아가, 본 상세한 설명의 문맥상, 용어 '접촉하는'은 각각의 반도체 장치의 2개의 요소 사이에 직접적인 물리적 접속이 존재한다는 것을 나타내고, 예컨대, 서로 접촉하고 있는 2개의 요소 사이의 이동은 중간 요소 등을 포함하지 않을 수 있다는 것을 나타낸다.
나아가, 본 상세한 설명의 문맥상, 용어 '전기적인 절연'은, 별도의 언급이 없다면, 그 일반적인 명백한 이해의 문맥에서 사용되는 것으로, 2개 이상의 컴포넌트가 서로 이격되어 위치되고 이들 컴포넌트들을 접속시키는 옴 접속은 없다는 것을 나타내는 것이다. 그러나, 서로 전기적으로 절연되어 있는 컴포넌트는 그럼에도 불구하고 예컨대 기계적으로 연결되고 및/또는 용량 연결되고 및/또는 유도 연결되는 등, 서로 연결될 수도 있다. 예시적으로, 캐패시터의 2개의 전극은 예컨대, 유전체와 같은 절연체를 통해서, 전기적으로는 서로 절연되고 동시에 서로 기계적으로 및 용량적으로 연결될 수 있다.
본 명세서에서 설명되는 특정 실시예는 예컨대, 스트라이프형 셀 혹은 셀룰러형 셀 구성과 같은 IGBT에 관한, 예컨대, 전력 변환기나 전력 공급기 내에서 사용될 수 있는 IGBT와 같은 것에 관한 것이지만, 이것으로 한정되는 것은 아니다. 따라서, 일 실시예에서, IGBT는 부하에 공급될 및/또는 전원에 의해 제공될 부하 전류를 전달하도록 구성될 수도 있다. 예컨대, IGBT는 모놀리식으로 집적된 IGBT 셀 및/또는 모놀리식으로 집적된 RC-IGBT 셀과 같은 하나 이상의 액티브 전력 반도체 셀을 포함할 수 있다. 이러한 트랜지스터 셀은 전력 반도체 모듈에 집적될 수 있다. 이러한 셀이 복수가 모여서 IGBT의 활성 영역을 갖고 배치된 셀 필드를 구성할 수 있다.
본 상세한 설명에서 사용되는 용어 'IGBT '는 높은 전압 차단 및/또는 높은 전류-전달 성능을 갖고, 하나의 칩에 배치되는 반도체 장치를 나타낸다. 환언하면, 이러한 IGBT는 전형적으로 예컨대 수십 혹은 수백 암페어까지의 암페어 범위의 고전류용 및/또는 전형적으로 예컨대, 15V 이상, 더 상세하게는 100V 이상, 적어도 400V까지와 같은 고전압용이다.
예컨대, 이하에서 설명되는 IGBT는 스트라이프형 셀 구성 혹은 셀룰러 셀 구성의 반도체 트랜지스터가 될 수 있고, 낮은, 중간 및/또는 높은 전압 응용 분야의 전력 컴포넌트로서 사용되도록 구성될 수도 있다.
예컨대, 본 명세서에서 사용되는 용어 'IGBT'는 MOSFET 구성과 관련된 것은 아니며, 데이터 저장, 데이터 계산 및/또는 다른 타입의 반도체 기반 데이터 처리에 사용되는 로직 반도체 장치에 관련된 것도 아니다.
도 1은 하나 이상의 실시예에 따른 IGBT(1)를 가로 방향에서 본 섹션을 개략적이며 예시적으로 나타내고 있다. 도 2는 하나 이상의 실시예에 따른 IGBT(1)의 세로 단면의 섹션을 개략적이며 예시적으로 나타내고 있다. 이하에서, 도 1 및 도 2를 참조한다.
예컨대, IGBT(1)는 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결된 반도체 본체(10)를 포함한다. 예컨대, 제 1 부하 단자(11)는 이미터 단자인 반면, 제 2 부하 단자(12)는 컨트롤러 단자가 될 수 있다.
반도체 본체(10)는 제 1 도전형의 도펀트를 가진 드리프트 영역(100)을 포함할 수 있다. 예컨대, 연장 방향 Z을 따라서 연장되는 드리프트 영역(100)의 연장부 및 그 도펀트 농도는, 당업계에 공지된 바와 같이, IGBT(1)가 설계되는 차단 전압 정격에 따라서 선택된다.
나아가, 제 1 부하 단자(11)는 IGBT(1)의 전면에 배치될 수 있고, 전면 금속부를 포함할 수 있다. 제 2 부하 단자(12)는 전면과 반대측에, 예컨대 IGBT(1)의 이면에 배치될 수 있고, 예컨대 이면 금속화부를 포함할 수 있다. 따라서 IGBT(1)는 세로 구성이 될 수 있다. 다른 실시예에서 제 1 부하 단자(11) 및 제 2 부하 단자(12)는 모두 예컨대, IGBT(1)의 전면 상과 같은, 동일면 상에 배치될 수 있다.
IGBT(1)는 또한 활성 영역(1-2), 비활성 종단 구조부(1-3) 및 칩 에지(1-4)를 더 포함할 수 있다. 칩 에지(1-4)는 횡방향에서 반도체 본체(10)에서 종단되고, 예컨대, 칩 에지(1-4)는 예컨대, 웨이퍼 다이싱에 의해서 절단되게 되며, 연장 방향 Z를 따라서 연장될 수 있다. 비활성 종단 구조부(1-3)는 도 1에 도시된 바와 같이 활성 영역(1-2)과 칩 에지(1-4) 사이에 배치될 수 있다.
본 명세서에서 용어 '활성 영역' 및 '종단 구조부'는 통상적인 방식으로 사용되고, 즉, 활성 영역(1-2) 및 종단 구조부(1-3)는 일반적으로 연관된 원칙적인 기술 기능을 제공하도록 구성될 수 있다. 예컨대, IGBT(1)의 활성 영역(1-2)은 단자(11, 12) 사이에서 부하 전류를 전달하도록 구성되고, 반면, 종단 구조부(1-3)는 부하 전류는 전달하지 않지만 전계의 추이와 관련된 기능을 완수해서, 일 실시예에 따라서 활성 영역(1-2) 등을 안전하게 종단시키는 차단 성능을 보장한다. 예컨대, 종단 구조부(1-3)는 도 1에 도시된 바와 같이 활성 영역(1-2)을 완전히 둘러쌀 수 있다.
활성 영역(1-2)은 적어도 하나의 전력 단위 셀(1-1)을 포함할 수 있다. 일 실시예에서, 활성 영역(1-2) 내에는 이러한 전력 단위 셀(1-1)이 복수 포함된다. 전력 단위 셀(1-1)의 수는 100개 이상, 1000개 이상 혹은 심지어 10000개 이상이 될 수 있다.
각각의 전력 단위 셀(1-1)은 도 1에 개략적으로 도시된 바와 같이 스트라이프형 구성이 될 수 있으며, 각각의 전력 단위 셀(1-1) 및 그 컴포넌트 중 적어도 하나 이상의 한 횡방향에서의 예컨대, 제 2 횡방향 Y에 따른 전체 횡방 연장은, 이 횡방향에 따른 활성 영역(1-2)의 전체 연장에 실질적으로 대응한다. 그러나. 각각의 전력 단위 셀(1-1)의 하나 이상의 컴포넌트가 제 2 횡방향 Y을 따라서 구성되는 것을 배제하는 것은 아니며 예컨대, 일 실시예에서, 이하 설명하는 소스 영역(참조 번호 101)은 각각의 전력 단위 셀(1-1) 내에서 제 2 횡방향 Y을 따라서 구성될 수도 있다. 예컨대, 소스 영역은 국지적으로만 제공되고, 인터미션 영역(예컨대, 제 2 도전형의)이 제 2 횡방향 Y(도 11 참조)을 따라서 인접하는 로컬 소스 영역을 분리하고 있다.
또 다른 실시예에서, 각각의 전력 단위 셀(1-1)은 셀룰러형 구성이 될 수 있으며, 여기서 각각의 전력 단위 셀(1-1)의 횡방 연장은 활성 영역(1-2)의 전체 횡방 연장보다 실질적으로 작을 수 있다.
일 실시예에서, 활성 영역(1-2)에 포함된 복수의 전력 단위 셀(1-1) 각각은 동일한 셋업을 갖고 있다. 이하 이러한 셋업의 예를 도 2를 참조로 설명한다. 그러나, 활성 영역(1-2)이 예컨대, 보조 셀 등(도시 생략)과 같은 다른 타입의 다른 셀을 더 포함하는 것을 배제하는 것은 아니다.
각각의 전력 단위 셀(1-1)은 적어도 부분적으로 반도체 본체(10)로 연장될 수 있고, 드리프트 영역(100)의 섹션을 적어도 포함할 수 있다. 나아가, 각각의 전력 단위 셀(1-1)은 제 1 부하 단자(11)와 전기적으로 접속될 수 있다. 각각의 전력 단위 셀(1-1)은 상기 단자(11, 12) 사이에서 부하 전류의 일부를 전달하고, 상기 단자(11, 12) 사이에 인가되는 차단 전압을 차단하도록 구성될 수 있다.
IGBT(1)를 제어하기 위해서, 각각의 전력 단위 셀(1-1)은 각각의 전력 단위 셀(1-1)을 도전 상태 혹은 차단 상대 중 하나로 선택적으로 선택하도록 구성된 제어 단자(141)에 동작 가능하게 연결되거나 혹은 각각이 이를 포함할 수도 있다.
예컨대, 도 2에 도시된 예를 참조하면, 소스 영역(101)은 제 1 부하 단자(11)와 전기적으로 접속될 수도 있고, 예컨대, 드리프트 영역(100)보다 큰 도펀트 농도와 같이 제 1 도전형의 도펀트를 포함할 수도 있다. 나아가, 제 2 도전형의 도펀트를 포함하며 소스 영역(101)과 드리프트 영역(100)을 서로 분리하는 채널 영역(102)이 제공될 수 있으며, 예컨대, 채널 영역(102)은 소스 영역(101)을 드리프트 영역(100)으로부터 이격시킨다.
예컨대, 적어도 하나의 전력 단위 셀(1-1)은 제어 트렌치 전극(141)을 구비한 적어도 하나의 트렌치(14)를 포함한다.
나아가, 일 실시예에서, 적어도 하나의 전력 단위 셀(1-1)은 추가 트렌치 전극(151)을 구비한 추가 트렌치(15)를 적어도 하나 포함할 수 있다. 이 추가 트렌치 전극(151)은 제어 트렌치 전극(141)에 연결될 수 있다.
상술한 추가 트렌치(15)는 더미 트렌치가 될 수도 있고 추가 트렌치 전극(151)은 더미 트렌치 전극이 될 수도 있다. 더미 트렌치 전극(151)은 제어 트렌치 전극(141)에 전기적으로 연결될 수 있다. 예컨대, 더미 트렌치 전극(151) 및 제어 트렌치 전극(141)은 IGBT(1)의 제어 단자(13)에 전기적으로 연결되고, 여기서 예컨대 제어 단자(13)는 IGBT(1)를 구동하는 구동부 유닛(도시 생략)의 출력에 전기적으로 접속될 수 있다. 예컨대, 더미 트렌치 전극(151) 및 제어 트렌치 전극(141)은 모두 예컨대, 각각의 낮은 옴 접속(도시 생략)에 의해서, IGBT(1)의 제어 단자(13)에 전기적으로 접속된다. 예컨대, 더미 트렌치 전극(151)의 전기적인 전위는 적어도 제어 트렌치 전극(141)의 전기적인 전위와 실질적으로 동일할 수 있다. 다른 실시예에서, 제어 단자(13)와 제어 트렌치 전극(141) 사이의 제 1 옴 저항은 제어 단자(13)와 더미 트렌치 전극(151) 사이의 제 2 옴 저항과 다를 수 있다. 제 1 옴 저항과 제 2 옴 저항 사이의 차이는 예컨대, 0 Ω 내지 100 Ω의 범위가 될 수 있다. 예컨대, 제 2 옴 저항은 제 1 옴 저항보다 크다.
다른 실시예에서, 추가 트렌치(15)는 더미 트렌치와 다른 타입, 예컨대 소스 트렌치(이하 설명됨), 플로팅 트렌치(이하 설명함) 혹은 추가 제어 트렌치가 될 수 있다.
예시의 목적으로, 추가 트렌치(15)는 이하 설명에서 거의 항상 더미 트렌치(15)로 지칭되며, 예컨대 앞서 설명한 한정을 가진 더미 트렌치(15)를 지칭한다. 그러나, 본 명세서에서는 주로 더미 트렌치(15)가 앞서 설명한 바와 같이 구현되는 경우를 주로 설명하지만, 다른 실시예에 따라서 이하 설명하는 더미 트렌치(15)는, 예컨대 소스 트렌치(이하 설명됨), 플로팅 트렌치(이하 설명함) 혹은 추가 제어 트렌치 중 하나와 같은 다른 트렌치 타입으로 대체될 수 있다는 것을 이해할 것이다.
예컨대, 제어 트렌치(14) 및 더미 트렌치(15)는 모두 연장 방향 Z을 따라서 반도체 본체(10)로 연장될 수 있고, 각각의 트렌치 전극(141, 151)을 반도체 본체(10)로부터 절연하는 절연체(142, 152)를 포함할 수 있다.
일 실시예에 따라서 적어도 하나의 제어 트렌치(14) 및 적어도 하나의 더미 트렌치(15)의 트렌치 전극(141, 151)은 모두 IGBT(1)의 제어 단자(13)에 전기적으로 연결될 수 있다(예컨대, 전기적으로 접속될 수 있다).
예컨대, 제어 단자(13)는 게이트 단자이다. 나아가, 제어 단자(13)는 제어 트렌치 전극(141)에 전기적으로 접속될 수 있고, 예컨대, 적어도 절연 구조체(132)에 의해서 제 1 부하 단자(11), 제 2 부하 단자(12) 및 반도체 본체(10)로부터 전기적으로 접속될 수 있다.
일 실시예에서 IGBT(1)는 제 1 부하 단자(11)와 제어 단자(13) 사이에 전압을 인가함으로써, IGBT(1)를 도전 상태와 차단 상태 중 적어도 하나로 선택적으로 설정하도록 제어될 수 있다.
예컨대, IGBT(1)는, 예컨대, 당업계에 공지된 IGBT를 제어하는 원칙적인 방식으로 게이트-이미터 전압 VGE에 기초해서 제어될 수 있다.
일 실시예에서, 더미 트렌치 전극(151)은 제어 단자(13)에 전기적으로 접속될 수도 있으며, 따라서 제어 트렌치 전극(141)과 같은 제어 신호를 수신할 수 있다.
또 다른 실시예에서, 더미 트렌치 전극(151)은 1e-3옴 내지 1옴의 범위, 1 옴 내지 10옴의 범위 혹은 10옴 내지 100옴의 범위의 저항을 가진 저항에 의해서 제어 단자(13)에 전기적으로 연결될 수 있다.
또 다른 실시예에서, 더미 트렌치 전극(151)은 제 2 제어 단자(도시 생략)에 전기적으로 접속되며, 따라서 제어 트렌치 전극(141)에 제공하는 제어 신호와는 제어 신호를 수신한다.
나아가 IGBT(1)의 적어도 하나의 전력 단위 셀(1-1)은 제 1 부하 단자(11)에 전기적으로 접속된 적어도 하나의 활성 메사(18)를 구비할 수 있고, 활성 메사(18)는 소스 영역(101), 채널 영역(102), 및 드리프트 영역(100)의 일부를 포함하며, 도 2에 예시적으로 도시된 바와 같이 활성 메사(18)에서, 이들 영역(101, 102, 100)의 각각의 섹션은 제어 트렌치(14)의 측벽(144)에 인접해서 배치될 수 있다. 예컨대, 소스 영역(101)과 채널 영역(102) 모두 예컨대, 접촉 플러그(111)를 통해서 제 1 부하 단자(11)에 전기적으로 접속된다.
나아가, 제어 트렌치 전극(141)(이하 제어 전극(141)이라고도 함)은 제어 단자(13)로부터 제어 신호를 수신하고 예컨대, 채널 영역(102) 내에 반전 채널을 도입해서 IGBT(1)를 도전 상태로 설정함으로써 활성 메사(18) 내에서 부하 전류를 제어하도록 구성될 수 있다. 따라서, 제 1 부하 단자(11)와 활성 메사(18) 사이의 트랜지션(181)은 제 1 부하 단자(11)로부터 반도체 본체(10)로 및/또는 그 반대로 부하 전류가 흐르게 하는 인터페이스를 제공한다.
예컨대, 활성 영역(1-2)에 포함된 모든 전력 단위 셀(1-1)의 제어 전극(141)은 제어 단자(13)에 전기적으로 접속될 수 있다.
적어도 하나의 전력 단위 셀(1-1) 내에 포함된 활성 메사(18)에 더해서, IGBT(1)의 적어도 하나의 전력 단위 셀(1-1)은 예컨대, 적어도 하나의 더미 트렌치(15)에 인접해서 배치된 적어도 하나의 비활성 메사(19)를 구비할 수 있으며, 여기서 제 1 부하 단자(11)와 비활성 메사(19) 사이의 트랜지션(191)은 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공한다.
일 실시예에서, 전력 단위 셀(1-1)은 비활성 메사(19)와 제 1 부하 단자(11) 사이의 상기 트랜지션(191)에 부하 전류가 흐르는 것을 방지하도록 구성될 수 있다. 예컨대, 비활성 메사(19)는 반전 채널의 도입을 허용하지 않을 수 있다. 활성 메사(18)와는 달리, 일 실시예에 따라서 비활성 메사(19)는 IGBT(1)이 도전 상태인 동안 부하 전류를 흐르지 않게 한다. 예컨대, 비활성 메사(19)는 부하 전류를 전달하기 위한 목적으로 사용되지 않는 디커미션(decommissioned) 메사이다.
도 2 및 도 5와 관련해서, 활성 메사(18)의 2개의 변형예를 설명한다. 예컨대, 도 5를 참조하면, 제 1 변형예에서, 소스 영역(101)은 접촉 플러그(111)의 양 측에 배치될 수 있으며, 예컨대, 소스 영역(101)의 모든 섹션은 그 내측 면에서 접촉 플러그(111)와 접촉하고 그 외측 면에서 활성 메사(18)를 공간적으로 정의하는 트렌치 측벽(예컨대, 144 및 154(혹은 164))과 접촉한다. 이 제 1 변형예에서, 활성 메사(18)는 제 1 횡방향 X의 전체 연장을 따라서, 즉 전체 폭을 따라서 활성화되는 것으로 간주될 수 있다. 도 2를 다시 참조하면, 제 2 변형예에서, 활성 메사(18)는 전체 폭을 따라서 활성화되는 것이 아니라, 활성 부분과 비활성 부분으로 나누어지고, 여기서 이 부분들 각각은 전체 메사 체적을 동일하게 공유할 수 있다. 예컨대, 소스 영역(101)은 접촉 플러그(111)와 제어 트렌치(14)의 측벽(144) 사이에만 제공된다. 소스 영역(101)이 제공되는 부분에서, 활성 메사(18)는 활성화될 수 있으며, 예컨대, 부분 전류의 일부를 흘린다. 접촉 플러그(111)의 다른 측에서, 예컨대, 더미 트렌치 혹은 소스 트렌치(이에 대해서는 후술함)와 같은, 제어 트렌치와는 다른 타입의 트렌치에 면하는 측에서, 활성 메사(18)는 비활성 부분을 가질 수 있으며, 소스 영역(101)이 부족하기 때문에, 반전 채널이 유도되지 않을 수도 있고 부하 전류의 어떤 부분도 흐를 수 없다.
여기서, 비활성 메사(19)의 설명은 활성 메사(18)의 비활성 부분에 대해서도 유사하게 적용될 수 있다.
비활성 메사(19)의 제 1 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 접속되지 않고, 예컨대, 절연층(112)에 의해서 서로 전기적으로 절연된다. 이 실시예에서, 제 1 부하 단자(11)와 비활성 메사(19) 사이의 트랜지션(191)은 제 1 도전형의 전하 캐리어에 대해서 뿐만 아니라 제 2 도전형의 전하 캐리어에 대해서도 전기적인 절연을 제공한다. 이를 위해서, 비활성 메사(19)가 소스 영역(101)의 섹션도 채널 영역(102)의 섹션도 포함하지 않는 변형예에서, 비활성 메사(19)는 도 2에 도시된 바와 같이 접촉 플러그(예컨대, 참조 번호 111)에 의해서 접촉되지도 않는다. 다른 변형예에서, 비활성 메사(19)는 예컨대, 소스 영역(101)의 섹션 및/또는 채널 영역(102)의 섹션도 포함함으로써, 활성 메사(18)와 유사하게 구성될 수 있으며, 활성 메사(18)와의 차이는 비활성 메사(19)의 소스 영역(101)의 섹션(존재한다면)도 채널 영역(102)의 섹션도 제 1 부하 단자(11)에 전기적으로 접속되지 않는 것을 포함한다. 비활성 메사(19)의 제 1 실시예에 따라서, 어떤 전류도 트랜지션(191)을 전혀 흐르지 않는다.
비활성 메사(19)의 제 2 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 접속될 수 있으며, 여기서 제 1 부하 단자(11)와 비활성 메사(19) 사이의 트랜지션(191)은 제 1 도전형의 전하 캐리어에 대해서는 전기적인 절연을 제공하나 제 2 도전형의 전하 캐리어에 대하여는 그렇지 않다. 환언하면, 제 2 실시예에서, 비활성 메사(19)는 제 2 도전형의 전하 캐리어의 전류, 예컨대 정공 전류가 상기 트랜지션(191)을 흐르게 하도록 구성될 수 있다. 예컨대, 비활성 메사(19)에 인접하는 트렌치의 트렌치 전극의 예컨대 더미 트렌치 전극(151)의 전기적인 전위에 따라서, 이러한 정공 전류는 예컨대, 반도체 본체(10)에 존재하는 전체 전하 캐리어 농도를 감소시킬 수 있도록 일시적으로만 예컨대, 턴오프 동작을 수행하기 전에 일시적으로만 단락될 수 있다. 상술한 바와 같이, 제 2 실시예에서, 비활성 메사(19)는 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 예컨대, 비활성 메사(19)의 제 2 도전형의 도펀트(후술하는 장벽 영역(105)과 상이함)로 도핑된 접촉 영역(도시 생략)은, 활성 메사(18)와 접촉하는데 사용될 수 있는 접촉 플러그(111)의 타입과 유사하거나 동일한 접촉 플러그에 의해서, 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 제 2 도전형의 도펀트로 도핑된 접촉 영역(도시 생략)은 비활성 메사(19) 내에 존재하는 드리프트 영역(100)의 섹션을 제 1 부하 단자(11)로부터 분리할 수 있다. 예컨대, 비활성 메사(19)의 제 2 실시예에 따라서, 비활성 메사(19) 내에서, 제 1 부하 단자(11)에 전기적으로 접속되는 제 1 도전형의 도펀트로 도핑된 영역은 존재하지 않는다.
비활성 메사(19)(혹은 활성 메사(18)의 비활성 부분)의 상술한 제 1 실시예 및 제 2 실시예는 비활성 메사(19)와 제 1 부하 단자(11) 사이의 트랜지션(191)에 부하 전류가 흐르는 것을 방지하도록 전력 단위 셀(1-1)의 구성을 제공할 수 있다.
비활성 메사(19)는 제어 트렌치(14) 및 예컨대, 더미 트렌치(15)와 같은 추가 트렌치에 의해서나, 혹은 더미 트렌치(15) 및 또 다른 트렌치 타입에 의해서 횡방에 구성될 수 있고, 이에 대해서는 이하 설명한다. 비활성 메사(19)의 다른 선택적 측면을 이하에서 설명한다. 예컨대, 더미 트렌치 전극(151)이 예시적으로 제어 단자(13)에 전기적으로 접속될 수 있지만, 더미 트렌치 전극(151)은 비활성 메사(19) 내에서의 부하 전류를 제어하도록 구성되지 않으며, 이는 일 실시예에 따라서 비활성 메사(19)(혹은 활성 메사(18)의 비활성 부분)가 그 안에 반전 채널을 유도하지 않기 때문이다. 따라서, 일 실시예에서, 부하 전류를 제어하지 않는 더미 트렌치 전극(151)(즉, 추가 트렌치 전극)의 구성은 더미 트렌치(15)를 2개의 비활성 메사(19) 사이에 및 이에 인접해서, 혹은 2개의 활성 메사(18)의 비활성 부분 사이에 및 이에 인접해서, 혹은 한쪽에서 활성 메사(18) 사이 및 이에 인접하고 다른 쪽에서 활성 메사(18)의 비활성 메사 부분에 인접해서 위치시킴으로써 달성될 수 있다.
IGBT(1)의 적어도 하나의 전력 단위 셀(1-1)은 반도체 본체(10) 내에서 구현되고 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역(105)(이하 장벽 영역이라고 함)을 구비할 수 있다.
일 실시예에서, 장벽 영역(105)은 예컨대, 도 2에 도시된 바와 같이 활성 메사(18) 및 더미 트렌치(15)의 바닥부(155) 모두와 횡방향으로 중첩된다. 도 8 및 도 9에 명백하게 도시되어 있는 바와 같이 장벽 영역(105)은 활성 메사(18)의 폭(예컨대, 제 1 횡방향 X에 따라서)의 적어도 50%와 중첩될 수 있다. 일 실시예에서, 장벽 영역은 활성 메사(18)의 폭(예컨대, 제 1 횡방향 X에 따라서)의 50% 이상과, 예컨대, 활성 메사(18)의 전체 폭과 중첩될 수 있고, 선택적으로 더미 트렌치(15)의 전체 폭과 중첩될 수도 있다. 여기서, 장벽 영역(105)은 전기적으로 플로팅 상태가 될 수 있고, 적어도 하나의 전력 단위 셀이 비활성 메사(19)를 포함하지 않는 경우에 횡방 중첩도 형성될 수 있다는 점을 강조한다. 나아가, 도시된 바와 같이, 장벽 영역(105)은 제어 트렌치(14)와, 예컨대 제어 트렌치(14)의 전체 바닥부(145)와 같은 제어 트렌치(14)의 바닥부(145)와 횡방으로 중첩될 수도 있다.
상기 횡방 중첩에 무관하게, 일 실시예에서 장벽 영역(105)은 전기적으로 플로팅 상태이다. 예컨대, 장벽 영역(105)은 정의된 전기적인 전위와, 예컨대, 제 1 부하 단자(11)와도, 제 2 부하 단자(12)와도, 제어 단자(13)와도 전기적으로 접속되지 않는다. 일 실시예에서, 전기적으로 플로팅 상태인 장벽 영역(105)은 높은 옴 저항을 가진 접속부에 의해서 정의된 전기적인 전위(예컨대, 접촉부의 전기적인 전위 혹은 다른 반도체 영역의 전기적인 전위)와 접속될 수 있다. 예컨대, 높은 옴 저항을 통해서, IGBT(1)의 스위칭 동작 동안, 장벽 영역(105)의 전기적인 전위는 정의된 전기적인 전위와 일시적으로 연결 해제된다. 이 연결 해제는 스위칭 동작의 기간 동안, 예컨대, 적어도 10ns, 혹은 적어도 100ns, 혹은 적어도 10㎲ 동안 발생할 수 있다. 예컨대, 높은 옴 접속의 저항은 1e2Ω 이상 혹은 1e6Ω 이상에 이른다. 일 실시예에서, 예컨대 정지 상황 동안 측정되는 제 1 부하 단자(11)와 장벽 영역(105) 사이의 옴 저항은, 1e2Ω 이상 혹은 1e6Ω 이상에 이른다. 예컨대, 장벽 영역(105)이 전기적으로 플로팅 상태가 되는 것을 보장하기 위해서, 일 실시예에서, 장벽 영역(105)는 비활성 종단 구조(1-3)로 연장되지 않으며, 예컨대, 장벽 영역(105)은 활성 영역(1-2) 내에 배타적으로 배치될 수 있다.
일 실시예에서, 장벽 영역(105)은 활성 메사(18)의 섹션과 더미 트렌치(15)의 바닥부(155) 사이의 전기 도전성 경로를 제공하도록 구성된다. 따라서, 장벽 영역(105)은 활성 메사(18)의 섹션의 전기적인 전위를 더미 트렌치(15)의 바닥부(155)로 유도하도록 구성될 수 있다.
일 실시예에 따라서, 장벽 영역(105)은 10Ωcm 이상 내지 1000Ωcm 미만, 예컨대 100Ωcm 이상 내지 500Ωcm 미만의 저항을 갖는다.
장벽 영역(105)은 붕소(B), 알루미늄(Al), 다이플루오로보릴(BF2), 삼플루오르화붕소(BF3) 혹은 이들의 조합을 포함할 수 있다. 일 실시예에 따라서 이들 예시적인 물질 각각의 도펀트 물질의 역할을 할 수 있다. 나아가, 이들 예시적인 물질 각각은 반도체 본체(10)로 주입되어서 장벽 영역(105)의 역할을 할 수 있다.
예컨대, 장벽 영역(105)은 1e14cm-3 이상 1e18cm-3 미만의 도펀트 농도를 가질 수 있다. 대략 1e16cm-3에 이르는 상기 도펀트 농도는 연장 방향 Z을 따라서 적어도 0.5㎛ 혹은 적어도 1㎛의 연장을 갖고 제공될 수 있다.
나아가, 장벽 영역(105)은 더미 트렌치(15)의 바닥부(155)가 장벽 영역(105)으로 연장되는 영역에서 최대 도펀트 농도를 보일 수 있다.
연장 방향 Z에 따른 제 2 도전형의 도펀트의 도펀트 농도의 예시적인 추이가 도 4에 도시되어 있다. 이러한 추이는 활성 메사(18) 및 비활성 메사(19) 모두에 제공될 수 있다. 따라서, 예컨대, 제 1 부하 단자(11) 부근의 각각의 메사(18, 19)의 상부 섹션에서, 도펀트 농도(CC)는 비교적 높아서 채널 영역(102)을 제공할 수 있다(즉, 예컨대, 비활성 메사(19)의 경우에 제 1 부하 단자에 전기적으로 접속되지 않음). 도펀트 농도(CC)는 드리프트 영역(100)이 제공되는 메사의 섹션에서 급격하게 감소된다. 공지된 바와 같이, 채널 영역(102)과 드리프트 영역(100) 사이의 트랜지션은 각각의 메사 내에서 제 1 pn 접합(1021)을 형성할 수 있다. 비활성 메사(19)가 채널 영역(102)의 섹션을 포함하지 않는 경우에, 제 1 부하 단자(11)의 시작부와 장벽 영역(105)의 시작부 사이의 도펀트 농도(CC)의 값은 도 4에 도시된 로컬 최소값 LM에 대응하는 값이 될 것이다. 아울러, 예컨대, 각각의 트렌치 바닥부(145, 155) 이전에 도펀트 농도(CC)는 증가되어서(다시), 장벽 영역(105)을 형성한다. 도시된 바와 같이 장벽 영역(105)은 각각의 트렌치가 종단되는 레벨과 실질적으로 동일한 깊이 레벨에서, 예컨대 더미 트렌치(15)의 바닥부(155)의 레벨에서, 자체의 도펀트 농도 최대값(CCM)을 보일 수 있다.
장벽 영역(105)의 예시적인 공간 치수와 관련해서, 장벽 영역(105)은 활성 메사(18)로, 이로부터 제어 트렌치(14)의 바닥부(145) 아래로, 그리고 비활성 메사(19)를 가로질러서 연장되어서, 더미 트렌치(15)의 바닥부(155)와 접할 수 있다. 일 실시예에서, 더미 트렌치(15)의 바닥부(155) 및 제어 트렌치(14)의 바닥부(145)는 모두 장벽 영역(105)으로 연장될 수 있다.
장벽 영역(105)은 드리프트 영역(100)의 적어도 일부에 의해서 채널 영역(102)으로부터 분리될 수 있다. 예컨대, 장벽 영역(105)은, 제 1 부하 단자(11) 및 제 2 부하 단자(12) 모두에 평행하게 배치되어 있고 적어도 드리프트 영역(100)에 의해서 이들 단자(11, 12)로부터 분리된 '카펫(carpet)'을 형성할 수 있다. 장벽 영역(105)과 같은 구성의 이러한 카펫은 반도체 본체(10) 내에 위치되어서, 트렌치 바닥부(145, 155)가 장벽 영역(105)에 들어가게 할 수 있다.
예컨대, 장벽 영역(105)은 연장 방향 z을 따라서 0.1㎛ 내지 0.5㎛의 범위 내, 0.5㎛ 내지 1㎛의 범위 내, 혹은 1㎛ 내지 5㎛의 범위 내의 두께를 갖는다.
장벽 영역(105)에 이어서, 드리프트 영역(100)이 제 2 부하 단자(12)와 전기적으로 접촉하도록 배치된 도핑된 접촉 영역(108)과 만날 때까지 연장 방향 z을 따라서 연장될 수 있다. 장벽 영역(105)과 도핑된 접촉 영역(108) 사이에 배치된 드리프트 영역(100)의 섹션은 드리프트 영역(100)의 주요 부분을 형성할 수 있다.
도핑된 접촉 영역(108)은 IGBT(1)의 구성에 따라서 형성될 수 있으며, 예컨대 도핑된 접촉 영역(108)은 제 2 도전형의 도펀트를 가진 이미터 영역을 포함할 수 있다. RC-IGBT를 형성하기 위해서 도핑된 접촉 영역(108)은, 제 2 도전형의 도펀트를 갖고 있으며 제 2 부하 단자(12)에 전기적으로 접속된 제 1 도전형의 도펀트를 가진 작은 섹션이 교차하는 이미터 영역을 포함할 수 있고, 이를 일반적으로 'n-쇼트'라고 한다.
IGBT(1)의 일 실시예에서, 도핑된 접촉 영역(108)은 p형 이미터를 포함하고, 활성 메사(18)는 이 p형 이미터(108)와 전체적으로 횡방향으로 중첩될 수 있다.
나아가, 도핑된 접촉 영역(108)은 예컨대, p형 이미터 영역과 드리프트 영역(100) 사이에 제 1 도전형의 전계 차단 영역을 포함할 수 있다. IGBT와 관련해서 전계 차단 영역의 개념은 공지된 것으로, 따라서 이러한 선택적인 측면의 추가적인 설명은 생략한다.
장벽 영역(105)으로 돌아가서, 장벽 영역(105)은 드리프트 영역(100)과의 상부 pn 접합부(1051) 및 하부 pn 접합부(1052) 각각을 형성할 수 있다. 예컨대, 하부 pn 접합부(1052)는 더미 트렌치(15)의 바닥부(155) 및 제어 트렌치(14)의 바닥부(145) 모두보다 낮게 배치된다. 예컨대, 상부 pn 접합부(1051)는 활성 메사(18) 및 비활성 메사(19) 모두 내에 배치된다.
연장 방향 Z에 따른 제 1 pn 접합부(1021)와 상부 pn 접합부(1051) 사이의 거리는 적어도 0.5㎛에 이를 수 있다. 따라서, 2개의 pn 접합(1021, 1051)은 서로 동일하지 않으며, 일 실시예에 따라서 드리프트 영역(100)에 의해서 서로 분리된다. 환언하면, 장벽 영역(105)은 드리프트 영역(100)의 적어도 일부에 의해서 채널 영역(102)으로부터 분리될 수 있다.
예컨대, 상부 pn 접합부(1051)는 더미 트렌치(15)의 바닥부(155) 및 제어 트렌치(14)의 바닥부(145) 모두보다 낮게 배치될 수 있다(이 예는 도시하지 않았다). 이 경우 연장 방향 Z에 따른 더미 트렌치(15)의 바닥부(155)와 제어 트렌치(14)의 바닥부(145) 사이의 거리는 3㎛ 미만, 2㎛ 미만, 혹은 심지어 1㎛ 미만이 될 수 있다.
장벽 영역(105)은 예컨대, 상기 '카펫'과 같이 IGBT(1)의 활성 영역(1-2) 내에서 연속 장벽 층으로서 구현될 수 있다. 상술한 바와 같이, 더미 트렌치(15)의 바닥부(155) 및 제어 트렌치(14)의 바닥부(145)는 모두 장벽 영역(105)으로 연장될 수 있으며 예컨대, 더미 트렌치(15) 및 제어 트렌치(14)가 모두 적어도 100nm만큼, 적어도 500nm만큼 혹은 적어도 1000nm만큼 장벽 영역(105)으로 연장될 수 있다.
상술한 바와 같이, IGBT(1)는 복수의 전력 단위 셀(1-1)을 포함할 수 있으며, 예컨대, 이들 모두 채널 영역(102) 내에 포함된다. 예컨대, 장벽 영역(105)은 복수의 전력 단위 셀(1-1) 내에 포함된 비활성 메사(19)를 서로 접속시킨다. 예컨대, 이를 위해서, 장벽 영역(105)은 도 2에 하나의 전력 단위 셀(1-1)과 관련해서 개략적으로 설명한 바와 같이 비활성 메사(19) 각각으로 부분적으로 연장될 수 있다.
도 3의 도시를 다시 참조하면, 장벽 영역(105)은 하나 이상의 오목부(1053)를 포함할 수 있으며, 드리프트 영역(100)은 하나 이상의 오목부(1053) 각각으로 완전히 연장되고, 하나 이상의 오목부(1053)는 횡방으로 활성 메사(18)와 중첩된다.
앞서 도입한 시각 관련 용어를 계속 유지하면, 장벽 영역(105)은 '패치 워크 카펫'으로서 구현될 수 있고, 하나 이상의 오목부(1053)는 드리프트 영역(100)의 섹션으로 완전히 충진된다. 오목부(1053)의 치수, 위치 및 개수는 셀 구성에 따라서 선택될 수 있다. 예컨대, 하나 이상의 전력 단위 셀(1-1)이 스트라이프형 셀로서 구현되는 경우에, 스트라이프와 같은 오목부(1053)가 적절할 수 있다(예컨대, 변형예 A 참조). 다른 방안으로, 복수의 작은 셀룰러 형 오목부(1053)(예컨대, 변형예 B 및 D 참조)나 혹은 하나의 큰 오목부(1053)(예컨대, 변형예 C 참조)가 제공될 수도 있다.
예컨대, 하나 이상의 오목부(1053)는 부하 전류 경로를 제공한다. 따라서, 일 실시예에 따라, 반도체 본체(10)에 의해 이동하는 부하 전류가 장벽 영역(105)을 가로지를 필요는 없으며, 하나 이상의 오목부(1053)를 가로지를 수 있다.
예컨대, 장벽 영역(105)은 없고, 즉 활성 메사(18)에 포함될 수 있는 반전 채널을 세로 방향에서 봐서(연장 방향 Z에 따른) 적어도 하나의 오목부(1053)를 보인다. 이러한 측면에서, 전력 단위 셀(1-1) 중 하나 이상의 각각 내에 소스 영역(101)이 제 2 횡방향 Y을 따라서 횡방으로 구성될 수 있다는 점을 상기한다. 소스 영역(101)의 횡방 구조는 오목부(1053)의 대응하는 위치에 의해서 장벽 영역(105)에서 반영될 수 있다.
여기서, 장벽 영역(105)과 전력 단위 셀(1-1)의 다른 부분 사이에, 예컨대, 활성 메사(18) 및 추가 트렌치(15) 중 적어도 하나에 제공될 수 있는 본 명세서에서 설명되는 횡방 중첩은, 예컨대 제 1 횡방향 X 및 연장(세로) 방향 Z에 의해 정의되는 평면과 평행한 IGBT(1)의 세로 단면을 가리키며, 예컨대 장벽 영역(105)이 오목부(1053) 중 하나 이상을 보이지 않는 단면을 가리킨다. 즉, 예컨대, 도 11의 개략적이고 예시적인 도면에 분명하게 도시된 바와 같이, 장벽 영역(105)은 제 1 횡방향 X을 따라서 길이 방향으로 연장되는 스트라이프 형상 오목부(1053)를 갖고 있다. 물론, 이러한 오목부(1053)가 제공되는 영역에서, 장벽 영역(105)과 전력 단위 셀(1-1)의 다른 부분 사이에 횡방 중첩이 존재하지 않을 수도 있다. 나아가, 도 11에도 도시된 바와 같이, 서두에 언급한 소스 영역(101)의 선택적인 횡방 구조가 예시적으로 구현되고, 따라서, 일 실시예에서, 소스 영역(101)은 각각의 전력 단위 셀(1-1) 내에서 제 2 횡방향 Y을 따라서 구성될 수 있다. 예컨대, 소스 영역은 국지적으로만 제공되고, 인터미션 영역(예컨대, 제 2 도전형의 채널 영역(102)에 의해 형성된)이 제 2 횡방향 Y(도 11 참조)을 따라서 인접하는 로컬 소스 영역을 분리하고 있다. 나아가, 도 11에 예시적으로 도시된 바와 같이, 국지적 소스 영역(101)의 적어도 일부는 적어도 하나의 오목부(1053)와 횡방 중첩될 수 있다.
도 6에 개략적으로 도시된 실시예를 참조하면, IGBT(1)의 적어도 하나의 전력 단위 셀(1-1)은 연장 방향 Z을 따라서 반도체 본체(10)로 연장되는 적어도 하나의 소스 트렌치(16)를 더 포함하고, 소스 트렌치 전극(161)을 반도체 본체(10)로부터 절연시키는 절연체(162)를 포함하며, 소스 트렌치 전극(161)은 제 1 부하 단자(11)에 전기적으로 접속된다.
예컨대, 적어도 하나의 소스 트렌치(16)는 도 6에 도시된 바와 같이 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치된다. 일 실시예에서 적어도 하나의 전력 단위 셀(1-1)은 예컨대, 2개의 소스 트렌치(16)와 같이 하나 이상의 소스 트렌치(16)를 포함할 수 있고, 여기서 소스 트렌치의 트렌치 전극(161) 각각은 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 예컨대, 하나 이상의 소스 트렌치(16)는 한쪽의 제어 트렌치(14)와 다른 쪽의 더미 트렌치(15) 사이에 배치된다.
일 실시예에서, 활성 메사(18)는 제어 트렌치(14) 및 소스 트렌치(16)에 의해서 횡방으로 정의될 수 있다. 예컨대, 제어 트렌치(14)의 측벽(144) 및 소스 트렌치(16)의 측벽(164)이 제 1 횡방향 X을 따라서 활성 메사(18)를 정의한다. 활성 메사(18)는 도 2를 참조로 예시적으로 설명한 방식으로 구성될 수 있으며, 예컨대 접촉 플러그(111)는 채널 영역(102)의 섹션 및 소스 영역(101)의 섹션을 모두 제 1 부하 단자(11)에 전기적으로 접속시킬 수 있다.
도 6에 도시된 실시예에 따라서, 적어도 하나의 전력 단위 셀(1-1)은 하나 이상의 비활성 메사(19)를 포함할 수 있으며, 여기서 비활성 메사(19) 중 적어도 하나는 소스 트렌치(16) 및 더미 트렌치(15)에 의해서 횡방으로 정의될 수 있다. 또 다른 비활성 메사(19)는 2개의 소스 트렌치(16)에 의해서 횡방으로 정의될 수 있다. 도시된 바와 같이, 비활성 메사(19) 각각은 채널 영역(102)의 각각의 섹션을 포함할 수 있으며, 여기서 일 실시예에서, 이들 섹션은 제 1 부하 단자(11)에 전기적으로 접속되지 않고, 예컨대, 절연 층(112)에 의해서 이로부터 전기적으로 절연된다.
도 5에 개략적으로 도시된 실시예를 참조하면, IGBT(1)의 적어도 하나의 전력 단위 셀(1-1)은, 적어도 하나의 소스 트렌치(16)에 더해서 혹은 이의 대안으로, 연장 방향 Z을 따라서 반도체 본체(10)로 연장되는 적어도 하나의 플로팅 트렌치(17)를 더 포함할 수 있고, 트렌치 전극(171)을 반도체 본체(10)로부터 절연시키는 절연체(172)를 포함하며, 플로팅 트렌치(17)의 트렌치 전극(171)은 전기적으로 플로팅 상태이다.
전기적 플로팅 트렌치 전극(171)의 전기적인 전위와 관련해서, 장벽 영역(105)이 전기적으로 플로팅 상태인 실시예의 예시적인 설명이 전기적 플로팅 트렌치 전극(171)에 유사하게 적용될 수 있다. 따라서, 일 실시예에서, 플로팅 트렌치(17)의 트렌치 전극(171)은 제 1 부하 단자(11)에 전기적으로 접속되지도 않고 제 2 부하 단자(12)에 전기적으로 접속되지도 않으며, 혹은 제어 단자(13)에 전기적으로 접속되지도 않고 반도체 본체(10)의 섹션에 접속되지도 않는다. 예컨대, 일 실시예에서, 전기적 플로팅 트렌치 전극(171)은 높은 옴 저항을 가진 접속부에 의해서 정의된 전기적인 전위에(예컨대, 접촉부의 전기적인 전위에 혹은 다른 반도체 영역의 전기적인 전위에) 접속될 수 있다. 예컨대, 높은 옴 저항을 통해서, IGBT(1)의 스위칭 동작 동안, 전기적 플로팅 트렌치 전극(171)의 전기적인 전위는 정의된 전기적인 전위와 일시적으로 연결 해제된다. 이 연결 해제는 스위칭 동작의 기간 동안, 예컨대, 적어도 10ns, 혹은 적어도 100ns, 혹은 적어도 10㎲ 동안 발생할 수 있다. 예컨대, 높은 옴 접속의 저항은 1e2Ω 이상 혹은 1e6Ω 이상에 이른다. 일 실시예에서, 예컨대 정지 상황 동안 측정되는 제 1 부하 단자(11)와 전기적 플로팅 트렌치 전극(171) 사이의 옴 저항은, 1e2Ω 이상 혹은 1e6Ω 이상에 이른다.
예컨대, 적어도 하나의 플로팅 트렌치(17)는 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치될 수 있다. 나아가, 도 5에 도시된 바와 같이, 전력 단위 셀(1-1)은 적어도 하나의 소스 트렌치(16)를 더 포함할 수 있고, 소스 트렌치(16) 및 플로팅 트렌치(17)는 한쪽의 제어 트렌치(14)와 다른 한쪽의 더미 트렌치(15) 사이에 배치될 수 있다. 일 실시예에서, 활성 메사(18)는 제어 트렌치(14)의 측벽(144) 및 소스 트렌치(16)의 측벽(164)에 의해 횡방으로 정의된다. 비활성 메사(19)는 소스 트렌치(16)의 측벽(164), 플로팅 트렌치(17)의 측벽(174) 및 더미 트렌치(15)의 측벽(154)으로 이루어진 그룹 중 적어도 2개에 의해 횡방으로 정의될 수 있다.
따라서, 도 6의 실시예에 따라서, 적어도 하나의 전력 단위 셀(1-1)은 적어도 하나의 소스 트렌치(16) 및 적어도 하나의 플로팅 트렌치(17)를 모두 포함하고, 하나의 소스 트렌치(16) 및 적어도 하나의 플로팅 트렌치(17)는 제어 트렌치(14)와 더미 트렌치(15) 사이에 배치된다.
일 실시예에서, IGBT(1)와 전력 단위 셀(1-1) 각각은 MPT(micro pattern trench) 구조를 가질 수 있다.
예컨대, 전력 단위 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17) 각각은 예컨대, 동일한 공간 치수를 가질 수 있고, 규칙적인 패턴에 따라서 배치될 수 있다. 예컨대, 트렌치(14, 15, 16, 17) 각각은 연장 방향 Z을 따라서 3㎛ 내지 8㎛의 범위 내의 깊이를 가질 수 있으며, 제 1 횡방향 X를 따라서 0.4㎛ 내지 1.6㎛의 범위의 폭을 가질 수 있다.
나아가, 적어도 하나의 전력 단위 셀(1-1)에 포함될 수 있는 모든 트렌치(14, 15, 16, 17)의 트렌치 전극(141, 151, 161, 171) 각각은 동일한 공간 치수를 가질 수 있다. 나아가, 적어도 하나의 전력 단위 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17) 각각은 제 1 횡방향 X을 따라서 등간격으로 배치될 수 있다. 따라서, 각각의 전력 단위 셀(1-1)의 모든 메사(18, 19)는 같은 폭을 가질 수 있으며, 이는 0.1㎛ 내지 0.3㎛의 범위, 0.3㎛ 내지 0.8㎛의 범위, 혹은 0.8㎛ 내지 1.4㎛의 범위가 될 수 있다.
또 다른 실시예에서, 적어도 하나의 전력 단위 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17) 각각이 제 1 횡방향 X을 따라서 등간격으로 배치되는 것은 아니다. 예컨대, 이러한 실시예에서, 비활성 메사(19)는 활성 메사(18)보다 큰 폭을 가질 수 있고, 예컨대, 비활성 메사(19)의 폭은 활성 메사(18)의 폭의 적어도 150%에 이를 수 있다.
나아가, 적어도 하나의 전력 단위 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16, 17) 각각은 예컨대, 적어도 100nm만큼, 적어도 500nm만큼 혹은 적어도 1000nm만큼 장벽 영역(105)으로 연장될 수 있다.
이하 설명에서 다음과 같은 약자를 사용한다.
G=제어 트렌치(14)
D=더미 트렌치(15)
S=소스 트렌치(16)
F= 플로팅 트렌치(17)
k=활성 메사(18)
o=비활성 메사(19)
상술한 바와 같이, IGBT(1)는 복수의 동일하게 구성된 전력 단위 셀(1-1)을 포함할 수 있다. 일 실시예에서, 상술한 응용예를 사용해서, 전력 단위 셀(1-1) 내의 예시적인 이웃 관계는 다음과 같이 표현될 수 있다.
예시적인 이웃 관계 #1: kGkSoSoDoDoSoS
예시적인 이웃 관계 #2: kGkSoFoDoDoDoDoFoS
예시적인 이웃 관계 #3: kGkSoSoDoDoSoS
상술한 모든 실시예와 관련해서, 일 변형예에 따라서, 메사(18, 19)에 포함되는 드리프트 영역(100)의 섹션, 예컨대, 채널 영역(102)과의 pn 접합(1021)을 형성하고 장벽 영역(1051)과의 상기 pn 접합(1051)을 형성하는 섹션은, 장벽 영역(105)의 아래에 배치되는 드리프트 영역(100)의 섹션, 예컨대, 장벽 영역(105)과의 하부 pn 접합(1052)을 형성하는 드리프트 영역(100)의 섹션의 도펀트 농도에 비해서 적어도 2배 큰 도펀트 농도를 가질 수 있다. 메사(18, 19)에 포함되는 드리프트 영역(100)의 섹션은, 예컨대, 적어도 1e16cm-3의 최대 도펀트 농도와 같이, 각각 1e14cm-3 내지 1e18cm-3의 범위 내의 최대 도펀트 농도를 가질 수 있다. 예컨대, 메사(18, 19)에 포함되며 증가된 도펀트 농도를 가진 드리프트 영역(100)의 섹션은 'n-장벽 영역'이라고도 할 수 있다. 예컨대, 메사(18, 19)에 포함되는 드리프트 영역(100)의 섹션의 도펀트 농도는, 상부 pn 접합(1051)이 트렌치 바닥부(145, 155)보다 약간 높은 레벨로 유지된다.
도 7의 도시를 마지막으로 참조하면, IGBT를 처리하는 방법(2)이 제시된다. 예컨대, 도 7에 도시된 방법(2)의 실시예는, 예컨대, 도 1 내지 도 6과 관련해서 앞서 설명한 IGBT(1)의 하나 이상의 예시적인 실시예를 제조하는데 사용될 수 있다.
단계 20에서, IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되도록 구성되며, 단자(11, 12) 사이에 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10)가 마련될 수 있으며, 여기서 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함한다.
단계 23에서, 적어도 하나의 전력 단위 셀(1-1)이 형성될 수 있으며, 여기서 적어도 하나의 전력 단위 셀(1-1)은, 제어 트렌치 전극(141)을 구비하는 적어도 하나의 제어 트렌치(14) 및 제어 전극(141)에 연결된 추가 트렌치 전극(151)을 구비하는 적어도 하나의 추가 트렌치(15)와, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 소스 영역(101)과 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(18)를 포함할 수 있으며, 여기서 활성 메사(18)에서, 소스 영역(101), 채널 영역(102) 및 드리프트 영역(100) 각각의 적어도 섹션은 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 여기서 제어 트렌치 전극(141)은 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 활성 메사(18) 내의 부하 전류를 제어하도록 구성되며, 선택적으로, 적어도 하나의 비활성 메사(19)는 적어도 하나의 더미 트렌치(15)에 인접해서 배치되고, 제 1 부하 단자(11)와 비활성 메사(19) 사이의 트랜지션(191)은 적어도 제 1 도전형의 전하 캐리어에 대해서 전기적인 절연(112)을 제공한다.
예컨대, 단계 21에서, 제 1 부하 단자(11)에 전기적으로 접속되며 제 1 도전형의 도펀트를 포함하는 소스 영역(101)이 마련될 수 있다. 단계 21 이전에 혹은 그 이후에, 단계 22에서 제 2 도전형의 도펀트를 포함하고 소스 영역(101)과 드리프트 영역(100)을 분리시키는 상기 채널 영역(102)이 마련될 수 있다.
활성 메사(18) 및 (선택적인) 비활성 메사(19)를 구성하는 예시적인 방식과 관련해서, 앞서 제공한 IGBT(1)의 실시예의 예시적인 설명이 참조되며, 이 설명은 방법(2)의 실시예에도 유사하게 적용될 수 있다.
단계 24에서, 반도체 장벽 영역(105)이 반도체 본체(10)에 형성될 수 있고, 장벽 영역(105)(전기적으로 플로팅 상태일 수 있음)은 제 2 도전형의 도펀트를 포함하고, 활성 메사(18)와 추가 트렌치(15)의 바닥부(155) 모두와 횡방 중첩할 수 있다. 장벽 영역(105)을 구성하는 예시적인 방식과 관련해서 상기 제공한 IGBT(1)의 실시예의 예시적인 설명이 참조되며, 이 설명은 방법(2)의 실시예에도 유사하게 적용될 수 있다.
예컨대, 전기적 플로팅 장벽 영역(105)을 형성하는 것(단계 24 참조)은 주입 처리 단계를 수행하는 것을 포함한다. 주입 처리 단계는 10keV 내지 100keV의 범위의 주입 에너지를 갖고 및/또는 1MeV 내지 3MeV의 범위의 주입 선량을 갖고 수행될 수 있다.
마지막으로, 도 8 내지 도 10을 참조해서, 추가 실시예에 대해서 간략하게 설명한다.
예컨대, 도 8 내지 도 10에 도시된 바와 같이, 일 실시예에서, IGBT(1)는, IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(다른 도면에서 참조 번호 10 참조)와, 제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 예컨대, 제어 트렌치 전극(141)에 연결된 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)를 포함하는 적어도 하나의 전력 단위 셀(1-1)을 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 소스 영역(101)과 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는, 적어도 하나의 활성 메사(18)를 구비하고, 여기서 활성 메사(18)에서, 소스 영역(101), 채널 영역(102) 및 드리프트 영역(100) 각각의 적어도 섹션은 제어 트렌치(14)의 측벽(144)(다른 도면에서 참조 번호 144 참조)에 인접해서 배치되고, 여기서 제어 트렌치 전극(141)은 IGBT의 제어 단자(다른 도면에서 참조 번호 13 참조)로부터 제어 신호를 수신하고 활성 메사(18) 내의 부하 전류를 제어하도록 구성된다.
도 8에 도시된 바와 같이, 일 실시예에서, 전기적으로 플로팅 상태인 반도체 장벽 영역(105)은 반도체 본체(10) 내에서 구현될 수 있다. 장벽 영역(105)은 제 2 도전형의 도펀트를 포함하고, 활성 메사(18) 및 추가 트렌치(15)의 바닥부와 횡방으로 중첩된다. 앞서 상세하게 설명한 바와 같이, 장벽 영역(105)은 예컨대, 활성 메사(18)의 전체 폭을 따라서 연장되도록 제 1 횡방향 X에 평행하게 더 연장될 수도 있다.
도 9 및 도 10을 참조하면, 일 실시예에 따라서, IGBT(1)는, IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성되며 제 1 도전형의 도펀트를 포함하는 드리프트 영역(100)을 포함하는 반도체 본체(다른 도면에서 참조 번호 10 참조)와, 제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 예컨대, 제어 트렌치 전극(141)에 연결된 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)를 포함하는 적어도 하나의 전력 단위 셀(1-1)을 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 소스 영역(101)과 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는, 적어도 하나의 활성 메사(18)를 구비하고, 여기서 활성 메사(18)에서, 소스 영역(101), 채널 영역(102) 및 드리프트 영역(100) 각각의 적어도 섹션은 제어 트렌치(14)의 측벽(144)(다른 도면에서 참조 번호 144 참조)에 인접해서 배치되고, 여기서 제어 트렌치 전극(141)은 IGBT의 제어 단자(다른 도면에서 참조 번호 13 참조)로부터 제어 신호를 수신하고 활성 메사(18) 내의 부하 전류를 제어하도록 구성된다. 적어도 하나의 추가 트렌치(15)에 인접해서 배치된 적어도 하나의 비활성 메사(19)가 전력 단위 셀(1-1)에 제공될 수 있으며, 여기서 제 1 부하 단자(11)와 비활성 메사(19) 사이의 트랜지션(다른 도면에서 참조 번호 191 참조)은 적어도 제 1 도전형의 전하 캐리어에 대해서 전기적인 절연(112)을 제공한다. 반도체 본체(10)에서 구현되고 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역(105)이 제공될 수 있다. 장벽 영역(105)은 전기적으로 플로팅 상태가 될 수 있다.
제어 트렌치(14)와 추가 트렌치(15) 모두의 각각의 하부 부분(LP)은 장벽 영역(105)으로 연장될 수 있고, 각각의 하부 부분(LP)은 각각의 트렌치(14, 15)의 가장 깊은 1/5 부분에 의해 형성된다. 유사하게, 제어 트렌치 전극(141) 및 추가 트렌치 전극(151) 모두의 각각의 하부 부분(LP)은 장벽 영역(105)으로 연장될 수 있고, 각각의 하부 부분(LP)은 각각의 트렌치 전극(141, 151)의 가장 깊은 1/5 부분에 의해 형성된다(여기서, 물론, 트렌치 전극(141, 151)은 반도체 본체로부터 이격되어 유지된다).
제어 트렌치(14) 및 추가 트렌치(15) 모두의 각각의 상부 부분(UP)은 각각의 트렌치(14, 15)의 나머지 4/5 부분에 의해 형성되고, 여기서 제어 트렌치(14)의 상부 부분 UP은 소스 영역(101) 및 채널 영역(102)에 인접해서 배치될 수 있다. 유사하게, 제어 트렌치 전극(141) 및 추가 트렌치 전극(151) 모두의 각각의 상부 부분(UP)은 각각의 트렌치 전극(141, 151)의 나머지 4/5 부분에 의해 형성될 수 있고, 여기서 제어 트렌치 전극(141)의 상부 부분 UP은 연장 방향 Z을 따라서 소스 영역(101) 및 채널 영역(102)과 중첩될 수 있다.
일 실시예에서, 제어 트렌치(14) 및 추가 트렌치(15)의 각각의 상부 부분 UP은 또한 장벽 영역(105)으로 부분적으로 연장될 수 있다.
전체 활성 교차 영역(AIA)(제어 트렌치의 굵은 선 부분 참조)은 제어 트렌치(14)의 하부 부분 LP와 장벽 영역(105) 사이의 트랜지션에 의해 정의된다.
전체 추가 교차 영역(DIA)(추가 트렌치(15)의 굵은 선 부분 참조)은 추가 트렌치(15)의 하부 부분 LP와 장벽 영역(105) 사이의 트랜지션에 의해 정의된다.
전체 채널 교차 영역(CIA)(도 10 참조)은 제어 트렌치(14)의 상부 부분 UP와 활성 메사(18)에서 소스 영역(101) 및 채널 영역(102) 모두에 의해 형성된 하위 영역 사이의 트랜지션에 의해 정의된다. 앞서 설명한 바와 같이, 이 하위 영역에서, 부하 전류를 흘리기 위해서 반전 채널이 도입될 수 있다.
각각의 전력 단위 셀(1-1)에서 제 2 횡방향 Y으로 각각의 전력 단위 셀(1-1)의 전체 연장을 따라서 교차 영역(AIA, DIA, CIA)이 형성될 수 있다.
일 실시예에 따라서, 활성 교차 영역(AIA)은 추가 교차 영역(DIA)의 적어도 1/10에 이르고, 추가 교차 영역(DIA)보다 크지 않다. 예컨대, 장벽 영역(105)은 (하나 이상의 오목부(1053)에 대해서) 활성 영역(1-2) 내에서 횡방향으로 구성될 수 있으며, 여기서 전력 단위 셀(1-1)의 추가 트렌치(15) 각각이 장벽 영역(105)으로 연장되고, 전력 단위 셀(1-1)의 복수의 제어 트렌치(14)는 부분적으로만 연장되거나 혹은 추가 트렌치(15)만큼 장벽 영역(105)으로 연장되지 않는다. 활성 교차 영역(AIA)이 추가 교차 영역(DIA)의 적어도 1/10에 이르고 추가 교차 영역(DIA)보다 크지 않다는 예시적인 조건에 더해서, 상술한 바와 같이 장벽 영역(105)은 예컨대, 활성 영역(1-2) 내에서 연속해서(오목부(1053)를 가질 수도 있고 갖지 않을 수도 있음) 연장됨으로써 활성 메사(18)와 횡방으로 더 중첩될 수 있다.
다른 실시예에 따라서, 전력 단위 셀 각각에서, 전체 채널 교차 영역(CIA)은 활성 교차 영역(AIA)과 추가 교차 영역(DIA)의 합보다 작을 수 있다. 이러한 조건을 만족하면 IGBT(1)의 용량 비 특성을 개선할 수 있다. 예컨대, 장벽 영역(105)의 횡방 구조(선택적인 하나 이상의 오목부(1053)와 관련해서)와 무관하게, 그 전력 단위 셀(1-1)을 포함하는 전체 IGBT(1)에서, 제어 트렌치(14) 및 추가 트렌치(15)가 오목부 없이 장벽 영역(105)으로 연장되게 함으로써, 전체 채널 교차 영역(CIA)이 활성 교차 영역(AIA)과 추가 교차 영역(DIA)의 합보다 작을 수 있는 것을 보장할 수 있다.
도 8 내지 도 10과 관련해서 설명한 실시예와 관련해서, 이하 요약되는 대응하는 처리 방법도 제공된다는 것을 이해할 것이다. 이들 방법의 실시예는 본 명세서에서 설명되는 IGBT의 실시예에 대응할 수 있다.
또 다른 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 제어 트렌치 전극에 연결된 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에, 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 형성하는 단계를 포함하고, 적어도 하나의 메사는 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하고, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은, 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 추가 트렌치 전극은 부하 전류를 제어하도록 구성되지 않고, 장벽 영역은 활성 메사 및 추가 트렌치의 바닥부 모두와 횡방으로 중첩한다.
또 다른 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에, 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역을 형성하는 단계를 포함하고, 적어도 하나의 활성 메사는 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하고, 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성되며, 장벽 영역은 활성 메사의 전체 폭 및 추가 트렌치의 바닥부 모두와 횡방으로 중첩한다.
일 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 형성하는 단계를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성되고, 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되며, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의되고, 활성 교차 영역은 추가 교차 영역의 적어도 1/10에 이르고, 추가 교차 영역보다 크지 않다.
일 실시예에 따라서, IGBT를 처리하는 방법은, IGBT의 제 1 부하 단자 및 제 2 부하 단자에 연결되고 단자 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역을 포함하는 반도체 본체를 제공하는 단계 - 드리프트 영역은 제 1 도전형의 도펀트를 포함함 - 와, 제어 트렌치 전극을 구비한 적어도 하나의 제어 트렌치 및 추가 트렌치 전극을 구비한 적어도 하나의 추가 트렌치를 포함하는 적어도 하나의 전력 단위 셀을 형성하는 단계와, 반도체 본체에 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역을 형성하는 단계를 포함한다. 또한, 적어도 하나의 전력 단위 셀은, 제 1 도전형의 도펀트를 갖고 제 1 부하 단자에 전기적으로 접속된 소스 영역 및 제 2 도전형의 도펀트를 갖고 소스 영역과 드리프트 영역을 분리시키는 채널 영역을 포함하는 적어도 하나의 활성 메사 - 활성 메사에서, 소스 영역, 채널 영역 및 드리프트 영역 각각의 적어도 섹션은 제어 트렌치의 측벽에 인접해서 배치되고, 제어 트렌치 전극은 IGBT의 제어 단자로부터 제어 신호를 수신하고 활성 메사 내의 부하 전류를 제어하도록 구성됨 - 와, 적어도 하나의 추가 트렌치에 인접해서 배치된 적어도 하나의 비활성 메사 - 제 1 부하 단자와 비활성 메사 사이의 트랜지션이 적어도 제 1 도전형의 전하 캐리어에 대한 전기 절연을 제공함 - 를 포함한다. 제어 트렌치 및 추가 트렌치 모두의 각각의 하부 부분은 장벽 영역으로 연장되고, 각각의 하부 부분은 트렌치 각각의 가장 깊은 1/5 부분에 의해 형성되고, 제어 트렌치 및 추가 트렌치 모두의 각각의 상부 부분은 트렌치 각각의 나머지 4/5 부분에 의해 형성되고, 제어 트렌치의 상부 부분은 소스 영역 및 채널 영역에 인접해서 배치되며, 제어 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해서 전체 활성 교차 영역이 정의되고, 추가 트렌치의 하부 부분과 장벽 영역 사이의 트랜지션에 의해 전체 추가 교차 영역이 정의되며, 제어 트렌치의 상부 부분과 활성 메사에서 소스 영역 및 채널 영역 모두에 의해 형성된 하위 영역 사이의 트랜지션에 의해 전체 채널 교차 영역이 정의되고, 전체 채널 교차 영역은 활성 교차 영역과 추가 교차 영역의 합보다 작다.
도 8 내지 도 10의 단면도 및 이들에 대응하는 처리 방법에 개시된 IGBT(1)의 컴포넌트의 선택적인 특성 및 변형예는 상술한 것에 대응할 수 있다. 예컨대, 상술한 추가 트렌치(15)는 더미 트렌치가 될 수 있고 추가 트렌치 전극(151)은 더미 트렌치 전극이 될 수 있다. 더미 트렌치 전극(151)은 제어 트렌치 전극(141)에 전기적으로 연결될 수 있다. 예컨대, 더미 트렌치 전극(151) 및 제어 트렌치 전극(141)은 IGBT(1)의 제어 단자(13)에 전기적으로 연결되고, 여기서 예컨대 제어 단자(13)는 IGBT(1)를 구동하는 구동부 유닛(도시 생략)의 출력에 전기적으로 접속될 수 있다. 예컨대, 더미 트렌치 전극(151) 및 제어 트렌치 전극(141)은 모두 즉, 각각의 낮은 옴 접속(도시 생략)에 의해서 IGBT(1)의 제어 단자(13)에 전기적으로 접속된다. 예컨대, 더미 트렌치 전극(151)의 전기적인 전위는 적어도 제어 트렌치 전극(141)의 전기적인 전위와 실질적으로 동일할 수 있다. 다른 실시예에서, 제어 단자(13)와 제어 트렌치 전극(141) 사이의 제 1 옴 저항은 제어 단자(13)와 더미 트렌치 전극(151) 사이의 제 2 옴 저항과 다를 수 있다. 제 1 옴 저항과 제 2 옴 저항 사이의 차이는 예컨대, 0 Ω 내지 100 Ω의 범위가 될 수 있다. 예컨대, 제 2 옴 저항은 제 1 옴 저항보다 크다.
본 명세서에 설명되는 하나 이상의 실시예에 따라서, IGBT는 MPT 구조에 따라서 구성된 복수의 전력 단위 셀을 복수 포함하고, 전력 단위 셀은 적어도 하나의 활성 메사에서 부하 전류를 제어하기 위해서 제어 트렌치와, 선택적으로, 제어 단자에 전기적으로 접속되고 적어도 하나의 비활성 메사에 인접해서 배치된 트렌치 전극을 구비한 적어도 하나의 더미 트렌치를 구비하고, 선택적으로 활성 메사와 더미 트렌치의 바닥부는 p 도핑된 장벽 영역에 의해서 서로 접속된다. 이러한 접속으로 인해서, 일 실시예에 따라서 IGBT의 스위칭 동작 동안, 제어 단자(13)의 전압 스위칭이 감소될 수 있다. 이로써 예컨대, IGBT의 스위칭 동안, 게이트 신호에 의한 dV/dt의 제어를 개선할 수 있다.
이상, IGBT 및 대응하는 처리 방법에 관한 실시예를 설명했다. 예컨대, IGBT는 실리콘(Si)에 기초한다. 따라서, 단결정 반도체 영역 및 레이어, 예컨대, 반도체 본체(10) 및 그 영역/구역(100, 101, 102, 105, 108)이 단결정 Si 영역 혹은 Si 레이어가 될 수 있다. 다른 실시예에서, 다결정 또는 비정질 실리콘이 사용될 수도 있다.
그러나, 반도체 본체(10) 및 그 도핑 영역/구역은 반도체 장치를 제조하기에 적합한 임의의 반도체 재료로 제조될 수 있음을 이해해야 한다. 이러한 재료의 예로는 실리콘(Si) 또는 게르마늄(Ge)과 같은 기본 반도체 재료, 실리콘 카바이드(SiC) 또는 실리콘 게르마늄(SiGe)과 같은 IV족 화합물 반도체 재료, 질화 갈륨(GaN), 갈륨 비소(GaAs), 인화 갈륨(GaP), 인화 인듐(InP), 인듐 갈륨 인화물(InGaPa), 질화 알루미늄 갈륨(AlGaN), 질화 알루미늄 인듐(AlInN (InGaN), 질화 알루미늄 갈륨 인듐(AlGaInN) 또는 인듐 갈륨 비소 인화물(InGaAsP)과 같은 2원, 3원 또는 4원 III-V 반도체 재료, 및 텔루 라이드 카드뮴(CdTe) 및 텔루르화물(HgCdTe)과 같은 2원 또는 3원 계 II-VI 반도체 재료 등을 포함하지만, 이것으로 한정되는 것은 아니다. 상술한 반도체 재료는 "호모접합 반도채 재료"라고도 한다. 2개의 상이한 반도체 재료를 결합할 때 호모접합 반도채 재료가 형성된다. 호모접합 반도채 재료의 예로는 질화 알루미늄 갈륨(AlGaN)-질화 알루미늄 갈륨 인듐(AlGaInN), 질화 인듐 갈륨(InGaN)-질화 알루미늄 갈륨 인듐(AlGaInN), 질화 인듐 갈륨(InGaN)-질화 갈륨(GaN), 질화 알루미늄 갈륨(GaN)-질화 갈륨(GaN), 질화 인듐 갈륨 (InGaN)-질화 알루미늄 갈륨(AlGaN), 실리콘-탄화 규소(SixC1-x) 및 실리콘-SiGe 헤테로 접합 반도체 재료를 포함하지만 이것으로 한정되는 것은 아니다. 전력 반도체 장치 응용 분야에서는 현재 주로 Si, SiC, GaAs 및 GaN 재료가 사용된다.
한 요소의 위치를 제 2 요소와 관련해서 설명하기 위해서, 설명을 용이하게 하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 관련 용어가 사용된다. 이들 용어는 도면에 도시된 것과 다른 방향에 더해서 각각의 장치의 다양한 방향을 포함하고자 한다. 또한, 다양한 요소, 영역, 섹션 등을 설명하는데 "제 1", "제 2" 등과 같은 용어가 사용되지만, 이것으로 한정되는 것은 아니다. 설명에서 같은 용어는 같은 요소를 가리킨다.
본 명세서에서 사용되는 용어 '구비한다', '포함한다', '갖는다' 등은, 언급되는 요소 혹은 특성의 존재를 나타내는 비한정의 용어로, 추가 요소나 특성을 배제하는 것은 아니다.
이상의 변형예 및 응용예의 범주를 고려하면, 본 발명은 상기 설명으로 한정되지 않으며 첨부된 도면에 의해 한정되는 것도 아니라는 것을 이해할 것이다. 오히려, 본 발명은 이하 청구항 및 그 법적 등가물에 의해서만 한정된다.

Claims (20)

  1. IGBT(1)로서,
    상기 IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 상기 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10) - 상기 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함함 - 와,
    적어도 하나의 전력 단위 셀(1-1)
    을 포함하고,
    상기 적어도 하나의 전력 단위 셀(1-1)은,
    제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 상기 제어 트렌치 전극(141)에 연결된 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)와,
    상기 제 1 도전형의 도펀트를 갖고 상기 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 상기 소스 영역(101)과 상기 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(mesa)(18) - 상기 활성 메사(18)에서, 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100) 각각의 적어도 단면은 상기 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 상기 제어 트렌치 전극(141)은 상기 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 상기 활성 메사(18) 내의 상기 부하 전류를 제어하도록 구성되며, 상기 추가 트렌치 전극(151)은 상기 부하 전류를 제어하도록 구성되지 않음 - 와,
    상기 반도체 본체(10)에 구현되며 상기 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역(105) - 상기 장벽 영역(105)은 상기 활성 메사(18) 및 상기 추가 트렌치(15)의 바닥부(155) 모두와 횡방으로 중첩함 -
    을 포함하고,
    상기 장벽 영역(105)은 상기 IGBT(1)의 활성 영역(1-2) 내에서 연속 장벽 층으로서 구현되며,
    상기 장벽 영역(105)은 하나 이상의 오목부(1053)를 포함하고,
    상기 드리프트 영역(100)은 상기 하나 이상의 오목부(1053) 각각으로 완전히 연장되고,
    상기 하나 이상의 오목부(1053)는 상기 활성 메사(18)와 횡방으로 중첩되는
    IGBT(1).
  2. 제 1 항에 있어서,
    상기 적어도 하나의 전력 단위 셀(1-1)은, 상기 적어도 하나의 추가 트렌치(15)에 인접해서 배치된 적어도 하나의 비활성 메사(19)를 더 포함하고 - 상기 제 1 부하 단자(11)와 상기 비활성 메사(19) 사이의 트랜지션(191)이 적어도 상기 제 1 도전형의 전하 캐리어에 대한 전기 절연(112)을 제공함 - ,
    상기 추가 트렌치(15)의 상기 바닥부(155) 및 상기 제어 트렌치(14)의 바닥부(145)는 모두 상기 장벽 영역(105)으로 연장되는
    IGBT(1).
  3. 제 1 항에 있어서,
    상기 장벽 영역(105)은 상기 활성 메사(18)의 폭의 적어도 50%만큼 상기 활성 메사(18)와 횡방으로 중첩되는
    IGBT(1).
  4. IGBT(1)로서,
    상기 IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 상기 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10) - 상기 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함함 - 와,
    적어도 하나의 전력 단위 셀(1-1)
    을 포함하고,
    상기 적어도 하나의 전력 단위 셀(1-1)은,
    제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)와,
    상기 제 1 도전형의 도펀트를 갖고 상기 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 상기 소스 영역(101)과 상기 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(18) - 상기 활성 메사(18)에서, 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100) 각각의 적어도 단면은 상기 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 상기 제어 트렌치 전극(141)은 상기 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 상기 활성 메사(18) 내의 상기 부하 전류를 제어하도록 구성됨 - 와,
    상기 반도체 본체(10)에 구현되며 상기 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역(105) - 상기 장벽 영역(105)은 상기 활성 메사(18) 및 상기 추가 트렌치(15)의 바닥부(155)의 전체 폭 모두와 횡방으로 중첩함 -
    을 포함하고,
    상기 장벽 영역(105)은 상기 IGBT(1)의 활성 영역(1-2) 내에서 연속 장벽 층으로서 구현되며,
    상기 장벽 영역(105)은 하나 이상의 오목부(1053)를 포함하고,
    상기 드리프트 영역(100)은 상기 하나 이상의 오목부(1053) 각각으로 완전히 연장되고,
    상기 하나 이상의 오목부(1053)는 상기 활성 메사(18)와 횡방으로 중첩되는
    IGBT(1).
  5. IGBT(1)로서,
    상기 IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 상기 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10) - 상기 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함함 - 와,
    적어도 하나의 전력 단위 셀(1-1)과,
    상기 반도체 본체(10)에 구현되며 제 2 도전형의 도펀트를 포함하는 반도체 장벽 영역(105)
    을 포함하고,
    상기 적어도 하나의 전력 단위 셀(1-1)은,
    제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)와,
    상기 제 1 도전형의 도펀트를 갖고 상기 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 상기 제 2 도전형의 도펀트를 갖고 상기 소스 영역(101)과 상기 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(18) - 상기 활성 메사(18)에서, 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100) 각각의 적어도 단면은, 상기 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 상기 제어 트렌치 전극(141)은 상기 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 상기 활성 메사(18) 내의 상기 부하 전류를 제어하도록 구성됨 - 와,
    상기 적어도 하나의 추가 트렌치(15)에 인접해서 배치된 적어도 하나의 비활성 메사(19) - 상기 제 1 부하 단자(11)와 상기 비활성 메사(19) 사이의 트랜지션(191)이 적어도 상기 제 1 도전형의 전하 캐리어에 대한 전기 절연(112)을 제공함 -
    을 포함하고,
    상기 제어 트렌치(14) 및 상기 추가 트렌치(15) 모두의 각각의 하부 부분(LP)은 상기 장벽 영역(105)으로 연장되고 - 각각의 하부 부분(LP)은 상기 트렌치(14, 15) 각각의 가장 깊은 1/5 부분에 의해 형성됨 - ,
    상기 제어 트렌치(14) 및 상기 추가 트렌치(15) 모두의 각각의 상부 부분(UP)은 상기 트렌치(14, 15) 각각의 나머지 4/5 부분에 의해 형성되며 - 상기 제어 트렌치(14)의 상기 상부 부분(UP)은 상기 소스 영역(101) 및 상기 채널 영역(102)에 인접해서 배치됨 - ,
    상기 제어 트렌치(14)의 상기 하부 부분(LP)과 상기 장벽 영역(105) 사이의 트랜지션에 의해서 전체 활성 교차 영역(AIA)이 정의되고,
    상기 추가 트렌치(15)의 상기 하부 부분(LP)과 상기 장벽 영역(105) 사이의 트랜지션에 의해 전체 추가 교차 영역(DIA)이 정의되며,
    상기 제어 트렌치(14)의 상기 상부 부분(UP)과 상기 활성 메사(18)에서 상기 소스 영역(101) 및 상기 채널 영역(102) 모두에 의해 형성된 하위 영역 사이의 트랜지션에 의해 전체 채널 교차 영역(CIA)이 정의되고,
    상기 전체 채널 교차 영역(CIA)은 상기 활성 교차 영역(AIA)과 상기 추가 교차 영역(DIA)의 합보다 작은
    IGBT(1).
  6. 제 5 항에 있어서,
    상기 장벽 영역(105)은 전기적으로 플로팅 상태인
    IGBT(1).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 추가 트렌치(15)는 더미 트렌치이고 상기 추가 트렌치 전극(151)은 더미 트렌치 전극이며,
    상기 제어 트렌치 전극(141) 및 상기 더미 트렌치 전극(151)은 각각 상기 제어 단자(13)에 전기적으로 연결되는
    IGBT(1).
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 상기 활성 메사(18)의 단면과 상기 추가 트렌치(15)의 상기 바닥부(155) 사이의 전기 도전성 경로를 제공하도록 구성되는
    IGBT(1).
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 상기 드리프트 영역(100)과의 상부 pn 접합부(1051) 및 하부 pn 접합부(1052) 각각을 형성하고,
    상기 하부 pn 접합부(1052)는 상기 추가 트렌치(15)의 상기 바닥부(155) 및 상기 제어 트렌치(14)의 바닥부(145) 모두보다 낮게 배치되는
    IGBT(1).
  10. 제 9 항에 있어서,
    상기 상부 pn 접합부(1051)는 상기 활성 메사(18) 내에 배치되는
    IGBT(1).
  11. IGBT(1)로서,
    상기 IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 상기 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10) - 상기 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함함 - 와,
    적어도 하나의 전력 단위 셀(1-1)
    을 포함하고,
    상기 적어도 하나의 전력 단위 셀(1-1)은,
    제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)와,
    상기 제 1 도전형의 도펀트를 갖고 상기 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 상기 소스 영역(101)과 상기 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(18) - 상기 활성 메사(18)에서, 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100) 각각의 적어도 단면은 상기 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 상기 제어 트렌치 전극(141)은 상기 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 상기 활성 메사(18) 내의 상기 부하 전류를 제어하도록 구성됨 - 와,
    상기 반도체 본체(10)에 구현되며 상기 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역(105) - 상기 장벽 영역(105)은 상기 활성 메사(18) 및 상기 추가 트렌치(15)의 바닥부(155)의 전체 폭 모두와 횡방으로 중첩함 -
    을 포함하고,
    상기 장벽 영역(105)은, 상기 추가 트렌치(15)의 상기 바닥부(155)가 상기 장벽 영역(105)으로 연장되는 영역에서 최대 도펀트 농도(CC)를 갖는
    IGBT(1).
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 상기 IGBT(1)의 활성 영역(1-2) 내에서 연속 장벽 층으로서 구현되는
    IGBT(1).
  13. 제 12 항에 있어서,
    상기 장벽 영역(105)은 하나 이상의 오목부(1053)를 포함하고,
    상기 드리프트 영역(100)은 상기 하나 이상의 오목부(1053) 각각으로 완전히 연장되고,
    상기 하나 이상의 오목부(1053)는 상기 활성 메사(18)와 횡방으로 중첩되는
    IGBT(1).
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 1e14cm-3 이상 1e18cm-3 미만의 도펀트 농도를 갖는
    IGBT(1).
  15. 제 14 항에 있어서,
    상기 장벽 영역(105)은 상기 드리프트 영역(100)과의 상부 pn 접합부(1051) 및 하부 pn 접합부(1052) 각각을 형성하고,
    상기 도펀트 농도는, 상기 추가 트렌치(15)의 상기 바닥부(155)와 상기 상부 pn 접합부(1051) 사이의 연장 방향(Z)을 따라서 적어도 0.5㎛의 연장을 갖고 제공되는
    IGBT(1).
  16. IGBT(1)로서,
    상기 IGBT(1)의 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 연결되고 상기 단자(11, 12) 사이에서 부하 전류를 흘리도록 구성된 드리프트 영역(100)을 포함하는 반도체 본체(10) - 상기 드리프트 영역(100)은 제 1 도전형의 도펀트를 포함함 - 와,
    적어도 하나의 전력 단위 셀(1-1)
    을 포함하고,
    상기 적어도 하나의 전력 단위 셀(1-1)은,
    제어 트렌치 전극(141)을 구비한 적어도 하나의 제어 트렌치(14) 및 상기 제어 트렌치 전극(141)에 연결된 추가 트렌치 전극(151)을 구비한 적어도 하나의 추가 트렌치(15)와,
    상기 제 1 도전형의 도펀트를 갖고 상기 제 1 부하 단자(11)에 전기적으로 접속된 소스 영역(101) 및 제 2 도전형의 도펀트를 갖고 상기 소스 영역(101)과 상기 드리프트 영역(100)을 분리시키는 채널 영역(102)을 포함하는 적어도 하나의 활성 메사(mesa)(18) - 상기 활성 메사(18)에서, 상기 소스 영역(101), 상기 채널 영역(102) 및 상기 드리프트 영역(100) 각각의 적어도 단면은 상기 제어 트렌치(14)의 측벽(144)에 인접해서 배치되고, 상기 제어 트렌치 전극(141)은 상기 IGBT(1)의 제어 단자(13)로부터 제어 신호를 수신하고 상기 활성 메사(18) 내의 상기 부하 전류를 제어하도록 구성되며, 상기 추가 트렌치 전극(151)은 상기 부하 전류를 제어하도록 구성되지 않음 - 와,
    상기 반도체 본체(10)에 구현되며 상기 제 2 도전형의 도펀트를 포함하는 전기적으로 플로팅 상태인 반도체 장벽 영역(105) - 상기 장벽 영역(105)은 상기 활성 메사(18) 및 상기 추가 트렌치(15)의 바닥부(155) 모두와 횡방으로 중첩함 -
    을 포함하고,
    상기 장벽 영역(105)은, 상기 추가 트렌치(15)의 상기 바닥부(155)가 상기 장벽 영역(105)으로 연장되는 영역에서 최대 도펀트 농도(CC)를 갖는
    IGBT(1).
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 10Ωcm 이상 1000Ωcm 미만의 저항을 갖는
    IGBT(1).
  18. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 장벽 영역(105)은 상기 드리프트 영역(100)의 적어도 일부에 의해서 상기 채널 영역(102)으로부터 분리되는
    IGBT(1).
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전력 단위 셀(1-1)은,
    상기 제 1 부하 단자(11)에 전기적으로 연결된 소스 트렌치 전극(161)을 구비한 적어도 하나의 소스 트렌치(16) - 상기 적어도 하나의 소스 트렌치(16)는 상기 제어 트렌치(14)와 상기 추가 트렌치(15) 사이에 배치되고, 선택적으로 상기 활성 메사(18)는 상기 제어 트렌치(14) 및 상기 소스 트렌치(16)에 의해서 횡방으로 정의됨 - 와, 및/또는
    트렌치 전극(171)을 구비하는 적어도 하나의 플로팅 트렌치(17) - 상기 플로팅 트렌치(17)의 상기 트렌치 전극(171)은 전기적으로 플로팅 상태이고, 선택적으로 상기 적어도 하나의 플로팅 트렌치(17)는 상기 제어 트렌치(14)와 상기 추가 트렌치(15) 사이에 배치됨 -
    를 더 포함하는
    IGBT(1).
  20. 제 2 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 전력 단위 셀(1-1)을 복수 포함하고,
    상기 장벽 영역(105)은 상기 복수의 전력 단위 셀(1-1) 내에 포함된 상기 비활성 메사(19)들을 서로 접속시키는
    IGBT(1).
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