JP2013055361A - 半導体装置 - Google Patents

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Abstract

【課題】逆バイアスの印加時に電流検知素子が破壊されるのを防ぐこと。過大な電流が流れた際に、素子が破壊されるのを防ぐこと。
【解決手段】主素子２４のソース電極２５と電流検知素子２１の電流センシング電極２２の間に、電流検知用の抵抗が接続される。ゲート絶縁膜３６の絶縁耐圧は、逆バイアス時に電流検知素子２１に流れ得る最大電流と前記抵抗の積よりも大きい。主素子２４のｐボディ領域３２の拡散深さが電流検知素子２１のｐボディ領域３１の拡散深さよりも浅く、主素子２４のｐボディ領域３２の端部の曲率が電流検知素子２１のｐボディ領域３１の端部の曲率よりも小さい。そのため、逆バイアスの印加時に、主素子２４のｐボディ領域３２の端部における電界が、電流検知素子２１のｐボディ領域３１の端部における電界よりも高くなり、電流検知素子２１よりも先に主素子２４でアバランシェ降伏が起こりやすくなる。
【選択図】図１

Description

この発明は、電流検知機能を備えた半導体装置に関する。
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の絶縁ゲート型半導体装置において、１つの半導体チップ内に主絶縁ゲート型半導体素子（以下、「主素子」とする）と、この主素子から分割し、ゲートとドレインが主素子と共通で、かつサイズの小さい電流検知用絶縁ゲート型半導体素子（以下、「電流検知素子」とする）を設け、この電流検知素子のソースに電流検知用の抵抗を接続し、この抵抗での電圧降下を利用して主素子に流れる電流に比例した微小な電流を検知する技術が公知である（例えば、特許文献１、下記特許文献２、下記特許文献３参照。）。このような電流検知機能を備えた絶縁ゲート型半導体装置（以下、電流検知機能付き半導体装置とする）によれば、前記抵抗で主素子に比例した電流である電流検知素子に流れる電流を検知することによって、絶縁ゲート型半導体装置に過電流が流れた場合に、アラームを出したり、保護回路を働かせたりすることができる。このため、素子が破壊されるのを防ぐことができる。
図３５は、電流検知機能付き半導体装置の構成の一例を示す平面図であり、図３６は、図３５の切断線Ａ−Ａ’における構成を模式的に示す断面図である。これらの図に示すように、一般に、電流検知素子１の電流センシング電極２は、主素子４のソース電極５と同一の金属層においてソース電極５から分離して設けられている。電流センシング電極２とソース電極５の間には、電流検知用の前記抵抗１０が接続される。
また、電流検知素子１のゲート絶縁膜（図示省略）およびゲート電極３は、それぞれ、主素子４のゲート絶縁膜（図示省略）およびゲート電極６と同じ層で共通に設けられている。電流検知素子１と主素子４とで、ドリフト層７およびドレイン電極８は共通である。電流検知素子１のゲート電極３と主素子４のゲート電極６は、ゲート電極パッド９に電気的に接続されている。図３６においては、ボディ領域およびソース領域は省略されている。
図３７は、従来の電流検知機能付き半導体装置の構成を示す断面図である。図３７に示すように、従来のプレーナーゲート型の電流検知機能付き半導体装置では、主素子４のボディ領域１２と電流検知素子１のボディ領域１１とで、その不純物濃度と拡散深さは同じであり、その端部の曲率も同じである。また、主素子４の隣り合うボディ領域１２の間隔と電流検知素子１の隣り合うボディ領域１１の間隔は同じである。
図３８は、従来の電流検知機能付き半導体装置の別の構成を示す断面図である。図３８に示すように、従来のトレンチゲート型の電流検知機能付き半導体装置では、主素子４のトレンチ１４と電流検知素子１のトレンチ１３とで、その深さは同じであり、その幅も同じである。また、主素子４の隣り合うトレンチ１４の間隔と電流検知素子１の隣り合うトレンチ１３の間隔は同じである。さらに、主素子４のボディ領域１２の拡散深さと電流検知素子１のボディ領域１１の拡散深さは同じである。
また、主素子４のボディ領域１２と電流検知素子１のボディ領域１１の不純物濃度は同じである。また、主素子４のボディ領域１２および電流検知素子１のボディ領域１１において、それぞれの一部がソース電極５に接続せずに電気的に浮いている場合、主素子４のボディ領域１２においてソース電極５に接する部分の比率と電流検知素子１のボディ領域１１において電流センシング電極２に接する部分の比率は同じである。
ここで、大電力を制御可能なＩＧＢＴ素子などにおいて、高電圧、高電流時にゲート電圧が不安定になり、電流の不均一や発振などが生じ、過大な電流が流れた際に、素子が破壊されるという問題がある。また、電流検知機能を備えたＩＧＢＴにおいては、大電流の検知からゲート電圧の低下に至るまでのフィードバックループが長いので、保護の遅れや不安定な発振などが生じやすいという問題がある。
このような問題を解決するため、ゲート電極をトレンチに埋め込んだトレンチゲート型ＩＧＢＴ構造において、トレンチゲート電極と同様な構造の埋込電極を設け、この埋込電極をエミッタ電極に電気的に接続するダミートレンチ型ＩＧＢＴ構造が提案されている（例えば、下記特許文献４参照。）。このダミートレンチ型ＩＧＢＴ構造によれば、埋込電極がエミッタ電位と同電位になる。このため、無効なゲート電極（埋込電極）に生じる負電荷を排出させることができるので、負電荷の影響を阻止することができる。従って、高電圧、高電流時にもゲート電圧が安定し、電流の不均一や発振などを阻止するため、過大な電流が流れた際に、素子が破壊されるのを防ぐことができる。
つぎに、従来のダミートレンチ型の電流検知機能付き半導体装置について説明する。図３９は、従来のダミートレンチ型の電流検知機能付き半導体装置の構成を示す断面図である。図３９に示すように、従来のダミートレンチ型の電流検知機能付き半導体装置において、主素子４および電流検知素子１は、ともにダミートレンチ型ＩＧＢＴ構造（以下、「第１のダミートレンチ構造」とする）１０１を有している。ＩＧＢＴの場合、ボディ領域、ドレイン電極およびソース電極は、ベース領域、コレクタ電極およびエミッタ電極と呼ばれる。ここで、電流検知素子１は、主素子４と同じ半導体基板に形成されている。従って、電流検知素子１と主素子４とで、ｎドリフト層７、ｐコレクタ層６２およびコレクタ電極８は共通である。
電流検知素子１と、主素子４と、はともに、ｎドリフト層７のコレクタ電極８とは反対側の表面に、それぞれ複数のトレンチが設けられている。トレンチには、ゲート絶縁膜５９を介して、多結晶シリコンなどからなる埋込電極、すなわちゲート電極３，６が埋め込まれた、トレンチゲート電極７３，７４と、ダミートレンチ電極７５，７６と、が設けられている。トレンチゲート電極７３，７４は、ゲート端子と電気的に接続され、ダミートレンチ電極７５，７６は、ゲート端子に接続されない。ＩＧＢＴは、主電流をゲートにて制御するため、ゲート端子に接続されないダミートレンチ電極７５，７６は、制御に寄与しない電極となる。
また、トレンチゲート電極７３，７４同士に挟まれた領域には、ベース領域５６，１２が設けられ、ベース領域５６，１２の表面には、それぞれのトレンチゲート電極７３，７４に接するようにｎ+ソース領域５５，５８が選択的に設けられている。また、ベース領域５６，１２およびｎ+ソース領域５５，５８には、それぞれエミッタ電極２，５が接している。そして、トレンチゲート電極７３，７４とダミートレンチ電極７５，７６に挟まれた領域、および、ダミートレンチ電極７５，７６同士に挟まれた領域には、ｐ型フローティング層７１，７２が設けられている。ｐ型フローティング層７１，７２は、層間絶縁膜５７，６０を介してエミッタ電極２，５と離れているため、エミッタ電極２，５から、それぞれ電気的に浮いた状態となっている。
また、図３９に示すように、電流検知素子１および主素子４のトレンチゲート電極７３，７４は、互いに電気的に接続される。このため、これらのトレンチゲート電極７３，７４は、同時に駆動される。一方、電流検知素子１および主素子４のエミッタ電極２，５は、互いに離れて設けられているため、電流検知素子１と主素子４との主電流の経路は異なることとなる。また、図示はしないが、電流検知素子１および主素子４におけるダミートレンチ電極７５，７６は、電位を安定させるために、例えば、エミッタ電極２，５やｐ型フローティング層７１，７２と接続される。
なお、図３７〜図３９においては、主素子４と、電流検知素子１とは、同様の大きさとなっているが、実際の素子において、電流検知素子１は、主素子４の数十分の一の表面積である。従って、電流検知素子１には、主素子４を流れる電流の表面積比に応じた数パーセントの電流が流れる。そして、電流検知素子１を流れる電流を検知することで、主素子４に過電流が流れた場合に、素子を制御することができる。
特開平９−２９３８５６号公報 特開平４−３５５９６８号公報 特開平６−２９５３９号公報 特開２００３−１８８３８２号公報
通常、主素子と電流検知素子は、同じ半導体基板に同じ設計ルールで作製される。しかし、設計上の違いや、プロセスのばらつきなどの原因によって、電流検知素子の耐圧が主素子の耐圧よりも低くなることがある。そのような場合、印加される逆バイアスが大きくなると、主素子よりも先に電流検知素子でアバランシェ降伏が起こるおそれがある。通常、逆バイアス時のゲート電位は、主素子のソース電極と同じ電位である。また、主素子と電流検知素子とで、ゲート電位は同じである。そのため、電流検知素子でアバランシェ降伏が起こり、電流検知用の抵抗（抵抗値：Ｒ）にアバランシェ電流（電流値：Ｉａ）が流れると、その抵抗の両端に生じる電位差（Ｉａ×Ｒ）は、電流検知素子のゲート絶縁膜に印加されることになる。従って、電流検知素子のゲート絶縁膜の耐圧が［Ｉａ×Ｒ］よりも低いと、逆バイアスが大きくなったときに、主素子よりも先に電流検知素子が破壊されてしまうため、主素子を流れる電流量を監視することができなくなってしまう。
また、電流検知機能を備えたＩＧＢＴにおいては、周辺部の拡散層の処理の影響で、電流検知素子の耐圧が低くなることがある。これによって、例えば、ＩＧＢＴのスイッチング動作などにより、大きなサージ電圧が発生した場合、耐圧の低い電流検知素子に負荷や電流が集中し、素子が破壊されることがあるため、素子の信頼性が低いといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、逆バイアスの印加時に電流検知素子が破壊されるのを防ぐことができる半導体装置を提供することを目的とする。また、過大な電流が流れた際に、素子が破壊されるのを防ぐことができる半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、前記第２の電極と前記第４の電極が短絡されており、前記第１のトレンチは、前記第２のトレンチよりも深く、前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする。
また、この発明にかかる半導体装置は、主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、前記第２の電極と前記第４の電極が短絡されており、前記第１の第２導電型半導体領域の拡散深さは、前記第２の第２導電型半導体領域の拡散深さよりも浅く、前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする。
また、この発明にかかる半導体装置は、主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、前記第２の電極と前記第４の電極が短絡されており、前記第１の第１導電型半導体層の、前記第１の第２導電型半導体領域との界面近傍領域における第１導電型不純物の濃度が、前記第２の第１導電型半導体層の、前記第２の第２導電型半導体領域との界面近傍領域における第１導電型不純物の濃度よりも高く、前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする。
また、この発明にかかる半導体装置は、主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、前記第２の電極と前記第４の電極が短絡されており、前記第１のトレンチの幅は、前記第２のトレンチの幅よりも狭く、前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする。
また、この発明にかかる半導体装置は、主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、前記第２の電極と前記第４の電極が短絡されており、前記第１の第２導電型半導体領域の、前記第１のトレンチによって分けられる複数の領域のうち、一部は前記第１の電極から電気的に浮いており、前記第２の第２導電型半導体領域が前記第３の電極に短絡する比率は、前記第１の第２導電型半導体領域が前記第１の電極に短絡する比率よりも高く、
前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする。
本発明にかかる半導体装置によれば、逆バイアスの印加時に電流検知素子が破壊されるのを防ぐことができるという効果を奏する。また、本発明にかかる半導体装置によれば、過大な電流が流れた際に、素子が破壊されるのを防ぐことができるという効果を奏する。
図１は、本発明の実施の形態１にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２は、本発明の実施の形態２にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３は、本発明の実施の形態３にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図４は、本発明の実施の形態４にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図５は、本発明の実施の形態５にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図６は、本発明の実施の形態６にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図７は、本発明の実施の形態７にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図８は、本発明の実施の形態８にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図９は、本発明の実施の形態９にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１０は、本発明の実施の形態１０にかかる電流検知機能付き半導体装置の構成を示す平面図である。 図１１は、本発明の実施の形態１０にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１２は、本発明の実施の形態１１にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１３は、本発明の実施の形態１２にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１４は、本発明の実施の形態１３にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１５は、本発明の実施の形態１４にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１６は、本発明の実施の形態１５にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１７は、本発明の実施の形態１６にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１８は、本発明の実施の形態１７にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図１９は、本発明の実施の形態１８にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２０は、本発明の実施の形態１９にかかる電流検知機能付き半導体装置の構成を示す平面図である。 図２１は、本発明の実施の形態２０にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２２は、本発明の実施の形態２１にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２３は、本発明の実施の形態２２にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２４は、本発明の実施の形態２３にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２５は、本発明の実施の形態２４にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２６は、本発明の実施の形態２５にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２７は、本発明の実施の形態２６にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２８は、本発明の実施の形態２７にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図２９は、本発明の実施の形態２８にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３０は、本発明の実施の形態２９にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３１は、本発明の実施の形態３０にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３２は、本発明の実施の形態３１にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３３は、本発明の実施の形態３２にかかる電流検知機能付き半導体装置の構成を示す断面図である。 図３４は、ＩＧＢＴ素子構造と、素子耐圧と、の関係について示す特性図である。 図３５は、電流検知機能付き半導体装置の構成の一例を示す平面図である。 図３６は、図３５の切断線Ａ−Ａ’における構成を模式的に示す断面図である。 図３７は、従来の電流検知機能付き半導体装置の構成を示す断面図である。 図３８は、従来の電流検知機能付き半導体装置の別の構成を示す断面図である。 図３９は、従来のダミートレンチ型の電流検知機能付き半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、+が付された領域は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、本発明の実施の形態１にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１に示すように、実施の形態１の半導体装置は、プレーナーゲート型のＭＯＳＦＥＴである。電流検知素子２１は、主素子２４と同じ半導体基板に形成されている。従って、電流検知素子２１と主素子２４とで、ｎドリフト層２７およびドレイン電極２８は共通である。電流検知素子２１と主素子２４は、図示省略したｐ分離領域等により分離されている。電流検知素子２１のサイズは、主素子２４のサイズよりも小さい。
電流検知素子２１の構造は、以下の通りである。ｐボディ領域３１は、ｎ半導体基板（ｎドリフト層２７）の第１主面の表面層に選択的に設けられている。ｎ+ソース領域３５は、ｐボディ領域３１の表面層に選択的に設けられている。ゲート絶縁膜３６は、ｐボディ領域３１の、ｎ+ソース領域３５とｎドリフト層２７に挟まれた部分の表面に接している。ゲート電極２３は、ゲート絶縁膜３６の上に設けられている。ゲート電極２３は、層間絶縁膜３７で被覆されている。電流センシング電極２２は、層間絶縁膜３７に開口するコンタクトホールにおいてｎ+ソース領域３５とｐボディ領域３１の両方に接している。ドレイン電極２８は、ｎドリフト層２７の第２主面に接している。
主素子２４の構造は、以下の通りである。ｐボディ領域３２は、ｎ半導体基板（ｎドリフト層２７）の第１主面の表面層に選択的に設けられている。ｎ+ソース領域３８は、ｐボディ領域３２の表面層に選択的に設けられている。ゲート絶縁膜３９は、ｐボディ領域３２の、ｎ+ソース領域３８とｎドリフト層２７に挟まれた部分の表面に接している。ゲート電極２６は、ゲート絶縁膜３９の上に設けられている。ゲート電極２６は、層間絶縁膜４０で被覆されている。ソース電極２５は、層間絶縁膜４０に開口するコンタクトホールにおいてｎ+ソース領域３８とｐボディ領域３２の両方に接している。
電流検知用の抵抗は、ソース電極２５と電流センシング電極２２の間に接続される。電流検知用の抵抗は、電流検知素子２１および主素子２４とともに同一半導体基板上に作製されていてもよいし、電流検知素子２１および主素子２４を有する半導体チップに対して外付けされていてもよい。
電流検知素子２１のゲート絶縁膜３６と主素子２４のゲート絶縁膜３９は、例えば、基板の第１主面の全面に形成された酸化膜等の絶縁膜をパターニングすることにより、同時に形成される。従って、両素子２１，２４のゲート絶縁膜３６，３９の厚さは同じである。そして、ゲート絶縁膜３６，３９の厚さは、逆バイアス時に電流検知素子２１に流れ得る最大電流と電流検知用の抵抗の積よりも電流検知素子２１のゲート絶縁膜３６の絶縁耐圧が大きくなるように、設計されている。
また、主素子２４のｐボディ領域３２の拡散深さは、電流検知素子２１のｐボディ領域３１の拡散深さよりも浅くなるように、設計されている。この場合、主素子２４のｐボディ領域３２の端部の曲率が、電流検知素子２１のｐボディ領域３１の端部の曲率よりも小さくなる。従って、逆バイアスの印加時に、主素子２４のｐボディ領域３２の端部における電界が、電流検知素子２１のｐボディ領域３１の端部における電界よりも高くなり、電流検知素子２１よりも先に主素子２４でアバランシェ降伏が起こりやすくなるので、電流検知素子２１が主素子２４よりも先に破壊されるのを防ぐことができる。つまり、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態２．
図２は、本発明の実施の形態２にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２に示すように、実施の形態２の半導体装置では、主素子２４の隣り合うｐボディ領域３２の間隔が、電流検知素子２１の隣り合うｐボディ領域３１の間隔よりも広くなっている。電流検知素子２１と主素子２４とで、ｐボディ領域３１，３２の拡散深さおよび端部の曲率は同じである。その他の構成は、実施の形態１と同様である。このように、主素子２４のｐボディ領域３２の間隔を広げることによって、電流検知素子２１よりも先に主素子２４でアバランシェ降伏が起こりやすくなるので、電流検知素子２１が主素子２４よりも先に破壊されるのを防ぐことができる。なお、実施の形態１と実施の形態２を組み合わせてもよい。
実施の形態３．
図３は、本発明の実施の形態３にかかる電流検知機能付き半導体装置の構成を示す断面図である。図３に示すように、実施の形態３の半導体装置は、トレンチゲート型のＭＯＳＦＥＴである。電流検知素子２１において、トレンチ３３は、ｎ+ソース領域３５とｐボディ領域３１を貫通してｎドリフト層２７に達しており、ゲート絶縁膜３６を介してゲート電極２３で埋められている。また、主素子２４において、トレンチ３４は、ｎ+ソース領域３８とｐボディ領域３２を貫通してｎドリフト層２７に達しており、ゲート絶縁膜３９を介してゲート電極２６で埋められている。そして、主素子２４のトレンチ３４が電流検知素子２１のトレンチ３３よりも深くなっている。その他の構成は、実施の形態１と同様である。主素子２４のトレンチ３４を深くすることによって、逆バイアスが印加されたときに、電流検知素子２１の耐圧が主素子２４の耐圧よりも高くなる。
実施の形態４．
図４は、本発明の実施の形態４にかかる電流検知機能付き半導体装置の構成を示す断面図である。図４に示すように、実施の形態４の半導体装置では、主素子２４の隣り合うトレンチ３４の間隔が、電流検知素子２１の隣り合うトレンチ３３の間隔よりも広くなっている。電流検知素子２１と主素子２４とで、トレンチ３３，３４の深さが同じであることを除いて、その他の構成は実施の形態３と同様である（実施の形態５〜８においても同じ）。このように、主素子２４のトレンチ３４の間隔を広げることによって、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態５．
図５は、本発明の実施の形態５にかかる電流検知機能付き半導体装置の構成を示す断面図である。図５に示すように、実施の形態５の半導体装置では、主素子２４のｐボディ領域３２の拡散深さが、電流検知素子２１のｐボディ領域３１の拡散深さよりも浅くなっている。このようにしても、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態６．
図６は、本発明の実施の形態６にかかる電流検知機能付き半導体装置の構成を示す断面図である。図６に示すように、実施の形態６の半導体装置では、主素子２４において、ｎドリフト層２７の、ｐボディ領域３２との界面近傍領域がｎ+高濃度領域４１となっている。このｎ+高濃度領域４１のｎ型不純物濃度は、電流検知素子２１におけるｎドリフト層２７の、ｐボディ領域３１との界面近傍領域よりも高い。このようにしても、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態７．
図７は、本発明の実施の形態７にかかる電流検知機能付き半導体装置の構成を示す断面図である。図７に示すように、実施の形態７の半導体装置では、主素子２４のトレンチ３４の幅が、電流検知素子２１のトレンチ３３の幅よりも狭くなっている。このようにしても、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態８．
図８は、本発明の実施の形態８にかかる電流検知機能付き半導体装置の構成を示す断面図である。図８に示すように、実施の形態８の半導体装置では、主素子２４において、ｐボディ領域３２はトレンチ３４によって複数の領域に分けられているが、その複数の領域のうちの一部が層間絶縁膜４０により覆われており、ソース電極２５から電気的に浮いた状態となっている。電流検知素子２１においても同様であり、図には現われていないが、ｐボディ領域３１の一部の領域は、層間絶縁膜３７により覆われており、電流センシング電極２２から電気的に浮いた状態となっている。これらｐボディ領域３１，３２のうち、電気的に浮いた状態の領域には、ｎ+ソース領域３５，３８が設けられていない。そして、電流検知素子２１においてｐボディ領域３１が電流センシング電極２２に短絡する比率が、主素子２４においてｐボディ領域３２がソース電極２５に短絡する比率よりも高くなっている。このようにしても、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。なお、実施の形態３〜８のうち、二つ以上を組み合わせてもよい。
実施の形態９．
図９は、本発明の実施の形態９にかかる電流検知機能付き半導体装置の構成を示す断面図である。図９に示すように、実施の形態９の半導体装置は、プレーナーゲート型のＩＧＢＴであり、実施の形態１の半導体装置のｎドリフト層２７とドレイン電極２８の間にｐコレクタ層４２を挿入した構成となっている。ｐコレクタ層４２は、電流検知素子２１と主素子２４とで共通である。ＩＧＢＴの場合、ｐボディ領域およびドレイン電極は、それぞれ、ｐベース領域およびコレクタ電極と呼ばれる。なお、実施の形態２〜８に対してもｐコレクタ層４２を挿入することによって、ＩＧＢＴを構成することができる。このようにすれば、伝導度変調型の半導体装置でも、逆バイアスが印加されたときの耐圧を、主素子２４よりも電流検知素子２１で高くすることができる。
実施の形態１０．
図１０は、本発明の実施の形態１０にかかる電流検知機能付き半導体装置の構成を示す平面図である。また、図１１は、本発明の実施の形態１０にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１１に示すように、本発明の実施の形態にかかる電流検知機能付き半導体装置には、主素子２４と、主素子２４から分離された電流検知素子２１が設けられている。電流検知素子２１は、主素子２４と同じ半導体基板の電流検知構造領域に形成されている。従って、電流検知素子２１と主素子２４とで、ｎドリフト層２７、ｐコレクタ層４２およびコレクタ電極２８は共通である。
図１１においては、主素子２４と、電流検知素子２１とは、同様の大きさとなっているが、実際の素子において、電流検知素子２１は、主素子２４の数十分の一の表面積である。従って、電流検知素子２１には、主素子２４に流れる電流の表面積比に応じた数パーセントの電流が流れる。そして、電流検知素子２１を流れる電流を検知することで、主素子２４に過電流が流れた場合に、素子を制御することができる。
まず、主素子２４の構造について説明する。主素子２４は、電流検知素子２１と同じ半導体基板の主活性領域に形成されており、第１のダミートレンチ型ＩＧＢＴ構造１０１を有している。従って、ｎドリフト層２７のコレクタ電極２８が形成された面の反対側の表面に、複数のトレンチが設けられている。トレンチには、ゲート絶縁膜３９を介して、多結晶シリコンなどからなる埋込電極、すなわちゲート電極２６が埋め込まれた、トレンチゲート電極８４と、ダミートレンチ電極８６と、が設けられている。トレンチゲート電極８４は、ゲート端子Ｇと電気的に接続されたトレンチゲート構造部からなり、ダミートレンチ電極８６は、ゲート端子Ｇに接続されないダミートレンチ構造部からなる。
そして、トレンチゲート電極８４同士に挟まれた部分の表面には、ｐベース領域３２が設けられ、ｐベース領域３２には、それぞれトレンチゲート電極８４に接するようにｎ+ソース領域３８が設けられている。また、基板全面には、層間絶縁膜４０が設けられている。層間絶縁膜４０には、開口部が設けられており、この開口部を介して、ｐベース領域３２およびｎ+ソース領域３８が、エミッタ電極２５に接している。また、トレンチゲート電極８４とダミートレンチ電極８６に挟まれた領域、および、ダミートレンチ電極８６同士に挟まれた領域には、ｐ型フローティング層８２が設けられている。ｐ型フローティング層８２は、層間絶縁膜４０によってエミッタ電極２５と隔てられており、エミッタ電極２５から電気的に浮いた状態（フローティング）となっている。また、主素子２４のトレンチゲート電極８４は、互いに電気的に接続され、さらにゲート端子Ｇと接続される。そして、ダミートレンチ電極８６は、図示はしない領域で、ｐ型フローティング層８２と接続される。これによって、主素子２４の電位が安定する。
つぎに、電流検知素子２１の構造について説明する。電流検知素子２１は、第２のダミートレンチ型ＩＧＢＴ構造１０２を有している。すなわち、電流検知素子２１は、主素子２４の構造とは異なり、ｐ型フローティング層８１が、電流センシング電極（エミッタ電極）２２に接している。従って、ｐ型フローティング層８１がエミッタ電極２２と同電位となり、エミッタ電極２２から電気的に浮いた状態ではなくなる。
また、ダミートレンチ電極８５は、電流検知素子２１のトレンチゲート電極８３と、主素子２４のトレンチゲート電極８４とに電気的に接続される。これによって、ダミートレンチ電極８５がゲート端子Ｇと同電位となる。なお、電流検知素子２１のエミッタ電極２２は、主素子２４のエミッタ電極２５とは、離れて設けられている。なお、図１０に示すように、各トレンチは、主素子２４および電流検知素子２１においてそれぞれ終端していてもよい。
実施の形態１０によれば、主素子２４よりも電流検知素子２１の素子耐圧が高くなるので、ＩＧＢＴのスイッチング動作などにより、大きなサージ電圧が発生した場合にも、電流検知素子２１に負荷や電流が集中しない。このため、主素子２４に過大な電流が流れた場合でも、電流検知素子２１が破壊されることがないので、主素子２４に過大な電流が流れることを電流検知素子２１によって検知することができる。従って、主素子２４が破壊される前に動作を停止させたり、保護回路を働かせることができるので、素子の信頼性が高くなる。
実施の形態１１．
図１２は、本発明の実施の形態１１にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１２に示すように、実施の形態１１では、電流検知素子２１の構造が実施の形態１０と異なり、第３のダミートレンチ型ＩＧＢＴ構造１０３を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５がトレンチゲート電極８３，８４ではなく、図示しない領域でｐ型フローティング層８１と接続されている。これによって、電流検知素子２１の電位が安定する。また、ｐ型フローティング層８１がエミッタ電極に接している。従って、ｐ型フローティング層８１がエミッタ電極２２と同電位となり、エミッタ電極２２から電気的に浮いた状態ではなくなる。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１２．
図１３は、本発明の実施の形態１２にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１３に示すように、実施の形態１２では、電流検知素子２１の構造が実施の形態１０または実施の形態１１と異なり、第４のダミートレンチ型ＩＧＢＴ構造１０４を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５がエミッタ電極２２に電気的に接続されている。従って、ダミートレンチ電極８５がエミッタ電極２２と同電位となり、電流検知素子２１の電位が安定する。また、ｐ型フローティング層８１が層間絶縁膜３７によってエミッタ電極２２と隔てられている。従って、ｐ型フローティング層８１が、エミッタ電極２２から電気的に浮いた状態（フローティング）となっている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１３．
図１４は、本発明の実施の形態１３にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１４に示すように、実施の形態１３では、電流検知素子２１の構造が実施の形態１０〜１２と異なり、第５のダミートレンチ型ＩＧＢＴ構造１０５を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５がエミッタ電極２２に電気的に接続されている。従って、ダミートレンチ電極８５がエミッタ電極２２と同電位となり、電流検知素子２１の電位が安定する。また、ｐ型フローティング層８１がエミッタ電極２２と接している。従って、ｐ型フローティング層８１がエミッタ電極２２と同電位となり、エミッタ電極２２から電気的に浮いた状態ではなくなる。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１４．
図１５は、本発明の実施の形態１４にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１５に示すように、実施の形態１４では、電流検知素子２１の構造が実施の形態１０〜１３と異なり、第６のダミートレンチ型ＩＧＢＴ構造１０６を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５がトレンチゲート電極８３，８４に電気的に接続される。これによって、ダミートレンチ電極８５がゲート端子Ｇと同電位となる。また、ｐ型フローティング層８１が、層間絶縁膜３７によってエミッタ電極２２と隔てられており、エミッタ電極２２から電気的に浮いた状態（フローティング）となっている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１５．
図１６は、本発明の実施の形態１５にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１６に示すように、実施の形態１５では、主素子２４の構造が実施の形態１０と異なり、第７のダミートレンチＩＧＢＴ構造１０７を有している。すなわち、主素子２４は、ダミートレンチ電極８６がｐ型フローティング層８２に接続されている。ここで、ダミートレンチ電極８６は、複数のｐ型フローティング層８２のうち、ｎ+ソース領域３８に近い側のｐ型フローティング層８２に接続されると、より素子耐圧が上昇するため望ましい。また、ｐ型フローティング層８２が層間絶縁膜４０によってエミッタ電極２５と隔てられており、ダミートレンチ電極８６に接続されている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１６．
図１７は、本発明の実施の形態１６にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１７に示すように、実施の形態１６では、電流検知素子２１の構造が実施の形態１５と異なり、第３のダミートレンチ型ＩＧＢＴ構造１０３を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１７．
図１８は、本発明の実施の形態１７にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１８に示すように、実施の形態１７では、電流検知素子２１の構造が実施の形態１５または１６と異なり、第４のダミートレンチ型ＩＧＢＴ構造１０４を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１８．
図１９は、本発明の実施の形態１８にかかる電流検知機能付き半導体装置の構成を示す断面図である。図１９に示すように、実施の形態１８では、電流検知素子２１の構造が実施の形態１５〜１７と異なり、第５のダミートレンチ型ＩＧＢＴ構造１０５を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態１９．
図２０は、本発明の実施の形態１９にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２０に示すように、実施の形態１９では、電流検知素子２１の構造が実施の形態１５〜１８と異なり、第６のダミートレンチ型ＩＧＢＴ構造１０６を有している。
実施の形態２０．
図２１は、本発明の実施の形態２０にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２１に示すように、実施の形態２０では、主素子２４の構造が実施の形態１０と異なり、第４のダミートレンチＩＧＢＴ構造１０４を有している。すなわち、主素子２４は、ダミートレンチ電極８６がエミッタ電極２５に電気的に接続されている。これによって主素子２４の電位が安定する。また、ｐ型フローティング層８２が層間絶縁膜４０によってエミッタ電極２５と隔てられている。従って、ｐ型フローティング層８２が、エミッタ電極２５から電気的に浮いた状態（フローティング）となっている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２１．
図２２は、本発明の実施の形態２１にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２２に示すように、実施の形態２１では、電流検知素子２１の構造が実施の形態２０と異なり、第３のダミートレンチ型ＩＧＢＴ構造１０３を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２２．
図２３は、本発明の実施の形態２２にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２３に示すように、実施の形態２２では、電流検知素子２１の構造が実施の形態２０または２１と異なり、第５のダミートレンチ型ＩＧＢＴ構造１０５を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２３．
図２４は、本発明の実施の形態２３にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２４に示すように、実施の形態２３では、主素子２４の構造が実施の形態１０と異なり、第６のダミートレンチＩＧＢＴ構造１０６を有している。すなわち、主素子２４は、ダミートレンチ電極８６がトレンチゲート電極８３，８４に電気的に接続される。これによって、ダミートレンチ電極８６がゲート端子Ｇと同電位となる。また、ｐ型フローティング層８２が層間絶縁膜４０によってエミッタ電極２５と隔てられている。従って、ｐ型フローティング層８２が、エミッタ電極２５から電気的に浮いた状態（フローティング）となっている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２４．
図２５は、本発明の実施の形態２４にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２５に示すように、実施の形態２４では、電流検知素子２１の構造が実施の形態２３と異なり、第３のダミートレンチ型ＩＧＢＴ構造１０３を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２５．
図２６は、本発明の実施の形態２５にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２６に示すように、実施の形態２５では、電流検知素子２１の構造が実施の形態２４と異なり、第５のダミートレンチ型ＩＧＢＴ構造１０５を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２６．
図２７は、本発明の実施の形態２６にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２７に示すように、実施の形態２６では、主素子２４の構造が実施の形態１０と異なり、トレンチＩＧＢＴ構造１１０を有している。すなわち、主素子２４は、ダミートレンチ電極が設けられておらず、図８に示す電流検知素子２１と同様の構造を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２７．
図２８は、本発明の実施の形態２７にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２８に示すように、実施の形態２７では、電流検知素子２１の構造が実施の形態２６と異なり、第１のダミートレンチ型ＩＧＢＴ構造１０１を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５が、図示はしない領域で、ｐ型フローティング層８１と接続される。これによって、電流検知素子２１の電位が安定する。また、ｐ型フローティング層８１が、層間絶縁膜３７によってエミッタ電極２２と隔てられており、エミッタ電極２２から電気的に浮いた状態（フローティング）となっている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２８．
図２９は、本発明の実施の形態２８にかかる電流検知機能付き半導体装置の構成を示す断面図である。図２９に示すように、実施の形態２８では、電流検知素子２１の構造が実施の形態２６または２７と異なり、第３のダミートレンチ型ＩＧＢＴ構造１０３を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態２９．
図３０は、本発明の実施の形態２９にかかる電流検知機能付き半導体装置の構成を示す断面図である。図３０に示すように、実施の形態２９では、電流検知素子２１の構造が実施の形態２６〜２８と異なり、第４のダミートレンチ型ＩＧＢＴ構造１０４を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態３０．
図３１は、本発明の実施の形態３０にかかる電流検知機能付き半導体装置の構成を示す断面図である。図３１に示すように、実施の形態３０では、電流検知素子２１の構造が実施の形態２６〜２９と異なり、第５のダミートレンチ型ＩＧＢＴ構造１０５を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態３１．
図３２は、本発明の実施の形態３１にかかる電流検知機能付き半導体装置の構成を示す断面図である。図３２に示すように、実施の形態３１では、電流検知素子２１の構造が実施の形態２６〜３０と異なり、第６のダミートレンチ型ＩＧＢＴ構造１０６を有している。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施の形態３２．
図３３は、本発明の実施の形態３２にかかる電流検知機能付き半導体装置の構成を示す断面図である。図３３に示すように、実施の形態３２では、電流検知素子２１の構造が実施の形態２６〜３１と異なり、第７のダミートレンチ型ＩＧＢＴ構造１０７を有している。すなわち、電流検知素子２１は、ダミートレンチ電極８５がｐ型フローティング層８１に接続されている。ここで、ダミートレンチ電極８５は、複数のｐ型フローティング層８１のうち、ｎ+ソース領域３５に近い側のｐ型フローティング層８１に接続されると、より素子耐圧が上昇するため望ましい。また、ｐ型フローティング層８１が層間絶縁膜３７によってエミッタ電極２２と隔てられており、ダミートレンチ電極８５に接続されている。このようにすることで、主素子２４よりも電流検知素子２１の素子耐圧を高くすることができる。
実施例．
図３４は、ＩＧＢＴの素子構造と、素子耐圧と、の関係について示す特性図である。図３４において、縦軸が素子耐圧であり、横軸がＩＧＢＴの素子構造である。ＩＧＢＴの素子構造は、ダミートレンチ電極およびｐ型フローティング層が接続する部分を示している。
図３４に示すように、ダミートレンチ電極が設けられておらず、ｐ型フローティング層が電気的に浮いた状態（フローティング）の場合、すなわち、図２７〜図３２に示す主素子２４のトレンチ型ＩＧＢＴ構造の場合、素子耐圧は、１２４０Ｖとなる。
また、図１１〜図１５に示す主素子２４または図２８に示す電流検知素子２１における第１ダミートレンチ型ＩＧＢＴ構造１０１の場合、および図１６〜図２０に示す主素子２４または図３３に示す電流検知素子２１における第７ダミートレンチ型ＩＧＢＴ構造１０７の場合、素子耐圧は、１２８０Ｖとなる。
さらに、図２１〜図２３に示す主素子２４または図１３、図１８、図３０に示す電流検知素子２１における第４ダミートレンチ型ＩＧＢＴ構造１０４の場合、および図２４〜図２６に示す主素子２４または図１５、図２０、図３２に示す電流検知素子２１における第６ダミートレンチ型ＩＧＢＴ構造１０６の場合、素子耐圧は、１３５０Ｖとなる。
そして、図１１、図１６、図２１、図２４、図２７に示す電流検知素子２１における第２ダミートレンチ型ＩＧＢＴ構造１０２の場合、図１２、図１７、図２２、図２５、図２９に示す電流検知素子２１における第３ダミートレンチ型ＩＧＢＴ構造１０３の場合、および図１４、図１９、図２３、図２６、図３１に示す電流検知素子２１における第５ダミートレンチ型ＩＧＢＴ構造１０５の場合、素子耐圧は、１３７０Ｖとなる。
このように、実施の形態１０〜３２において、電流検知素子２１は、主素子２４よりも素子耐圧が高いことがわかる。これによって、ＩＧＢＴのスイッチング動作などにより、大きなサージ電圧が発生した場合にも、電流検知素子に負荷や電流が集中しない。このため、主素子に過大な電流が流れた場合でも、電流検知素子が破壊されることがないので、主素子に過大な電流が流れることを電流検知素子によって検知することができる。従って、主素子が破壊される前に動作を停止させたり、保護回路を働かせることができるので、素子の信頼性が高くなる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、主素子２４と電流検知素子２１が別々の半導体基板に形成されており、電流検知機能付き半導体装置が２以上のチップで構成されていてもよい。その場合には、主素子２４のドレイン電極（コレクタ電極）と電流検知素子２１のドレイン電極（コレクタ電極）をチップの外で配線によって電気的に接続すればよい。
以上のように、本発明にかかる半導体装置は、パワー半導体装置に有用であり、特に、自動車用のＭＯＳＦＥＴまたはＩＧＢＴに適している。
１０ 抵抗
２１ 電流検知素子
２２ 電流センシング電極（エミッタ電極）
２３，２６ ゲート電極
２４ 主素子
２５ ソース電極（エミッタ電極）
２７ ｎドリフト層
２８ ドレイン電極
３１，３２ ｐボディ領域
３３，３４ トレンチ
３５，３８ ｎ+ソース領域
３６，３９ ゲート絶縁膜
３７，４０ 層間絶縁膜
４１ ｎ+高濃度領域
４２ ｐコレクタ層
８１，８２ ｐ型フローティング層
８３，８４ トレンチゲート電極
８５，８６ ダミートレンチ電極

Claims (5)

  1. 主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、
    前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、
    前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、
    前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、
    前記第２の電極と前記第４の電極が短絡されており、
    前記第１のトレンチは、前記第２のトレンチよりも深く、
    前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする半導体装置。
  2. 主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、
    前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、
    前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、
    前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、
    前記第２の電極と前記第４の電極が短絡されており、
    前記第１の第２導電型半導体領域の拡散深さは、前記第２の第２導電型半導体領域の拡散深さよりも浅く、
    前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする半導体装置。
  3. 主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、
    前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、
    前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、
    前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、
    前記第２の電極と前記第４の電極が短絡されており、
    前記第１の第１導電型半導体層の、前記第１の第２導電型半導体領域との界面近傍領域における第１導電型不純物の濃度が、前記第２の第１導電型半導体層の、前記第２の第２導電型半導体領域との界面近傍領域における第１導電型不純物の濃度よりも高く、
    前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする半導体装置。
  4. 主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、
    前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、
    前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、
    前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、
    前記第２の電極と前記第４の電極が短絡されており、
    前記第１のトレンチの幅は、前記第２のトレンチの幅よりも狭く、
    前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする半導体装置。
  5. 主絶縁ゲート型半導体素子、該主絶縁ゲート型半導体素子よりもサイズの小さい電流検知用絶縁ゲート型半導体素子、および前記主絶縁ゲート型半導体素子と前記電流検知用絶縁ゲート型半導体素子の間に接続された抵抗を有し、該抵抗の両端の電位差によって前記主絶縁ゲート型半導体素子に流れる電流を検知する半導体装置において、
    前記主絶縁ゲート型半導体素子は、第１の第１導電型半導体層の第１主面の表面層に設けられた第１の第２導電型半導体領域、該第１の第２導電型半導体領域の表面層に選択的に設けられた第１の第１導電型高濃度半導体領域、該第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域を貫通して前記第１の第１導電型半導体層に達する第１のトレンチの中に第１のゲート絶縁膜を介して設けられた第１のゲート電極、前記第１の第１導電型高濃度半導体領域と前記第１の第２導電型半導体領域に接する第１の電極、および前記第１の第１導電型半導体層の第２主面側に設けられた第２の電極、を有し、
    前記電流検知用絶縁ゲート型半導体素子は、第２の第１導電型半導体層の第１主面の表面層に設けられた第２の第２導電型半導体領域、該第２の第２導電型半導体領域の表面層に選択的に設けられた第２の第１導電型高濃度半導体領域、該第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域を貫通して前記第２の第１導電型半導体層に達する第２のトレンチの中に第２のゲート絶縁膜を介して設けられた第２のゲート電極、前記第２の第１導電型高濃度半導体領域と前記第２の第２導電型半導体領域に接する第３の電極、および前記第２の第１導電型半導体層の第２主面側に設けられた第４の電極、を有し、
    前記第１の電極と前記第３の電極の間に前記抵抗が接続されており、
    前記第２の電極と前記第４の電極が短絡されており、
    前記第１の第２導電型半導体領域の、前記第１のトレンチによって分けられる複数の領域のうち、一部は前記第１の電極から電気的に浮いており、前記第２の第２導電型半導体領域が前記第３の電極に短絡する比率は、前記第１の第２導電型半導体領域が前記第１の電極に短絡する比率よりも高く、
    前記電流検知用絶縁ゲート型半導体素子の前記第２のゲート絶縁膜の絶縁耐圧は、逆バイアス時に前記電流検知用絶縁ゲート型半導体素子に流れ得る最大電流と前記抵抗の積よりも大きいことを特徴とする半導体装置。
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