JPWO2012157025A1 - 半導体装置 - Google Patents

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Abstract

発熱による耐圧低下を防止することができ、半導体装置のさらなるコンパクト化を可能にする半導体装置を提供する。横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第２導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第１導電型ドリフト領域内に延伸されていることを特徴とする。

Description

本発明は半導体装置に関し、より詳しくは、発熱による耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする半導体装置に関する。
従来、半導体基板と、埋込み酸化膜と、活性層を積層したＳＯＩ（Silicon On Insulator）基板の活性層の表面に、一対の主電極が形成されている横型の半導体装置が知られている。ＳＯＩ基板を利用した横型の半導体装置は、サージ電圧に起因する誤作動が発生しにくいという特徴を有しており、有望な半導体装置として期待されている。
上記のような半導体装置の一例が、特許文献１に開示されている。図２５は、特許文献１に記載の横型のｎ型チャネルのＬＤＭＯＳ（Laterally Diffused MOS）１０００の要部断面を模式的に示す図である。図２６は、図２５に示されるＬＤＭＯＳのＡ−Ａ線断面図である。なお、図２５においては、図２６に示される電極およびフィールド酸化膜の図示を省略している。
ＬＤＭＯＳ１０００は、ｐ型の不純物を高濃度に含む単結晶シリコンの半導体基板２００と、その半導体基板２００上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３００と、その埋込み酸化膜３００上に形成されている単結晶シリコンの活性層１４０を備えている。
活性層１４０は、ｎ型ウェル半導体領域５０、ｐ型ウェル半導体領域６０、表面部半導体層７０、裏面部半導体層８０、中間部半導体層９０及びソース半導体領域１０１を有している。
ｎ型ウェル半導体領域５０は、ｎ型ドレイン半導体領域１０２を取り囲む半導体領域である。ｐ型ウェル半導体領域６０は、ｎ型ソース半導体領域１０１を取り囲む半導体領域である。
表面部半導体層７０は、活性層１４０の表面部の一部に形成されており、ｎ型ウェル半導体領域５０とｐ型ウェル半導体領域６０の間に位置している。平面視（図２５参照）においてｐ型ウェル半導体領域６０と表面部半導体層７０は全体に亘って離間している。表面部半導体層７０は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７０は、コンタクト半導体領域７０ａを介してソース端子Ｓに電気的に接続されている。
裏面部半導体層８０は、活性層１４０の裏面部の一部に形成されており、ｎ型ウェル半導体領域５０とｐ型ウェル半導体領域６０の間に位置しているとともに中間部半導体層９０によって表面部半導体層７０から隔てられている。裏面部半導体層８０は、ｎ型ウェル半導体領域５０に接しており、ｐ型ウェル半導体領域６０から離間している。裏面部半導体層８０は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８０の不純物濃度は、埋込み酸化膜３００との接合面から表面側に向けて薄くなっている。
ＬＤＭＯＳ１０００は、表面部半導体層７０、中間部半導体層９０及び裏面部半導体層８０を備えていることによって、活性層１４０と埋込み酸化膜３００の接合界面の臨界電圧を大きくし、埋込み酸化膜３００の単位厚さ当たりで負担できる電圧を向上させることができる。表面部半導体層７０、中間部半導体層９０及び裏面部半導体層８０により、いわゆるリサーフ（RESURF: Reduced Surface Field）構造が形成されている。
しかしながら、上記特許文献１に記載の半導体装置には、以下の課題が存在した。すなわち、平面視においてｐ型ウェル半導体領域６０と表面部半導体層７０が全体に亘って離間しているので、平面視においてｐ型ウェル半導体領域６０とｎ型ウェル半導体領域５０の間全体で電流が流れる。このため、ｎ型ドレイン半導体領域１０２において、単位面積当たりの電流量が大きくなり（電流集中が生じ）、ｎ型ドレイン半導体領域１０２が高温にまで発熱する。その結果、ＬＤＭＯＳ１０００のオン耐圧が低下するという問題があった。特に、ＬＤＭＯＳ１０００をレベルシフト用の素子として設計する場合には、ドレイン側は高電位となるため、ドレイン側には多くの飽和電流が流れる。飽和電流が多いと、ドレイン領域に電流が集中し、発熱によってオン耐圧が低下しやすいと問題があった。
また、表面部半導体層７０とソース半導体領域１０１を同電位にするために、表面部半導体層７０にコンタクト半導体領域７０ａを形成する必要があった。このため、コンタクト半導体領域７０ａを形成する分、ＬＤＭＯＳ１０００の幅が大きくなり、ＬＤＭＯＳ１０００のサイズを縮小することが難しいという問題があった。
特開２００７−１７３４２２号公報
本発明は、このような実情に鑑みてなされたもので、発熱によるオン耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置の提供を目的とする。
上記の課題を解決するため、本願発明は以下の構成を採用した。
本発明の第１の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第２導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。
本発明の第１の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型ソース領域から、第２導電型ウェル領域の延伸されている部分を経由してはキャリアが第１導電型ドレイン領域へ流れず（図１０，１２参照）、第２導電型ウェル領域の延伸されていない部分を経由してはキャリアが第１導電型ドレイン領域へ流れる（図１０，１１参照）。よって、第１導電型ソース領域と第１導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第１導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第１導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第１導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。
本発明の第２の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第２導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。
本発明の第２の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型エミッタ領域から、第２導電型ウェル領域の延伸されている部分を経由してはキャリアが第２導電型コレクタ領域へ流れず（図１３，１５参照）、第２導電型ウェル領域の延伸されていない部分を経由してはキャリアが第２導電型コレクタ領域へ流れる（図１３，１４参照）。よって、第１導電型エミッタ領域と第２導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第２導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。
本発明の第３の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が積層され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第３の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型ソース領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されている部分を経由してはキャリアが第１導電型ドレイン領域へ流れず（図１，３参照）、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第１導電型ドレイン領域へ流れる（図１，２参照）。よって、第１導電型ソース領域と第１導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第１導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第１導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第１導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第１導電型ソース領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第４の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が形成され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第４の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型エミッタ領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されている部分を経由してはキャリアが第２導電型コレクタ領域へ流れず（図７，９参照）、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第２導電型コレクタ領域へ流れる（図７，８参照）。よって、第１導電型エミッタ領域と第２導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第２導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第１導電型エミッタ領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第５の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第２導電型ソース領域を取り囲む第１導電型ウェル領域と、第２導電型ドレイン領域を取り囲む第２導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第１導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が形成され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第５の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第２導電型ソース領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第２導電型ドレイン領域へ流れず（図１９，２０参照）、表面部第２導電型層と第１導電型ウェル領域とが接続されている部分を経由してはキャリアが第２導電型ドレイン領域へ流れる（図１９，２１参照）。よって、第２導電型ソース領域と第２導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第２導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第２導電型ドレイン領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第６の局面は、本発明の第３乃至第５いずれかの局面において、
上記表面部第２導電型層の一部が、上記ゲート絶縁膜に沿って上記第２導電型ウェル領域に向けて延伸されていることを特徴とする。
本発明の第６の局面によれば、半導体装置の耐圧をより一層向上させることができる。
より詳細には、表面部第２導電型層の一部が、ゲート絶縁膜に沿って第２導電型ウェル領域に向けて延伸されているので（図１，３参照）、第２導電型ウェル領域の一部が、ゲート絶縁膜に沿って表面部第２導電型層に向けて延伸されている場合（図４，６参照）に比べて、表面部第２導電型層と第２導電型ウェル領域の境界位置がドレイン領域またはコレクタ領域から遠くなる。よって、空乏層の長さを大きくして、半導体装置の耐圧をより一層向上させることができる。
本発明によれば、発熱による耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置を提供することができる。
図１は、本発明の第１実施形態に係る半導体装置の要部を示す平面図である。 図２は、図１に示される半導体装置のＡ−Ａ線断面図である。 図３は、図１に示される半導体装置のＢ−Ｂ線断面図である。 図４は、本発明の第２実施形態に係る半導体装置の要部を示す平面図である。 図５は、図４に示される半導体装置のＡ−Ａ線断面図である。 図６は、図４に示される半導体装置のＢ−Ｂ線断面図である。 図７は、本発明の第３実施形態に係る半導体装置の要部を示す平面図である。 図８は、図７に示される半導体装置のＡ−Ａ線断面図である。 図９は、図７に示される半導体装置のＢ−Ｂ線断面図である。 図１０は、本発明の第４実施形態に係る半導体装置の要部を示す平面図である。 図１１は、図１０に示される半導体装置のＡ−Ａ線断面図である。 図１２は、図１０に示される半導体装置のＢ−Ｂ線断面図である。 図１３は、本発明の第５実施形態に係る半導体装置の要部を示す平面図である。 図１４は、図１３に示される半導体装置のＡ−Ａ線断面図である。 図１５は、図１３に示される半導体装置のＢ−Ｂ線断面図である。 図１６は、本発明の第６実施形態に係る半導体装置の要部を示す平面図である。 図１７は、図１６に示される半導体装置のＡ−Ａ線断面図である。 図１８は、図１６に示される半導体装置のＢ−Ｂ線断面図である。 図１９は、本発明の第７実施形態に係る半導体装置の要部を示す平面図である。 図２０は、図１９に示される半導体装置のＡ−Ａ線断面図である。 図２１は、図１９に示される半導体装置のＢ−Ｂ線断面図である。 図２２は、本発明の第８実施形態に係る半導体装置の要部を示す平面図である。 図２３は、図２２に示される半導体装置のＡ−Ａ線断面図である。 図２４は、図２２に示される半導体装置のＢ−Ｂ線断面図である。 図２５は、従来の半導体装置の要部を示す平面図である。 図２６は、図２５に示される半導体装置のＡ−Ａ線断面図である。
（第１実施形態）
本発明の第１実施形態について、図面を参照しつつ説明する。
図１は、本発明の第１実施形態に係る半導体装置の要部を示す平面図である。図２は、図１に示される半導体装置のＡ−Ａ線断面図である。図３は、図１に示される半導体装置のＢ−Ｂ線断面図である。なお、図１においては、各電極およびフィールド酸化膜の図示を省略している。
第１実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
図１〜３に示される半導体装置１は、横型のｎ型チャネルのＬＤＭＯＳ（Laterally Diffused MOS）である。
まず、半導体装置１の概要について説明する。
半導体装置１は、第２導電型（ｐ型）の不純物を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３と、その埋込み酸化膜３上に形成されている単結晶シリコンの活性層４とを備えている。
活性層４は、第１導電型（ｎ型）ソース半導体領域１０を取り囲む第２導電型（ｐ型）ウェル半導体領域６と、第１導電型（ｎ型）ドレイン半導体領域１１を取り囲む第１導電型（ｎ型）ウェル半導体領域５が、第１導電型（ｎ型）ドリフト領域９を両側から挟むように配置されて構成されている。
活性層４表面の一部領域には、第２導電型ウェル半導体領域６の表面および第１導電型ドリフト領域９の表面に接するゲート絶縁膜１４を介してゲート電極１５が形成されている。活性層４の表面部には、ゲート絶縁膜１４と接する第２導電型（ｐ型）の表面部半導体層７が形成されている。表面部半導体層７は、特許請求の範囲における「表面部第２導電型層」に相当する。
表面部半導体層７の一部と第２導電型（ｐ型）ウェル半導体領域６の一部とが相互に接続されている。
以下、半導体装置１について、より詳しく説明する。
半導体基板２は、上記のようにｐ型の不純物を高濃度に含むものであってもよいし、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２は、実質的に導電体と評価することができる。半導体基板２は、反り等のウエハの機械的強度を保つために抵抗率は１〜１００ｍΩ・ｃｍ程度の低抵抗とすることが好ましい。埋込み酸化膜３の厚さは、例えば、３〜５μｍに構成されている。
活性層４は、ｎ型ウェル半導体領域５、ｐ型ウェル半導体領域６、表面部半導体層７、裏面部半導体層８、ドリフト領域９及びソース半導体領域１０を有している。活性層４の厚みは、例えば、２．０〜２．５μｍ程度とされている。２．０μｍ以上とすれば、ＥＳＤ耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる（特開２００７−１７３４２２号公報参照）。
ｎ型ウェル半導体領域５は、活性層４の一部に形成されており、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域５の不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｎ型ウェル半導体領域５は、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むドレイン半導体領域１１を備えている。ドレイン半導体領域１１は、ｎ型ウェル半導体領域５の一部と評価することができる。ドレイン半導体領域１１の不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ｎ型ウェル半導体領域５は、ドレイン半導体領域１１、ドレイン電極（図示せず）を介してドレイン端子Ｄに電気的に接続されている。ｎ型ウェル半導体領域５は、活性層４の表面から裏面にまで達している。半導体装置１は、ｎ型ウェル半導体領域５の一部と裏面部半導体層８の一部が重複する重複領域を備えている。
ｐ型ウェル半導体領域６は、活性層４の一部に形成されており、ドリフト領域９によってｎ型ウェル半導体領域５から隔てられている。ｐ型ウェル半導体領域６は、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域６の不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｐ型ウェル半導体領域６は、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むウェル用コンタクト半導体領域１３を備えている。ウェル用コンタクト半導体領域１３の不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ウェル用コンタクト半導体領域１３は、ｐ型ウェル半導体領域６の一部と評価することができる。ｐ型ウェル半導体領域６は、ウェル用コンタクト半導体領域１３を介してソース電極Ｓに電気的に接続されている。ｐ型ウェル半導体領域６は、活性層４の表面から裏面にまで達している。ｐ型ウェル半導体領域６は、埋込み酸化膜３に接している。
ソース半導体領域１０は、ｐ型ウェル半導体領域６の表面部に形成されており、ｐ型ウェル半導体領域６によってドリフト領域９から隔てられている。ソース半導体領域１０は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。ソース半導体領域１０は、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。
表面部半導体層７は、活性層４の表面部の一部に形成されており、ｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に位置している。表面部半導体層７は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７の不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
裏面部半導体層８は、活性層４の裏面部の一部に形成されており、ｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に位置しているとともにドリフト領域９によって表面部半導体層７から隔てられている。裏面部半導体層８は、ｎ型ウェル半導体領域５に接しており、ｐ型ウェル半導体領域６から離間している。裏面部半導体層８は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８の不純物濃度は、埋込み酸化膜３との接合面から表面側に向けて薄くなっている。裏面部半導体層８の厚みは、概ね０．５μｍ以下に調整されている。裏面部半導体層８は、７つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、ｎ型ウェル半導体領域５からｐ型ウェル半導体領域６に向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層７と裏面部半導体層８の間に位置するドリフト領域９の不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、ｐ型ウェル半導体領域６側からｎ型ウェル半導体領域５側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
ドリフト領域９は、キャリアが流れる領域である。ドリフト領域９は、活性層４において表面部半導体層７と裏面部半導体層８の間に位置する中間領域９１と、中間領域９１と一体とされ、表面部半導体層７よりもｐ型ウェル半導体領域６側に位置する一方側領域９２と、中間領域９１と一体とされ、表面部半導体層７よりもｎ型ウェル半導体領域５側に位置する他方側領域９３とを有している。一方側領域９２はｐ型ウェル半導体領域６に接しており、他方側領域９３はｎ型ウェル半導体領域５に接している。ドリフト領域９は、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。ドリフト領域９の不純物濃度は、表面部半導体層７と裏面部半導体層８の間において、裏面部半導体層８の不純物濃度よりも薄く形成されている。また、ドリフト領域９の不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域９の不純物濃度のピークは、埋込み酸化膜３との接合界面の近傍に位置している。ドリフト領域９の不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。したがって、ドリフト領域９の電荷量と表面部半導体層７の電荷量は、略一致している。
半導体装置１は、ゲート絶縁膜１４及びゲート電極１５を備えている。ゲート電極１５は、ソース半導体領域１０とドリフト領域９を隔てているｐ型ウェル半導体領域６にゲート絶縁膜１４を介して対向している。ゲート電極１５は、ゲート端子Ｓに電気的に接続されている。半導体装置１はさらに、フィールド酸化膜１６を備えている。フィールド酸化膜１６は、活性層４の表面のうちｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に形成されている。フィールド酸化膜１６は、ゲート絶縁膜１４より大きな厚みで形成されている。フィールド酸化膜１６におけるｎ型ウェル半導体領域５側の表面の一部には、プレーナー電極１８が形成されている。プレーナー電極１８は、ドレイン電極Ｄに電気的に接続されている。
上記したように、表面部半導体層７の一部とｐ型ウェル半導体領域６の一部とが、ｐ型半導体により接続されている。図１〜３に示す例においては、平面視で（図１参照）、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域６に向けて延伸されている。より具体的には、図１に示されるように、平面視で、表面部半導体層７のｐ型ウェル半導体領域６側が凹凸を繰り返すような形に形成されている。図１，３に示されるように、凸部（延伸部）７１の先端は、ｐ型ウェル半導体領域６に接している。図１，２に示されるように、凹部７２は、ｐ型ウェル半導体領域６から離間している。
このような凹凸部を有する構成においては、半導体装置１をオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部７１を経由してはキャリアが流れないが（図１，３参照）、凹部７２を経由してはキャリアが流れる（図１，２参照）。図１における太線矢印および図２における破線矢印は、キャリアの流れを示している。図３における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。凹部７２はｐ型ウェル半導体領域６に接触していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図１，３に示されるように、凸部７１はｐ型ウェル半導体領域６に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１の奥行き方向（図１におけるＹ方向）に交互に形成することにより、半導体装置１の単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１のオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１をコンパクト化することができる。より詳細には、凸部７１でｐ型ウェル半導体領域６と表面部半導体層７が接触するので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
なお、上記した凹凸構造を採用することにより、半導体装置１の奥行き方向の長さが大きくなるが、半導体装置１をリング状等に構成することで、半導体装置１の奥行き方向の長さの増大が半導体装置１の大きさに与える影響は少なくなる（ほとんど影響しない）。
（第２実施形態）
本発明の第２実施形態について、図面を参照しつつ説明する。
図４は、本発明の第２実施形態に係る半導体装置の要部を示す平面図である。図５は、図４に示される半導体装置のＡ−Ａ線断面図である。図５は、図１に示される半導体装置のＢ−Ｂ線断面図である。なお、図４においては、各電極およびフィールド酸化膜の図示を省略している。第２実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第２の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態では、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル領域６に向けて延伸されていた。これに対し、第２実施形態に係る半導体装置１Ａでは、ｐ型ウェル領域６の一部が、ゲート絶縁膜１４に沿って表面部半導体層７に向けて延伸されている。
より具体的には、図４に示されるように、平面視で、ｐ型ウェル半導体領域６の表面部半導体層７側が凹凸を繰り返すような形に形成されている。図４，６に示されるように、凸部（延伸部）６１の先端は、表面部半導体層７に接続されている。図４，５に示されるように、凹部６２は、表面部半導体層７から離間している。図４における太線矢印および図５における破線矢印は、キャリアの流れを示している。図６における×印は、キャリアが流れないことを示している。
このような凹凸部を有する構成においては、半導体装置１Ａをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部６１を経由してはキャリアが流れないが（図４，６参照）、凹部６２を経由してはキャリアが流れる（図４，５参照）。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図４，５に示されるように、凹部６２は表面部半導体層７に接触していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図４，６に示されるように、凸部６１は表面部半導体層７に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ａの奥行き方向（図４におけるＹ方向）に交互に形成することにより、半導体装置１Ａの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１Ａのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１をコンパクト化することができる。より詳細には、凸部６１でｐ型ウェル半導体領域６と表面部半導体層７が接しているので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
（第３実施形態）
本発明の第３実施形態について、図面を参照しつつ説明する。
図７は、本発明の第３実施形態に係る半導体装置の要部を示す平面図である。図８は、図７に示される半導体装置のＡ−Ａ線断面図である。図９は、図７に示される半導体装置のＢ−Ｂ線断面図である。なお、図７においては、各電極およびフィールド酸化膜の図示を省略している。第３実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第３の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態は、横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第３実施形態は、横型のｎ型チャネルのＬＩＧＢＴ(lateral insulated gate bipolar transistor)に関する実施形態である。
第３実施形態に係る半導体装置１Ｂにおいては、第１実施形態においてｎ型の不純物を高濃度に含むドレイン半導体領域１１として形成されていた領域が、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ半導体領域１１０に置き換えられる。コレクタ半導体領域１１０は、コレクタ電極（図示せず）を介してコレクタ端子Ｃに電気的に接続される。また、第１の実施形態においてソース半導体領域１０として機能していた領域はエミッタ半導体領域１００として機能する。エミッタ半導体領域１００は、エミッタ電極（図示せず）を介してエミッタ端子Ｅに電気的に接続される。
第３実施形態においても、第１実施形態と同様の凹凸構造が採用される。すなわち、表面部半導体層７の一部とｐ型ウェル半導体領域６の一部とが、ｐ型半導体により接続されている。図７〜９に示す例においては、平面視で（図７参照）、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域６に向けて延伸されている。より具体的には、図７に示されるように、平面視で、表面部半導体層７のｐ型ウェル半導体領域６側端部が凹凸を繰り返すような形に形成されている。図７，９に示されるように、凸部（延伸部）７１の先端は、ｐ型ウェル半導体領域６に接している。図７，８に示されるように、凹部７２は、ｐ型ウェル半導体領域６から離間している。
このような凹凸部を有する構成においては、半導体装置１Ｂをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、エミッタ半導体領域１００とコレクタ半導体領域１１０の間で凸部７１を経由してはキャリアが流れないが（図７，９参照）、凹部７２を経由してはキャリアが流れる（図７，８参照）。図７における太線矢印および図８における破線矢印は、キャリアの流れを示している。図９における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図７，８に示されるように、凹部７２はｐ型ウェル半導体領域６に接していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てエミッタ半導体領域１００とコレクタ半導体領域１１０の間に電流が流れる。つまり、エミッタ半導体領域１００に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびコレクタ半導体領域１１０を通る。
一方、図７，９に示されるように、凸部７１はｐ型ウェル半導体領域６に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、エミッタ半導体領域１００とコレクタ半導体領域１１０の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｂの奥行き方向（図７におけるＹ方向）に交互に形成することにより、半導体装置１Ｂの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、コレクタ半導体領域１１０において電流集中が生じるのを防止することができ、半導体装置１Ｂのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｂをコンパクト化することができる。より詳細には、凸部７１でｐ型ウェル半導体領域６と表面部半導体層７が接しているので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
なお、上記した凹凸構造を採用することにより、半導体装置１Ｂの奥行き方向の長さが大きくなるが、半導体装置１Ｂをリング状等に構成することで、半導体装置１Ｂの奥行き方向の長さの増大が半導体装置１Ｂの大きさに与える影響は少なくなる（ほとんど影響しない）。
（第４実施形態）
本発明の第４実施形態について、図面を参照しつつ説明する。
図１０は、本発明の第４実施形態に係る半導体装置の要部を示す平面図である。図１１は、図１０に示される半導体装置のＡ−Ａ線断面図である。図１２は、図１０に示される半導体装置のＢ−Ｂ線断面図である。なお、図１０においては、各電極およびフィールド酸化膜の図示を省略している。第４実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第４の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第４実施形態に係る半導体装置１Ｃにおいては、第１実施形態における表面部半導体層７および裏面部半導体層８が存在しない。そこで、第３実施形態においては、以下の構成を採用している。
なお、第４実施形態では、表面部半導体層７および裏面部半導体層８が存在しないので、ドリフト領域９は第１実施形態のように中間領域、一方側領域、他方側領域に分かれていない。ドリフト領域９はその一方端がｐウェル半導体領域６に接し、他方端がｎ型ウェル半導体領域５に接している。
ｐ型ウェル半導体領域６の一部は、ゲート絶縁膜１４に沿ってｎ型のドリフト領域９内に延伸されている。具体的には、ｐ型ウェル半導体領域６の一部が、ゲート絶縁膜１４の長さよりもキャリア移動方向に長く（換言すれば、少なくともゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下を越える位置まで）ドリフト領域９内に延伸されている。
より具体的には、図１０に示されるように、平面視で、ｐ型ウェル半導体領域６のｎ型ウェル半導体領域５側が凹凸を繰り返すような形に形成されている。図１０，１２に示される例では、凸部（延伸部）６１の先端は、ｎ型ウェル半導体領域５に接している。図１０，１１に示されるように、凹部６２は、ｎ型ウェル半導体領域５から離間しており、ゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下まで達していない。
このような凹凸部を有する構成においては、半導体装置１Ｃをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部６１を経由してはキャリアが流れないが（図１０，１２参照）、凹部６２を経由してはキャリアが流れる（図１０，１１参照）。図１０における太線矢印および図１１における破線矢印は、キャリアの流れを示している。図１２における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図１０，１１に示されるように、凹部６２はゲート絶縁膜１４の長さよりもキャリア移動方向に短い（換言すれば、ゲート絶縁膜１４を越える位置まで達していない）ので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図１０，１２に示されるように、凸部６１はゲート絶縁膜１４の長さよりもキャリア移動方向に長く（換言すれば、ゲート絶縁膜１４を越える位置まで（図１２においてはｎ型ウェル半導体領域５に達する位置まで））延伸されているので、凸部６１内においてゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下付近で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｃの奥行き方向（図１０におけるＹ方向）に交互に形成することにより、半導体装置１Ｃの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１Ｃのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態では表面部半導体層が存在しないのでコンタクト半導体領域が不要となり、半導体装置１Ｃをコンパクト化することができる。
なお、上記した第４の実施形態は、ｎ型とｐ型を逆転させた構成としてもよい。
（第５実施形態）
本発明の第５実施形態について、図面を参照しつつ説明する。
図１３は、本発明の第５実施形態に係る半導体装置の要部を示す平面図である。図１４は、図１３に示される半導体装置のＡ−Ａ線断面図である。図１５は、図１３に示される半導体装置のＢ−Ｂ線断面図である。なお、図１３においては、各電極およびフィールド酸化膜の図示を省略している。第５実施形態において、第４実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第５の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第４実施形態は、横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第５実施形態は、横型のｎ型チャネルのＬＩＧＢＴ(lateral insulated gate bipolar transistor)に関する実施形態である。
第５実施形態に係る半導体装置１Ｄにおいては、第４実施形態においてｎ型の不純物を高濃度に含むドレイン半導体領域１１として形成されていた領域が、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ半導体領域１１０に置き換えられる。コレクタ半導体領域１１０は、コレクタ電極（図示せず）を介してコレクタ端子Ｃに電気的に接続される。また、第５実施形態では、第４の実施形態においてソース半導体領域１０として機能していた領域はエミッタ半導体領域１００として機能する。エミッタ半導体領域１００は、エミッタ電極（図示せず）を介してエミッタ端子Ｅに電気的に接続される。
第５実施形態においても、第４実施形態と同様の凹凸構造が採用される。
より具体的には、図１３に示されるように、平面視で、ｐ型ウェル半導体領域６のｎ型ウェル半導体領域５側が凹凸を繰り返すような形に形成されている。図１３，１５に示される例では、凸部（延伸部）６１の先端は、ｎ型ウェル半導体領域５に接続されている。図１３，１４に示されるように、凹部６２は、ｎ型ウェル半導体領域５から離間しており、ゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下まで達していない。
よって、第４実施形態と同様、電流が流れる部分と流れない部分を半導体装置１Ｄの奥行き方向（図１３におけるＹ方向）に交互に形成される。これにより、半導体装置１Ｄの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１Ｄのオン耐圧の低下を防止することができる。
また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｄをコンパクト化することができる。
（第６実施形態）
本発明の第６実施形態について、図面を参照しつつ説明する。
図１６は、本発明の第６実施形態に係る半導体装置の要部を示す平面図である。図１７は、図１６に示される半導体装置のＡ−Ａ線断面図である。図１８は、図１６に示される半導体装置のＢ−Ｂ線断面図である。なお、図１６においては、各電極およびフィールド酸化膜の図示を省略している。第６実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第６の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第６実施形態に係る半導体装置１Ｅでは、表面部半導体層７と裏面部半導体層８の間に、ボトム半導体層１７を形成している点が、第１実施形態と異なっている。
詳細には、図１７，１８に示されるように、半導体活性層４には、第１実施形態におけるドリフト領域９の中間領域９１に代えて、ボトム半導体層１７が形成されている。ボトム半導体層１７のｎ型ウェル半導体領域５側は、ｎ型ウェル半導体領域５に接している。ボトム半導体層１７は、ｎ型の不純物（典型的にはリン）を含んでいる。その不純物の濃度は、第１実施形態におけるドリフト領域９の中間領域９１の不純物濃度よりも高くなっている。この構成によれば、半導体装置１Ｅのオン抵抗を低減することができる。
（第７実施形態）
本発明の第７実施形態について、図面を参照しつつ説明する。
図１９は、本発明の第７実施形態に係る半導体装置の要部を示す平面図である。図２０は、図１９に示される半導体装置のＡ−Ａ線断面図である。図２１は、図１９に示される半導体装置のＢ−Ｂ線断面図である。なお、図１９においては、各電極およびフィールド酸化膜の図示を省略している。第７実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第７の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態は横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第７実施形態はｐ型チャネルのＬＤＭＯＳに関する実施形態である。
まず、第７実施形態に係る半導体装置１Ｆの概要について説明する。
半導体装置１Ｆは、第２導電型（ｐ型）の不純物を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３と、その埋込み酸化膜３上に形成されている単結晶シリコンの活性層４Ａとを備えている。
活性層４は、第２導電型（ｐ型）ソース半導体領域１０Ａを取り囲む第１導電型（ｎ型）ウェル半導体領域６Ａと、第２導電型（ｐ型）ドレイン半導体領域１１Ａを取り囲む第２導電型（ｐ型）ウェル半導体領域５Ａが、第１導電型（ｎ型）ドリフト領域９Ａを両側から挟むように配置されて構成されている。
活性層４Ａ表面の一部領域には、第１導電型ウェル半導体領域６Ａの表面および第１導電型ドリフト領域９Ａの表面に接するゲート絶縁膜１４を介してゲート電極１５が形成されている。活性層４Ａの表面部には、ゲート絶縁膜１４と接する第２導電型（ｐ型）の表面部半導体層７Ａが形成されている。表面部半導体層７Ａは、特許請求の範囲における「表面部第２導電型層」に相当する。
表面部半導体層７の一部と第２導電型（ｐ型）ウェル半導体領域５Ａの一部とが相互に接続されている。
以下、半導体装置１Ｆについて、より詳しく説明する。
半導体基板２は、上記のようにｐ型の不純物を高濃度に含むものであってもよいし、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２は、実質的に導電体と評価することができる。半導体基板２は、反り等のウエハの機械的強度を保つために抵抗率は１〜１００ｍΩ・ｃｍ程度の低抵抗とすることが好ましい。埋込み酸化膜３の厚さは、例えば、３〜５μｍに構成されている。
活性層４Ａは、ｐ型ウェル半導体領域５Ａ、ｎ型ウェル半導体領域６Ａ、表面部半導体層７Ａ、裏面部半導体層８Ａ、ドリフト領域９Ａ及びソース半導体領域１０Ａを有している。活性層４Ａの厚みは、例えば、２．０〜２．５μｍ程度とされている。２．０μｍ以上とすれば、ＥＳＤ耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる（特開２００７−１７３４２２号公報参照）。
ｐ型ウェル半導体領域５Ａは、活性層４Ａの一部に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域５Ａの不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｐ型ウェル半導体領域５Ａは、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むドレイン半導体領域１１Ａを備えている。ドレイン半導体領域１１Ａは、ｐ型ウェル半導体領域５Ａの一部と評価することができる。ドレイン半導体領域１１Ａの不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ｐ型ウェル半導体領域５Ａは、ドレイン半導体領域１１Ａ、ドレイン電極（図示せず）を介してドレイン端子Ｄに電気的に接続されている。ｐ型ウェル半導体領域５Ａは、活性層４Ａの表面から裏面にまで達している。半導体装置１Ｆは、ｐ型ウェル半導体領域５Ａの一部と裏面部半導体層８Ａの一部が重複する重複領域を備えている。
ｎ型ウェル半導体領域６Ａは、活性層４Ａの一部に形成されており、ドリフト領域９Ａによってｐ型ウェル半導体領域５Ａから隔てられている。ｎ型ウェル半導体領域６Ａは、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域６Ａの不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｎ型ウェル半導体領域６Ａは、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むウェル用コンタクト半導体領域１３Ａを備えている。ウェル用コンタクト半導体領域１３Ａの不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ウェル用コンタクト半導体領域１３Ａは、ｎ型ウェル半導体領域６Ａの一部と評価することができる。ｎ型ウェル半導体領域６Ａは、ウェル用コンタクト半導体領域１３Ａ、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。ｎ型ウェル半導体領域６Ａは、活性層４Ａの表面から裏面にまで達している。ｎ型ウェル半導体領域６Ａは、埋込み酸化膜３に接している。
ソース半導体領域１０Ａは、ｎ型ウェル半導体領域６Ａの表面部に形成されており、ｎ型ウェル半導体領域６によってドリフト領域９Ａから隔てられている。ソース半導体領域１０Ａは、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ソース半導体領域１０Ａは、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。
表面部半導体層７Ａは、活性層４Ａの表面部の一部に形成されており、ｐ型ウェル半導体領域５Ａとｎ型ウェル半導体領域６Ａの間に位置している。表面部半導体層７Ａは、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７Ａの不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。表面部半導体層７の一端部は、ｎ型ウェル半導体領域６Ａに接している。
裏面部半導体層８Ａは、活性層４Ａの裏面部の一部に形成されており、ｐ型ウェル半導体領域５Ａとｎ型ウェル半導体領域６Ａの間に位置しているとともにドリフト領域９Ａによって表面部半導体層７Ａから隔てられている。裏面部半導体層８Ａは、ｎ型ウェル半導体領域６Ａに接しており、ｎ型ウェル半導体領域５Ａから離間している。裏面部半導体層８Ａは、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８Ａの不純物濃度は、埋込み酸化膜３との接合面から表面側に向けて薄くなっている。裏面部半導体層８Ａの厚みは、概ね０．５μｍ以下に調整されている。裏面部半導体層８Ａは、７つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、ｎ型ウェル半導体領域６Ａからｐ型ウェル半導体領域５Ａに向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層７Ａと裏面部半導体層８Ａの間に位置するドリフト領域９Ａの不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、ｐ型ウェル半導体領域５Ａ側からｎ型ウェル半導体領域６Ａ側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
ドリフト領域９Ａは、キャリアが流れる領域である。ドリフト領域９Ａは、活性層４Ａにおいて表面部半導体層７Ａと裏面部半導体層８Ａの間に位置する主領域９１Ａと、主領域９１Ａと一体とされ、表面部半導体層７Ａよりもｐ型ウェル半導体領域５Ａ側に位置する一方側領域９２Ａとを有している。主領域９１Ａはｎ型ウェル半導体領域６Ａに接しており、一方側領域９２Ａはｐ型ウェル半導体領域５Ａに接している。ドリフト領域９Ａは、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。ドリフト領域９Ａの不純物濃度は、表面部半導体層７Ａと裏面部半導体層８Ａの間において、裏面部半導体層８Ａの不純物濃度よりも薄く形成されている。また、ドリフト領域９Ａの不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域９Ａの不純物濃度のピークは、埋込み酸化膜３との接合界面の近傍に位置している。ドリフト領域９Ａの不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。したがって、ドリフト領域９Ａの電荷量と表面部半導体層７Ａの電荷量は、略一致している。
半導体装置１Ｆは、ゲート絶縁膜１４及びゲート電極１５を備えている。ゲート電極１５は、ソース半導体領域１０Ａとドリフト領域９Ａを隔てているｎ型ウェル半導体領域６Ａにゲート絶縁膜１４を介して対向している。ゲート電極１５は、ゲート端子Ｓに電気的に接続されている。半導体装置１Ｆはさらに、フィールド酸化膜１６を備えている。フィールド酸化膜１６は、活性層４Ａの表面のうちｎ型ウェル半導体領域６Ａとｐ型ウェル半導体領域５Ａの間に形成されている。フィールド酸化膜１６のｎ型ウェル半導体領域５Ａ側の表面の一部には、プレーナー電極１８が形成されている。プレーナー電極１８は、ドレイン電極Ｄに電気的に接続されている。
上記したように、表面部半導体層７の一部とｐ型ウェル半導体領域５Ａの一部とが、ｐ型半導体により接続されている。図１９〜２１に示す例においては、平面視で（図１９参照）、表面部半導体層７Ａの一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域５Ａに向けて延伸されている。より具体的には、図１９に示されるように、平面視で、表面部半導体層７Ａのｐ型ウェル半導体領域５Ａ側が凹凸を繰り返すような形に形成されている。図１９，２１に示されるように、凸部（延伸部）７１Ａの先端は、ｐ型ウェル半導体領域５Ａに接している。図１９，２０に示されるように、凹部７２Ａは、ｐ型ウェル半導体領域５Ａから離間している。
このような凹凸部を有する構成においては、半導体装置１Ｆをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０Ａとドレイン半導体領域１１Ａの間で凸部７１Ａを経由してはキャリアが流れるが（図１９，２１参照）、凹部７２Ａを経由してはキャリアが流れない（図１９，２０参照）。図１９における太線矢印および図２１における破線矢印は、キャリアの流れを示している。図２０における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｐチャネル領域６０ａ（ゲート絶縁膜１４直下で導電型がｎ型からｐ型に反転した領域）が形成される。図１９，２１に示されるように、凸部７１Ａはｐ型ウェル半導体領域５Ａに接触しているので、同じ導電型（ｐ型）であるｐチャネル領域６０ａと表面部半導体層７Ａに電流経路が形成され、この電流経路を経てソース半導体領域１０Ａとドレイン半導体領域１１Ａの間に電流が流れる。つまり、ソース半導体領域１０Ａに存在するキャリアは、チャネル領域６０ａ、表面部半導体層７Ａ、ｐ型ウェル半導体領域５Ａ、およびドレイン半導体領域１１Ａを通る。
一方、図１９，２０に示されるように、凹部７２Ａはｐ型ウェル半導体領域５Ａに接触しておらず、一方側領域９２Ａと接触している。表面部半導体層７Ａと一方側領域９２Ａの導電型が反対（ｐ型とｎ型）であるため、表面部半導体層７Ａと一方側領域９２Ａの接触部分で電流経路が途絶え、ソース半導体領域１０Ａとドレイン半導体領域１１Ａの間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｆの奥行き方向（図１９におけるＹ方向）に交互に形成することにより、半導体装置１Ｆの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１Ａにおいて電流集中が生じるのを防止することができ、半導体装置１Ｆのオン耐圧の低下を防止することができる。
また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｆをコンパクト化することができる。より詳細には、凸部７１Ａでｐ型ウェル半導体領域５Ａと表面部半導体層７Ａが接触するので、ドレイン半導体領域１１Ａと表面部半導体層７Ａが実質的に同電位となり、表面部半導体層７Ａとドレイン半導体領域１１Ａを同電位にするためコンタクト半導体領域が不要となる。
（第８実施形態）
本発明の第８実施形態について、図面を参照しつつ説明する。
図２２は、本発明の第８実施形態に係る半導体装置の要部を示す平面図である。図２３は、図２２に示される半導体装置のＡ−Ａ線断面図である。図２４は、図２２に示される半導体装置のＢ−Ｂ線断面図である。なお、図２２においては、各電極およびフィールド酸化膜の図示を省略している。第８実施形態において、第７実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第８の実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第８実施形態に係る半導体装置１Ｇでは、表面部半導体層７Ａと裏面部半導体層８Ａの間に、ボトム半導体層１７を形成している点が、第７実施形態と異なっている。
詳細には、図２３，２４に示されるように、活性層４Ａには、第７実施形態におけるドリフト領域９Ａの主領域９１Ａに代えて、ボトム半導体層１７が形成されている。ボトム半導体層１７のｎ型ウェル半導体領域６Ａ側は、ｎ型ウェル半導体領域６Ａに接している。ボトム半導体層１７は、ｎ型の不純物（典型的にはリン）を含んでいる。その不純物の濃度は、第７実施形態におけるドリフト領域９Ａの主領域９１Ａの不純物濃度よりも高くなっている。この構成によれば、ボトム半導体層１７を入れることにより耐圧を低下させることなく表面部半導体層７Ａの濃度を高くすることができ、半導体装置１Ｇのオン抵抗を低減することができる。
本発明は、発熱による耐圧低下を防止することができ、半導体装置のさらなるコンパクト化を可能にする半導体装置等に利用可能である。
１，１Ａ〜１Ｆ 横型半導体装置
２ 半導体基板
３ 埋込み酸化膜
４ 活性層
５ ｎ型ウェル半導体領域
６ ｐ型ウェル半導体領域
６１ 凸部
６２ 凹部
７ 表面部半導体層
７１ 凸部
７２ 凹部
８ 裏面部半導体層
９，９Ａ ドリフト領域
９１，９１Ａ 凸部
９２，９２Ａ 凹部
１０，１０Ａ ソース半導体領域
１１，１１Ａ ドレイン半導体領域
１３ ウェル用コンタクト半導体領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ フィールド酸化膜
１７ ボトム半導体層
本発明は半導体装置に関し、より詳しくは、発熱による耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする半導体装置に関する。
従来、半導体基板と、埋込み酸化膜と、活性層を積層したＳＯＩ（Silicon On Insulator）基板の活性層の表面に、一対の主電極が形成されている横型の半導体装置が知られている。ＳＯＩ基板を利用した横型の半導体装置は、サージ電圧に起因する誤作動が発生しにくいという特徴を有しており、有望な半導体装置として期待されている。
上記のような半導体装置の一例が、特許文献１に開示されている。図２５は、特許文献１に記載の横型のｎ型チャネルのＬＤＭＯＳ（Laterally Diffused MOS）１０００の要部を模式的に示す平面図である。図２６は、図２５に示されるＬＤＭＯＳのＡ−Ａ線断面図である。なお、図２５においては、図２６に示される電極およびフィールド酸化膜の図示を省略している。
ＬＤＭＯＳ１０００は、ｐ型の不純物を高濃度に含む単結晶シリコンの半導体基板２００と、その半導体基板２００上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３００と、その埋込み酸化膜３００上に形成されている単結晶シリコンの活性層１４０を備えている。
活性層１４０は、ｎ型ウェル半導体領域５０、ｐ型ウェル半導体領域６０、表面部半導体層７０、裏面部半導体層８０、中間部半導体層９０及びソース半導体領域１０１を有している。
ｎ型ウェル半導体領域５０は、ｎ型ドレイン半導体領域１０２を取り囲む半導体領域である。ｐ型ウェル半導体領域６０は、ｎ型ソース半導体領域１０１を取り囲む半導体領域である。
表面部半導体層７０は、活性層１４０の表面部の一部に形成されており、ｎ型ウェル半導体領域５０とｐ型ウェル半導体領域６０の間に位置している。平面視（図２５参照）においてｐ型ウェル半導体領域６０と表面部半導体層７０は全体に亘って離間している。表面部半導体層７０は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７０は、コンタクト半導体領域７０ａを介してソース端子Ｓに電気的に接続されている。
裏面部半導体層８０は、活性層１４０の裏面部の一部に形成されており、ｎ型ウェル半導体領域５０とｐ型ウェル半導体領域６０の間に位置しているとともに中間部半導体層９０によって表面部半導体層７０から隔てられている。裏面部半導体層８０は、ｎ型ウェル半導体領域５０に接しており、ｐ型ウェル半導体領域６０から離間している。裏面部半導体層８０は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８０の不純物濃度は、埋込み酸化膜３００との接合面から表面側に向けて薄くなっている。
ＬＤＭＯＳ１０００は、表面部半導体層７０、中間部半導体層９０及び裏面部半導体層８０を備えていることによって、活性層１４０と埋込み酸化膜３００の接合界面の臨界電圧を大きくし、埋込み酸化膜３００の単位厚さ当たりで負担できる電圧を向上させることができる。表面部半導体層７０、中間部半導体層９０及び裏面部半導体層８０により、いわゆるリサーフ（RESURF: Reduced Surface Field）構造が形成されている。
しかしながら、上記特許文献１に記載の半導体装置には、以下の課題が存在した。すなわち、平面視においてｐ型ウェル半導体領域６０と表面部半導体層７０が全体に亘って離間しているので、平面視においてｐ型ウェル半導体領域６０とｎ型ウェル半導体領域５０の間全体で電流が流れる。このため、ｎ型ドレイン半導体領域１０２において、単位面積当たりの電流量が大きくなり（電流集中が生じ）、ｎ型ドレイン半導体領域１０２が高温にまで発熱する。その結果、ＬＤＭＯＳ１０００のオン耐圧が低下するという問題があった。特に、ＬＤＭＯＳ１０００をレベルシフト用の素子として設計する場合には、ドレイン側は高電位となるため、ドレイン側には多くの飽和電流が流れる。飽和電流が多いと、ドレイン領域に電流が集中し、発熱によってオン耐圧が低下しやすいと問題があった。
また、表面部半導体層７０とソース半導体領域１０１を同電位にするために、表面部半導体層７０にコンタクト半導体領域７０ａを形成する必要があった。このため、コンタクト半導体領域７０ａを形成する分、ＬＤＭＯＳ１０００の幅が大きくなり、ＬＤＭＯＳ１０００のサイズを縮小することが難しいという問題があった。
特開２００７−１７３４２２号公報
本発明は、このような実情に鑑みてなされたもので、発熱によるオン耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置の提供を目的とする。
上記の課題を解決するため、本願発明は以下の構成を採用した。
本発明の第１の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第２導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。
本発明の第１の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型ソース領域から、第２導電型ウェル領域の延伸されている部分を経由してはキャリアが第１導電型ドレイン領域へ流れず（図１０，１２参照）、第２導電型ウェル領域の延伸されていない部分を経由してはキャリアが第１導電型ドレイン領域へ流れる（図１０，１１参照）。よって、第１導電型ソース領域と第１導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第１導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第１導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第１導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。
本発明の第２の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第２導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。
本発明の第２の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型エミッタ領域から、第２導電型ウェル領域の延伸されている部分を経由してはキャリアが第２導電型コレクタ領域へ流れず（図１３，１５参照）、第２導電型ウェル領域の延伸されていない部分を経由してはキャリアが第２導電型コレクタ領域へ流れる（図１３，１４参照）。よって、第１導電型エミッタ領域と第２導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第２導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。
本発明の第３の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が積層され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第３の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型ソース領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されている部分を経由してはキャリアが第１導電型ドレイン領域へ流れず（図１，３参照）、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第１導電型ドレイン領域へ流れる（図１，２参照）。よって、第１導電型ソース領域と第１導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第１導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第１導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第１導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第１導電型ソース領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第４の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第２導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が形成され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第４の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第１導電型エミッタ領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されている部分を経由してはキャリアが第２導電型コレクタ領域へ流れず（図７，９参照）、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第２導電型コレクタ領域へ流れる（図７，８参照）。よって、第１導電型エミッタ領域と第２導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第２導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第１導電型エミッタ領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第５の局面は、
横型の半導体装置であって、
半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、
上記活性層は、第２導電型ソース領域を取り囲む第１導電型ウェル領域と、第２導電型ドレイン領域を取り囲む第２導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
上記活性層表面の一部領域に上記第１導電型ウェル領域の表面および上記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
上記第１導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第２導電型層が形成され、
上記表面部第２導電型層の一部と上記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。
本発明の第５の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。
より詳細には、第２導電型ソース領域から、表面部第２導電型層と第２導電型ウェル領域とが接続されていない部分を経由してはキャリアが第２導電型ドレイン領域へ流れず（図１９，２０参照）、表面部第２導電型層と第１導電型ウェル領域とが接続されている部分を経由してはキャリアが第２導電型ドレイン領域へ流れる（図１９，２１参照）。よって、第２導電型ソース領域と第２導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第２導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第２導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第２導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。
また、表面部第２導電型層の一部と第２導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第２導電型層と第２導電型ドレイン領域を同電位とすることができ、半導体装置をコンパクト化することができる。
本発明の第６の局面は、本発明の第３乃至第５いずれかの局面において、
上記表面部第２導電型層の一部が、上記ゲート絶縁膜に沿って上記第２導電型ウェル領域に向けて延伸されていることを特徴とする。
本発明の第６の局面によれば、半導体装置の耐圧をより一層向上させることができる。
より詳細には、表面部第２導電型層の一部が、ゲート絶縁膜に沿って第２導電型ウェル領域に向けて延伸されているので（図１，３参照）、第２導電型ウェル領域の一部が、ゲート絶縁膜に沿って表面部第２導電型層に向けて延伸されている場合（図４，６参照）に比べて、表面部第２導電型層と第２導電型ウェル領域の境界位置がドレイン領域またはコレクタ領域から遠くなる。よって、空乏層の長さを大きくして、半導体装置の耐圧をより一層向上させることができる。
本発明によれば、発熱による耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置を提供することができる。
図１は、本発明の第１実施形態に係る半導体装置の要部を示す平面図である。 図２は、図１に示される半導体装置のＢ−Ｂ線断面図である。 図３は、図１に示される半導体装置のＡ−Ａ線断面図である。 図４は、本発明の第２実施形態に係る半導体装置の要部を示す平面図である。 図５は、図４に示される半導体装置のＡ−Ａ線断面図である。 図６は、図４に示される半導体装置のＢ−Ｂ線断面図である。 図７は、本発明の第３実施形態に係る半導体装置の要部を示す平面図である。 図８は、図７に示される半導体装置のＢ−Ｂ線断面図である。 図９は、図７に示される半導体装置のＡ−Ａ線断面図である。 図１０は、本発明の第４実施形態に係る半導体装置の要部を示す平面図である。 図１１は、図１０に示される半導体装置のＡ−Ａ線断面図である。 図１２は、図１０に示される半導体装置のＢ−Ｂ線断面図である。 図１３は、本発明の第５実施形態に係る半導体装置の要部を示す平面図である。 図１４は、図１３に示される半導体装置のＡ−Ａ線断面図である。 図１５は、図１３に示される半導体装置のＢ−Ｂ線断面図である。 図１６は、本発明の第６実施形態に係る半導体装置の要部を示す平面図である。 図１７は、図１６に示される半導体装置のＢ−Ｂ線断面図である。 図１８は、図１６に示される半導体装置のＡ−Ａ線断面図である。 図１９は、本発明の第７実施形態に係る半導体装置の要部を示す平面図である。 図２０は、図１９に示される半導体装置のＢ−Ｂ線断面図である。 図２１は、図１９に示される半導体装置のＡ−Ａ線断面図である。 図２２は、本発明の第８実施形態に係る半導体装置の要部を示す平面図である。 図２３は、図２２に示される半導体装置のＢ−Ｂ線断面図である。 図２４は、図２２に示される半導体装置のＡ−Ａ線断面図である。 図２５は、従来の半導体装置の要部を示す平面図である。 図２６は、図２５に示される半導体装置のＡ−Ａ線断面図である。
（第１実施形態）
本発明の第１実施形態について、図面を参照しつつ説明する。
図１は、本発明の第１実施形態に係る半導体装置の要部を示す平面図である。図２は、図１に示される半導体装置のＢ−Ｂ線断面図である。図３は、図１に示される半導体装置のＡ−Ａ線断面図である。なお、図１においては、各電極およびフィールド酸化膜の図示を省略している。
第１実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
図１〜３に示される半導体装置１は、横型のｎ型チャネルのＬＤＭＯＳ（Laterally Diffused MOS）である。
まず、半導体装置１の概要について説明する。
半導体装置１は、第２導電型（ｐ型）の不純物を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３と、その埋込み酸化膜３上に形成されている単結晶シリコンの活性層４とを備えている。
活性層４は、第１導電型（ｎ型）ソース半導体領域１０を取り囲む第２導電型（ｐ型）ウェル半導体領域６と、第１導電型（ｎ型）ドレイン半導体領域１１を取り囲む第１導電型（ｎ型）ウェル半導体領域５が、第１導電型（ｎ型）ドリフト領域９を両側から挟むように配置されて構成されている。
活性層４表面の一部領域には、第２導電型ウェル半導体領域６の表面および第１導電型ドリフト領域９の表面に接するゲート絶縁膜１４を介してゲート電極１５が形成されている。活性層４の表面部には、ゲート絶縁膜１４と接する第２導電型（ｐ型）の表面部半導体層７が形成されている。表面部半導体層７は、特許請求の範囲における「表面部第２導電型層」に相当する。
表面部半導体層７の一部と第２導電型（ｐ型）ウェル半導体領域６の一部とが相互に接続されている。
以下、半導体装置１について、より詳しく説明する。
半導体基板２は、上記のようにｐ型の不純物を高濃度に含むものであってもよいし、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２は、実質的に導電体と評価することができる。半導体基板２は、反り等のウエハの機械的強度を保つために抵抗率は１〜１００ｍΩ・ｃｍ程度の低抵抗とすることが好ましい。埋込み酸化膜３の厚さは、例えば、３〜５μｍに構成されている。
活性層４は、ｎ型ウェル半導体領域５、ｐ型ウェル半導体領域６、表面部半導体層７、裏面部半導体層８、ドリフト領域９及びソース半導体領域１０を有している。活性層４の厚みは、例えば、２．０〜２．５μｍ程度とされている。２．０μｍ以上とすれば、ＥＳＤ耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる（特開２００７−１７３４２２号公報参照）。
ｎ型ウェル半導体領域５は、活性層４の一部に形成されており、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域５の不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｎ型ウェル半導体領域５は、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むドレイン半導体領域１１を備えている。ドレイン半導体領域１１は、ｎ型ウェル半導体領域５の一部と評価することができる。ドレイン半導体領域１１の不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ｎ型ウェル半導体領域５は、ドレイン半導体領域１１、ドレイン電極（図示せず）を介してドレイン端子Ｄに電気的に接続されている。ｎ型ウェル半導体領域５は、活性層４の表面から裏面にまで達している。半導体装置１は、ｎ型ウェル半導体領域５の一部と裏面部半導体層８の一部が重複する重複領域を備えている。
ｐ型ウェル半導体領域６は、活性層４の一部に形成されており、ドリフト領域９によってｎ型ウェル半導体領域５から隔てられている。ｐ型ウェル半導体領域６は、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域６の不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｐ型ウェル半導体領域６は、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むウェル用コンタクト半導体領域１３を備えている。ウェル用コンタクト半導体領域１３の不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ウェル用コンタクト半導体領域１３は、ｐ型ウェル半導体領域６の一部と評価することができる。ｐ型ウェル半導体領域６は、ウェル用コンタクト半導体領域１３を介してソース電極Ｓに電気的に接続されている。ｐ型ウェル半導体領域６は、活性層４の表面から裏面にまで達している。ｐ型ウェル半導体領域６は、埋込み酸化膜３に接している。
ソース半導体領域１０は、ｐ型ウェル半導体領域６の表面部に形成されており、ｐ型ウェル半導体領域６によってドリフト領域９から隔てられている。ソース半導体領域１０は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。ソース半導体領域１０は、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。
表面部半導体層７は、活性層４の表面部の一部に形成されており、ｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に位置している。表面部半導体層７は、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７の不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
裏面部半導体層８は、活性層４の裏面部の一部に形成されており、ｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に位置しているとともにドリフト領域９によって表面部半導体層７から隔てられている。裏面部半導体層８は、ｎ型ウェル半導体領域５に接しており、ｐ型ウェル半導体領域６から離間している。裏面部半導体層８は、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８の不純物濃度は、埋込み酸化膜３との接合面から表面側に向けて薄くなっている。裏面部半導体層８の厚みは、概ね０．５μｍ以下に調整されている。裏面部半導体層８は、７つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、ｎ型ウェル半導体領域５からｐ型ウェル半導体領域６に向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層７と裏面部半導体層８の間に位置するドリフト領域９の不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、ｐ型ウェル半導体領域６側からｎ型ウェル半導体領域５側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
ドリフト領域９は、キャリアが流れる領域である。ドリフト領域９は、活性層４において表面部半導体層７と裏面部半導体層８の間に位置する中間領域９１と、中間領域９１と一体とされ、表面部半導体層７よりもｐ型ウェル半導体領域６側に位置する一方側領域９２と、中間領域９１と一体とされ、表面部半導体層７よりもｎ型ウェル半導体領域５側に位置する他方側領域９３とを有している。一方側領域９２はｐ型ウェル半導体領域６に接しており、他方側領域９３はｎ型ウェル半導体領域５に接している。ドリフト領域９は、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。ドリフト領域９の不純物濃度は、表面部半導体層７と裏面部半導体層８の間において、裏面部半導体層８の不純物濃度よりも薄く形成されている。また、ドリフト領域９の不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域９の不純物濃度のピークは、埋込み酸化膜３との接合界面の近傍に位置している。ドリフト領域９の不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。したがって、ドリフト領域９の電荷量と表面部半導体層７の電荷量は、略一致している。
半導体装置１は、ゲート絶縁膜１４及びゲート電極１５を備えている。ゲート電極１５は、ソース半導体領域１０とドリフト領域９を隔てているｐ型ウェル半導体領域６にゲート絶縁膜１４を介して対向している。ゲート電極１５は、ゲート端子Ｓに電気的に接続されている。半導体装置１はさらに、フィールド酸化膜１６を備えている。フィールド酸化膜１６は、活性層４の表面のうちｎ型ウェル半導体領域５とｐ型ウェル半導体領域６の間に形成されている。フィールド酸化膜１６は、ゲート絶縁膜１４より大きな厚みで形成されている。フィールド酸化膜１６におけるｎ型ウェル半導体領域５側の表面の一部には、プレーナー電極１８が形成されている。プレーナー電極１８は、ドレイン端子Ｄに電気的に接続されている。
上記したように、表面部半導体層７の一部とｐ型ウェル半導体領域６の一部とが、ｐ型半導体により接続されている。図１〜３に示す例においては、平面視で（図１参照）、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域６に向けて延伸されている。より具体的には、図１に示されるように、平面視で、表面部半導体層７のｐ型ウェル半導体領域６側が凹凸を繰り返すような形に形成されている。図１，３に示されるように、凸部（延伸部）７１の先端は、ｐ型ウェル半導体領域６に接している。図１，２に示されるように、凹部７２は、ｐ型ウェル半導体領域６から離間している。
このような凹凸部を有する構成においては、半導体装置１をオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部７１を経由してはキャリアが流れないが（図１，３参照）、凹部７２を経由してはキャリアが流れる（図１，２参照）。図１における太線矢印および図２における破線矢印は、キャリアの流れを示している。図３における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。凹部７２はｐ型ウェル半導体領域６に接触していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図１，３に示されるように、凸部７１はｐ型ウェル半導体領域６に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１の奥行き方向（図１におけるＹ方向）に交互に形成することにより、半導体装置１の単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１のオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１をコンパクト化することができる。より詳細には、凸部７１でｐ型ウェル半導体領域６と表面部半導体層７が接触するので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
なお、上記した凹凸構造を採用することにより、半導体装置１の奥行き方向の長さが大きくなるが、半導体装置１をリング状等に構成することで、半導体装置１の奥行き方向の長さの増大が半導体装置１の大きさに与える影響は少なくなる（ほとんど影響しない）。
（第２実施形態）
本発明の第２実施形態について、図面を参照しつつ説明する。
図４は、本発明の第２実施形態に係る半導体装置の要部を示す平面図である。図５は、図４に示される半導体装置のＡ−Ａ線断面図である。図６は、図４に示される半導体装置のＢ−Ｂ線断面図である。なお、図４においては、各電極およびフィールド酸化膜の図示を省略している。第２実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第２実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態では、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル領域６に向けて延伸されていた。これに対し、第２実施形態に係る半導体装置１Ａでは、ｐ型ウェル領域６の一部が、ゲート絶縁膜１４に沿って表面部半導体層７に向けて延伸されている。
より具体的には、図４に示されるように、平面視で、ｐ型ウェル半導体領域６の表面部半導体層７側が凹凸を繰り返すような形に形成されている。図４，６に示されるように、凸部（延伸部）６１の先端は、表面部半導体層７に接続されている。図４，５に示されるように、凹部６２は、表面部半導体層７から離間している。図４における太線矢印および図５における破線矢印は、キャリアの流れを示している。図６における×印は、キャリアが流れないことを示している。
このような凹凸部を有する構成においては、半導体装置１Ａをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部６１を経由してはキャリアが流れないが（図４，６参照）、凹部６２を経由してはキャリアが流れる（図４，５参照）。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図４，５に示されるように、凹部６２は表面部半導体層７に接触していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図４，６に示されるように、凸部６１は表面部半導体層７に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ａの奥行き方向（図４におけるＹ方向）に交互に形成することにより、半導体装置１Ａの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１Ａのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１をコンパクト化することができる。より詳細には、凸部６１でｐ型ウェル半導体領域６と表面部半導体層７が接しているので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
（第３実施形態）
本発明の第３実施形態について、図面を参照しつつ説明する。
図７は、本発明の第３実施形態に係る半導体装置の要部を示す平面図である。図８は、図７に示される半導体装置のＢ−Ｂ線断面図である。図９は、図７に示される半導体装置のＡ−Ａ線断面図である。なお、図７においては、各電極およびフィールド酸化膜の図示を省略している。第３実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第３実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態は、横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第３実施形態は、横型のｎ型チャネルのＬＩＧＢＴ(lateral insulated gate bipolar transistor)に関する実施形態である。
第３実施形態に係る半導体装置１Ｂにおいては、第１実施形態においてｎ型の不純物を高濃度に含むドレイン半導体領域１１として形成されていた領域が、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ半導体領域１１０に置き換えられる。コレクタ半導体領域１１０は、コレクタ電極（図示せず）を介してコレクタ端子Ｃに電気的に接続される。また、第１実施形態においてソース半導体領域１０として機能していた領域はエミッタ半導体領域１００として機能する。エミッタ半導体領域１００は、エミッタ電極（図示せず）を介してエミッタ端子Ｅに電気的に接続される。
第３実施形態においても、第１実施形態と同様の凹凸構造が採用される。すなわち、表面部半導体層７の一部とｐ型ウェル半導体領域６の一部とが、ｐ型半導体により接続されている。図７〜９に示す例においては、平面視で（図７参照）、表面部半導体層７の一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域６に向けて延伸されている。より具体的には、図７に示されるように、平面視で、表面部半導体層７のｐ型ウェル半導体領域６側端部が凹凸を繰り返すような形に形成されている。図７，９に示されるように、凸部（延伸部）７１の先端は、ｐ型ウェル半導体領域６に接している。図７，８に示されるように、凹部７２は、ｐ型ウェル半導体領域６から離間している。
このような凹凸部を有する構成においては、半導体装置１Ｂをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、エミッタ半導体領域１００とコレクタ半導体領域１１０の間で凸部７１を経由してはキャリアが流れないが（図７，９参照）、凹部７２を経由してはキャリアが流れる（図７，８参照）。図７における太線矢印および図８における破線矢印は、キャリアの流れを示している。図９における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図７，８に示されるように、凹部７２はｐ型ウェル半導体領域６に接していないので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９の一方側領域９２に電流経路が形成され、この電流経路を経てエミッタ半導体領域１００とコレクタ半導体領域１１０の間に電流が流れる。つまり、エミッタ半導体領域１００に存在するキャリアは、チャネル領域６ａ、ドリフト領域９（一方側領域９２、中間領域９１、他方側領域９３）、ｎ型ウェル半導体領域５、およびコレクタ半導体領域１１０を通る。
一方、図７，９に示されるように、凸部７１はｐ型ウェル半導体領域６に接触しており、チャネル領域６ａと表面部半導体層７の導電型が反対（ｎ型とｐ型）であるため、この接触部分で電流経路が途絶え、エミッタ半導体領域１００とコレクタ半導体領域１１０の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｂの奥行き方向（図７におけるＹ方向）に交互に形成することにより、半導体装置１Ｂの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、コレクタ半導体領域１１０において電流集中が生じるのを防止することができ、半導体装置１Ｂのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｂをコンパクト化することができる。より詳細には、凸部７１でｐ型ウェル半導体領域６と表面部半導体層７が接しているので、ソース半導体領域１０と表面部半導体層７が実質的に同電位となり、コンタクト半導体領域が不要となる。
なお、上記した凹凸構造を採用することにより、半導体装置１Ｂの奥行き方向の長さが大きくなるが、半導体装置１Ｂをリング状等に構成することで、半導体装置１Ｂの奥行き方向の長さの増大が半導体装置１Ｂの大きさに与える影響は少なくなる（ほとんど影響しない）。
（第４実施形態）
本発明の第４実施形態について、図面を参照しつつ説明する。
図１０は、本発明の第４実施形態に係る半導体装置の要部を示す平面図である。図１１は、図１０に示される半導体装置のＡ−Ａ線断面図である。図１２は、図１０に示される半導体装置のＢ−Ｂ線断面図である。なお、図１０においては、各電極およびフィールド酸化膜の図示を省略している。第４実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第４実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第４実施形態に係る半導体装置１Ｃにおいては、第１実施形態における表面部半導体層７および裏面部半導体層８が存在しない。そこで、第４実施形態においては、以下の構成を採用している。
なお、第４実施形態では、表面部半導体層７および裏面部半導体層８が存在しないので、ドリフト領域９は第１実施形態のように中間領域、一方側領域、他方側領域に分かれていない。ドリフト領域９はその一方端がｐウェル半導体領域６に接し、他方端がｎ型ウェル半導体領域５に接している。
ｐ型ウェル半導体領域６の一部は、ゲート絶縁膜１４に沿ってｎ型のドリフト領域９内に延伸されている。具体的には、ｐ型ウェル半導体領域６の一部が、ゲート絶縁膜１４の長さよりもキャリア移動方向に長く（換言すれば、少なくともゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下を越える位置まで）ドリフト領域９内に延伸されている。
より具体的には、図１０に示されるように、平面視で、ｐ型ウェル半導体領域６のｎ型ウェル半導体領域５側が凹凸を繰り返すような形に形成されている。図１０，１２に示される例では、凸部（延伸部）６１の先端は、ｎ型ウェル半導体領域５に接している。図１０，１１に示されるように、凹部６２は、ｎ型ウェル半導体領域５から離間しており、ゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下まで達していない。
このような凹凸部を有する構成においては、半導体装置１Ｃをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０とドレイン半導体領域１１の間で凸部６１を経由してはキャリアが流れないが（図１０，１２参照）、凹部６２を経由してはキャリアが流れる（図１０，１１参照）。図１０における太線矢印および図１１における破線矢印は、キャリアの流れを示している。図１２における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｎチャネル領域６ａ（ゲート絶縁膜１４直下で導電型がｐ型からｎ型に反転した領域）が形成される。図１０，１１に示されるように、凹部６２はゲート絶縁膜１４の長さよりもキャリア移動方向に短い（換言すれば、ゲート絶縁膜１４を越える位置まで達していない）ので、同じ導電型（ｎ型）であるｎチャネル領域６ａとドリフト領域９に電流経路が形成され、この電流経路を経てソース半導体領域１０とドレイン半導体領域１１の間に電流が流れる。つまり、ソース半導体領域１０に存在するキャリアは、チャネル領域６ａ、ドリフト領域９、ｎ型ウェル半導体領域５、およびドレイン半導体領域１１を通る。
一方、図１０，１２に示されるように、凸部６１はゲート絶縁膜１４の長さよりもキャリア移動方向に長く（換言すれば、ゲート絶縁膜１４を越える位置まで（図１２においてはｎ型ウェル半導体領域５に達する位置まで））延伸されているので、凸部６１内においてゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下付近で電流経路が途絶え、ソース半導体領域１０とドレイン半導体領域１１の間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｃの奥行き方向（図１０におけるＹ方向）に交互に形成することにより、半導体装置１Ｃの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１において電流集中が生じるのを防止することができ、半導体装置１Ｃのオン耐圧の低下を防止することができる。
また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態では表面部半導体層が存在しないのでコンタクト半導体領域が不要となり、半導体装置１Ｃをコンパクト化することができる。
なお、上記した第４実施形態は、ｎ型とｐ型を逆転させた構成としてもよい。
（第５実施形態）
本発明の第５実施形態について、図面を参照しつつ説明する。
図１３は、本発明の第５実施形態に係る半導体装置の要部を示す平面図である。図１４は、図１３に示される半導体装置のＡ−Ａ線断面図である。図１５は、図１３に示される半導体装置のＢ−Ｂ線断面図である。なお、図１３においては、各電極およびフィールド酸化膜の図示を省略している。第５実施形態において、第４実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第５実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第４実施形態は、横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第５実施形態は、横型のｎ型チャネルのＬＩＧＢＴ(lateral insulated gate bipolar transistor)に関する実施形態である。
第５実施形態に係る半導体装置１Ｄにおいては、第４実施形態においてｎ型の不純物を高濃度に含むドレイン半導体領域１１として形成されていた領域が、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ半導体領域１１０に置き換えられる。コレクタ半導体領域１１０は、コレクタ電極（図示せず）を介してコレクタ端子Ｃに電気的に接続される。また、第５実施形態では、第４実施形態においてソース半導体領域１０として機能していた領域はエミッタ半導体領域１００として機能する。エミッタ半導体領域１００は、エミッタ電極（図示せず）を介してエミッタ端子Ｅに電気的に接続される。
第５実施形態においても、第４実施形態と同様の凹凸構造が採用される。
より具体的には、図１３に示されるように、平面視で、ｐ型ウェル半導体領域６のｎ型ウェル半導体領域５側が凹凸を繰り返すような形に形成されている。図１３，１５に示される例では、凸部（延伸部）６１の先端は、ｎ型ウェル半導体領域５に接続されている。図１３，１４に示されるように、凹部６２は、ｎ型ウェル半導体領域５から離間しており、ゲート絶縁膜１４とフィールド酸化膜１６の境界部の直下まで達していない。
よって、第４実施形態と同様、電流が流れる部分と流れない部分を半導体装置１Ｄの奥行き方向（図１３におけるＹ方向）に交互に形成される。これにより、半導体装置１Ｄの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、コレクタ半導体領域１１０において電流集中が生じるのを防止することができ、半導体装置１Ｄのオン耐圧の低下を防止することができる。
また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｄをコンパクト化することができる。
（第６実施形態）
本発明の第６実施形態について、図面を参照しつつ説明する。
図１６は、本発明の第６実施形態に係る半導体装置の要部を示す平面図である。図１７は、図１６に示される半導体装置のＢ−Ｂ線断面図である。図１８は、図１６に示される半導体装置のＡ−Ａ線断面図である。なお、図１６においては、各電極およびフィールド酸化膜の図示を省略している。第６実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第６実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第６実施形態に係る半導体装置１Ｅでは、表面部半導体層７と裏面部半導体層８の間に、ボトム半導体層１７を形成している点が、第１実施形態と異なっている。
詳細には、図１７，１８に示されるように、半導体活性層４には、第１実施形態におけるドリフト領域９の中間領域９１に代えて、ボトム半導体層１７が形成されている。ボトム半導体層１７のｎ型ウェル半導体領域５側は、ｎ型ウェル半導体領域５に接している。ボトム半導体層１７は、ｎ型の不純物（典型的にはリン）を含んでいる。その不純物の濃度は、第１実施形態におけるドリフト領域９の中間領域９１の不純物濃度よりも高くなっている。この構成によれば、半導体装置１Ｅのオン抵抗を低減することができる。
（第７実施形態）
本発明の第７実施形態について、図面を参照しつつ説明する。
図１９は、本発明の第７実施形態に係る半導体装置の要部を示す平面図である。図２０は、図１９に示される半導体装置のＢ−Ｂ線断面図である。図２１は、図１９に示される半導体装置のＡ−Ａ線断面図である。なお、図１９においては、各電極およびフィールド酸化膜の図示を省略している。第７実施形態において、第１実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第７実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
上記第１実施形態は横型のｎ型チャネルのＬＤＭＯＳに関する実施形態であったが、第７実施形態はｐ型チャネルのＬＤＭＯＳに関する実施形態である。
まず、第７実施形態に係る半導体装置１Ｆの概要について説明する。
半導体装置１Ｆは、第２導電型（ｐ型）の不純物を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み酸化膜３と、その埋込み酸化膜３上に形成されている単結晶シリコンの活性層４Ａとを備えている。
活性層４Ａは、第２導電型（ｐ型）ソース半導体領域１０Ａを取り囲む第１導電型（ｎ型）ウェル半導体領域６Ａと、第２導電型（ｐ型）ドレイン半導体領域１１Ａを取り囲む第２導電型（ｐ型）ウェル半導体領域５Ａが、第１導電型（ｎ型）ドリフト領域９Ａを両側から挟むように配置されて構成されている。
活性層４Ａ表面の一部領域には、第１導電型ウェル半導体領域６Ａの表面および第１導電型ドリフト領域９Ａの表面に接するゲート絶縁膜１４を介してゲート電極１５が形成されている。活性層４Ａの表面部には、ゲート絶縁膜１４と接する第２導電型（ｐ型）の表面部半導体層７Ａが形成されている。表面部半導体層７Ａは、特許請求の範囲における「表面部第２導電型層」に相当する。
表面部半導体層７Ａの一部と第２導電型（ｐ型）ウェル半導体領域５Ａの一部とが相互に接続されている。
以下、半導体装置１Ｆについて、より詳しく説明する。
半導体基板２は、上記のようにｐ型の不純物を高濃度に含むものであってもよいし、ｎ型の不純物（典型的にはリン）を高濃度に含むものであってもよい。半導体基板２は、実質的に導電体と評価することができる。半導体基板２は、反り等のウエハの機械的強度を保つために抵抗率は１〜１００ｍΩ・ｃｍ程度の低抵抗とすることが好ましい。埋込み酸化膜３の厚さは、例えば、３〜５μｍに構成されている。
活性層４Ａは、ｐ型ウェル半導体領域５Ａ、ｎ型ウェル半導体領域６Ａ、表面部半導体層７Ａ、裏面部半導体層８Ａ、ドリフト領域９Ａ及びソース半導体領域１０Ａを有している。活性層４Ａの厚みは、例えば、２．０〜２．５μｍ程度とされている。２．０μｍ以上とすれば、ＥＳＤ耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる（特開２００７−１７３４２２号公報参照）。
ｐ型ウェル半導体領域５Ａは、活性層４Ａの一部に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。ｐ型ウェル半導体領域５Ａの不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｐ型ウェル半導体領域５Ａは、その表面部にｐ型の不純物（典型的にはボロン）を高濃度に含むドレイン半導体領域１１Ａを備えている。ドレイン半導体領域１１Ａは、ｐ型ウェル半導体領域５Ａの一部と評価することができる。ドレイン半導体領域１１Ａの不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ｐ型ウェル半導体領域５Ａは、ドレイン半導体領域１１Ａ、ドレイン電極（図示せず）を介してドレイン端子Ｄに電気的に接続されている。ｐ型ウェル半導体領域５Ａは、活性層４Ａの表面から裏面にまで達している。半導体装置１Ｆは、ｐ型ウェル半導体領域５Ａの一部と裏面部半導体層８Ａの一部が重複する重複領域を備えている。
ｎ型ウェル半導体領域６Ａは、活性層４Ａの一部に形成されており、ドリフト領域９Ａによってｐ型ウェル半導体領域５Ａから隔てられている。ｎ型ウェル半導体領域６Ａは、ｎ型の不純物（典型的にはリン）を含んでいる。ｎ型ウェル半導体領域６Ａの不純物濃度は、概ね５×１０１６〜５×１０１７ｃｍ−３に調整されている。ｎ型ウェル半導体領域６Ａは、その表面部にｎ型の不純物（典型的にはリン）を高濃度に含むウェル用コンタクト半導体領域１３Ａを備えている。ウェル用コンタクト半導体領域１３Ａの不純物濃度は、概ね１×１０１９〜１×１０２２ｃｍ−３に調整されている。ウェル用コンタクト半導体領域１３Ａは、ｎ型ウェル半導体領域６Ａの一部と評価することができる。ｎ型ウェル半導体領域６Ａは、ウェル用コンタクト半導体領域１３Ａ、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。ｎ型ウェル半導体領域６Ａは、活性層４Ａの表面から裏面にまで達している。ｎ型ウェル半導体領域６Ａは、埋込み酸化膜３に接している。
ソース半導体領域１０Ａは、ｎ型ウェル半導体領域６Ａの表面部に形成されており、ｎ型ウェル半導体領域６Ａによってドリフト領域９Ａから隔てられている。ソース半導体領域１０Ａは、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ソース半導体領域１０Ａは、ソース電極（図示せず）を介してソース端子Ｓに電気的に接続されている。
表面部半導体層７Ａは、活性層４Ａの表面部の一部に形成されており、ｐ型ウェル半導体領域５Ａとｎ型ウェル半導体領域６Ａの間に位置している。表面部半導体層７Ａは、ｐ型の不純物（典型的にはボロン）を含んでいる。表面部半導体層７Ａの不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。表面部半導体層７Ａの一端部は、ｎ型ウェル半導体領域６Ａに接している。
裏面部半導体層８Ａは、活性層４Ａの裏面部の一部に形成されており、ｐ型ウェル半導体領域５Ａとｎ型ウェル半導体領域６Ａの間に位置しているとともにドリフト領域９Ａによって表面部半導体層７Ａから隔てられている。裏面部半導体層８Ａは、ｎ型ウェル半導体領域６Ａに接しており、ｎ型ウェル半導体領域５Ａから離間している。裏面部半導体層８Ａは、ｎ型の不純物（典型的にはリン）を含んでいる。裏面部半導体層８Ａの不純物濃度は、埋込み酸化膜３との接合面から表面側に向けて薄くなっている。裏面部半導体層８Ａの厚みは、概ね０．５μｍ以下に調整されている。裏面部半導体層８Ａは、７つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、ｎ型ウェル半導体領域６Ａからｐ型ウェル半導体領域５Ａに向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層７Ａと裏面部半導体層８Ａの間に位置するドリフト領域９Ａの不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、ｐ型ウェル半導体領域５Ａ側からｎ型ウェル半導体領域６Ａ側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。
ドリフト領域９Ａは、キャリアが流れる領域である。ドリフト領域９Ａは、活性層４Ａにおいて表面部半導体層７Ａと裏面部半導体層８Ａの間に位置する主領域９１Ａと、主領域９１Ａと一体とされ、表面部半導体層７Ａよりもｐ型ウェル半導体領域５Ａ側に位置する一方側領域９２Ａとを有している。主領域９１Ａはｎ型ウェル半導体領域６Ａに接しており、一方側領域９２Ａはｐ型ウェル半導体領域５Ａに接している。ドリフト領域９Ａは、ｎ型の不純物（典型的にはリン）を低濃度に含んでいる。ドリフト領域９Ａの不純物濃度は、表面部半導体層７Ａと裏面部半導体層８Ａの間において、裏面部半導体層８Ａの不純物濃度よりも薄く形成されている。また、ドリフト領域９Ａの不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域９Ａの不純物濃度のピークは、埋込み酸化膜３との接合界面の近傍に位置している。ドリフト領域９Ａの不純物濃度を厚み方向に積分した値は、概ね１×１０１２〜５×１０１２ｃｍ−２に調整されている。したがって、ドリフト領域９Ａの電荷量と表面部半導体層７Ａの電荷量は、略一致している。
半導体装置１Ｆは、ゲート絶縁膜１４及びゲート電極１５を備えている。ゲート電極１５は、ソース半導体領域１０Ａとドリフト領域９Ａを隔てているｎ型ウェル半導体領域６Ａにゲート絶縁膜１４を介して対向している。ゲート電極１５は、ゲート端子Ｓに電気的に接続されている。半導体装置１Ｆはさらに、フィールド酸化膜１６を備えている。フィールド酸化膜１６は、活性層４Ａの表面のうちｎ型ウェル半導体領域６Ａとｐ型ウェル半導体領域５Ａの間に形成されている。フィールド酸化膜１６のｎ型ウェル半導体領域５Ａ側の表面の一部には、プレーナー電極１８が形成されている。プレーナー電極１８は、ドレイン端子Ｄに電気的に接続されている。
上記したように、表面部半導体層７の一部とｐ型ウェル半導体領域５Ａの一部とが、ｐ型半導体により接続されている。図１９〜２１に示す例においては、平面視で（図１９参照）、表面部半導体層７Ａの一部が、ゲート絶縁膜１４に沿ってｐ型ウェル半導体領域５Ａに向けて延伸されている。より具体的には、図１９に示されるように、平面視で、表面部半導体層７Ａのｐ型ウェル半導体領域５Ａ側が凹凸を繰り返すような形に形成されている。図１９，２１に示されるように、凸部（延伸部）７１Ａの先端は、ｐ型ウェル半導体領域５Ａに接している。図１９，２０に示されるように、凹部７２Ａは、ｐ型ウェル半導体領域５Ａから離間している。
このような凹凸部を有する構成においては、半導体装置１Ｆをオン状態とするべくゲート電極１５に所定のゲート電圧を印加したとき、ソース半導体領域１０Ａとドレイン半導体領域１１Ａの間で凸部７１Ａを経由してはキャリアが流れるが（図１９，２１参照）、凹部７２Ａを経由してはキャリアが流れない（図１９，２０参照）。図１９における太線矢印および図２１における破線矢印は、キャリアの流れを示している。図２０における×印は、キャリアが流れないことを示している。
より詳細には、ゲート電極１５に所定のゲート電圧を印加したとき、ゲート絶縁膜１４直下にｐチャネル領域６０ａ（ゲート絶縁膜１４直下で導電型がｎ型からｐ型に反転した領域）が形成される。図１９，２１に示されるように、凸部７１Ａはｐ型ウェル半導体領域５Ａに接触しているので、同じ導電型（ｐ型）であるｐチャネル領域６０ａと表面部半導体層７Ａに電流経路が形成され、この電流経路を経てソース半導体領域１０Ａとドレイン半導体領域１１Ａの間に電流が流れる。つまり、ソース半導体領域１０Ａに存在するキャリアは、チャネル領域６０ａ、表面部半導体層７Ａ、ｐ型ウェル半導体領域５Ａ、およびドレイン半導体領域１１Ａを通る。
一方、図１９，２０に示されるように、凹部７２Ａはｐ型ウェル半導体領域５Ａに接触しておらず、一方側領域９２Ａと接触している。表面部半導体層７Ａと一方側領域９２Ａの導電型が反対（ｐ型とｎ型）であるため、表面部半導体層７Ａと一方側領域９２Ａの接触部分で電流経路が途絶え、ソース半導体領域１０Ａとドレイン半導体領域１１Ａの間に電流が流れない。
このように、電流が流れる部分と流れない部分を半導体装置１Ｆの奥行き方向（図１９におけるＹ方向）に交互に形成することにより、半導体装置１Ｆの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域１１Ａにおいて電流集中が生じるのを防止することができ、半導体装置１Ｆのオン耐圧の低下を防止することができる。
また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置１Ｆをコンパクト化することができる。より詳細には、凸部７１Ａでｐ型ウェル半導体領域５Ａと表面部半導体層７Ａが接触するので、ドレイン半導体領域１１Ａと表面部半導体層７Ａが実質的に同電位となり、表面部半導体層７Ａとドレイン半導体領域１１Ａを同電位にするためコンタクト半導体領域が不要となる。
（第８実施形態）
本発明の第８実施形態について、図面を参照しつつ説明する。
図２２は、本発明の第８実施形態に係る半導体装置の要部を示す平面図である。図２３は、図２２に示される半導体装置のＢ−Ｂ線断面図である。図２４は、図２２に示される半導体装置のＡ−Ａ線断面図である。なお、図２２においては、各電極およびフィールド酸化膜の図示を省略している。第８実施形態において、第７実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。
第８実施形態では、特許請求の範囲における「第１導電型」をｎ型、「第２導電型」をｐ型とした場合を例にとって説明する。
第８実施形態に係る半導体装置１Ｇでは、表面部半導体層７Ａと裏面部半導体層８Ａの間に、ボトム半導体層１７を形成している点が、第７実施形態と異なっている。
詳細には、図２３，２４に示されるように、活性層４Ａには、第７実施形態におけるドリフト領域９Ａの主領域９１Ａに代えて、ボトム半導体層１７が形成されている。ボトム半導体層１７のｎ型ウェル半導体領域６Ａ側は、ｎ型ウェル半導体領域６Ａに接している。ボトム半導体層１７は、ｎ型の不純物（典型的にはリン）を含んでいる。その不純物の濃度は、第７実施形態におけるドリフト領域９Ａの主領域９１Ａの不純物濃度よりも高くなっている。この構成によれば、ボトム半導体層１７を入れることにより耐圧を低下させることなく表面部半導体層７Ａの濃度を高くすることができ、半導体装置１Ｇのオン抵抗を低減することができる。
本発明は、発熱による耐圧低下を防止することができ、半導体装置のさらなるコンパクト化を可能にする半導体装置等に利用可能である。
１，１Ａ〜１Ｆ 横型半導体装置
２ 半導体基板
３ 埋込み酸化膜
４ 活性層
５ ｎ型ウェル半導体領域
６ ｐ型ウェル半導体領域
６１ 凸部
６２ 凹部
７ 表面部半導体層
７１ 凸部
７２ 凹部
８ 裏面部半導体層
９，９Ａ ドリフト領域
９１，９１Ａ 凸部
９２，９２Ａ 凹部
１０，１０Ａ ソース半導体領域
１１，１１Ａ ドレイン半導体領域
１３ ウェル用コンタクト半導体領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ フィールド酸化膜
１７ ボトム半導体層

Claims (6)

  1. 横型の半導体装置であって、
    半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、
    前記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
    前記活性層表面の一部領域に前記第２導電型ウェル領域の表面および前記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
    前記第２導電型ウェル領域の一部が、前記ゲート絶縁膜に沿って前記ゲート絶縁膜の長さよりもキャリア移動方向に長く前記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置。
  2. 横型の半導体装置であって、
    半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、
    前記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
    前記活性層表面の一部領域に前記第２導電型ウェル領域の表面および前記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
    前記第２導電型ウェル領域の一部が、前記ゲート絶縁膜に沿って前記ゲート絶縁膜の長さよりもキャリア移動方向に長く前記第１導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置。
  3. 横型の半導体装置であって、
    半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、
    前記活性層は、第１導電型ソース領域を取り囲む第２導電型ウェル領域と、第１導電型ドレイン領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
    前記活性層表面の一部領域に前記第２導電型ウェル領域の表面および前記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
    前記第１導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第２導電型層が積層され、
    前記表面部第２導電型層の一部と前記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。
  4. 横型の半導体装置であって、
    半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、
    前記活性層は、第１導電型エミッタ領域を取り囲む第２導電型ウェル領域と、第２導電型コレクタ領域を取り囲む第１導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
    前記活性層表面の一部領域に前記第２導電型ウェル領域の表面および前記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
    前記第１導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第２導電型層が形成され、
    前記表面部第２導電型層の一部と前記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。
  5. 横型の半導体装置であって、
    半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、
    前記活性層は、第２導電型ソース領域を取り囲む第１導電型ウェル領域と、第２導電型ドレイン領域を取り囲む第２導電型ウェル領域が、第１導電型ドリフト領域を両側から挟むように配置されて構成され、
    前記活性層表面の一部領域に前記第１導電型ウェル領域の表面および前記第１導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、
    前記第１導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第２導電型層が形成され、
    前記表面部第２導電型層の一部と前記第２導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。
  6. 前記表面部第２導電型層の一部が、前記ゲート絶縁膜に沿って前記第２導電型ウェル領域に向けて延伸されていることを特徴とする、請求項３乃至５いずれか１項に記載の半導体装置。
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