JP2004253427A - 炭化珪素半導体素子 - Google Patents
炭化珪素半導体素子 Download PDFInfo
- Publication number
- JP2004253427A JP2004253427A JP2003039317A JP2003039317A JP2004253427A JP 2004253427 A JP2004253427 A JP 2004253427A JP 2003039317 A JP2003039317 A JP 2003039317A JP 2003039317 A JP2003039317 A JP 2003039317A JP 2004253427 A JP2004253427 A JP 2004253427A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- drain
- silicon carbide
- drift
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を有する炭化珪素半導体素子を提供する。
【解決手段】ドリフト層２に接するベース層４、ドリフト層２表層にあるドレイン層３、ドリフト層２と離れてベース層４表層にあるソース層５、ベース層４とドリフト層２上にある表面導電層６、ドリフト層２とソース層５で挟まれたベース層４上にゲート絶縁膜８を介して位置するゲート電極９、ドレイン層３とソース層５に各々接続されたドレイン電極１１とソース電極１０を備え、ベース層４とドレイン層３間に空乏化形成層７を有する炭化珪素半導体素子。
【選択図】 図１
【解決手段】ドリフト層２に接するベース層４、ドリフト層２表層にあるドレイン層３、ドリフト層２と離れてベース層４表層にあるソース層５、ベース層４とドリフト層２上にある表面導電層６、ドリフト層２とソース層５で挟まれたベース層４上にゲート絶縁膜８を介して位置するゲート電極９、ドレイン層３とソース層５に各々接続されたドレイン電極１１とソース電極１０を備え、ベース層４とドレイン層３間に空乏化形成層７を有する炭化珪素半導体素子。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体素子、特に炭化珪素を用いた横型のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べて高硬度で薬品にも犯されにくく、バンドギャップが大きい半導体であることから、次世代のパワーデバイスや高温動作デバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているのが６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣである。そして、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする基板が広く用いられる。
【０００３】
炭化珪素半導体素子（ＳｉＣ半導体素子）は炭化珪素基板（ＳｉＣ基板）上に半導体素子の活性領域となるエピタキシャル成長層を形成し、この層に素子の種類に応じて必要な領域を設けることにより形成される。ＦＥＴの場合には、ソース・ドレイン領域及びゲート領域を設けることになる。特に、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴのなかでは、ゲート絶縁膜として熱酸化によって形成される酸化膜を用いたＭＯＳ（金属／酸化膜／半導体）型のＦＥＴが一般的に広く知られている。
【０００４】
図５は一般的な炭化珪素の横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、一般的な炭化珪素の横型ＭＯＳＦＥＴは、炭化珪素基板１００と、前記炭化珪素基板１００の主面上に第１導電型（ｎ型）のドリフト層１０１が形成されている。前記ドリフト層１０１の表面に形成された第１導電型（ｎ型）のドレイン層１０２と、前記ドリフト層１０１内に形成された第２導電型（ｐ型）のベース層１０３と、前記ベース層１０３内に形成された第１導電型（ｎ型）のソース層１０４と、前記ベース層１０３の上に形成されたゲート絶縁膜１０５と、前記ゲート絶縁膜１０５の上に形成されたゲート電極１０６と、前記ソース層１０４の上に形成されたソース電極１０７と、前記ドレイン層１０２の上に形成されたドレイン電極１０８とを備えている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−２１４６７９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の炭化珪素半導体素子では、以下のような不具合があった。
【０００７】
炭化珪素ではシリコンに加えて炭素が存在することから、酸化膜の界面において固定電荷による電子をトラップする準位が形成されてしまう。このために電流の流れるチャネル層となる反転層において、非常に低い電子のチャネル移動度しか実現せず、炭化珪素の横型ＭＯＳＦＥＴにおいて大電流を流すことは非常に困難であった。
【０００８】
この問題を解決するために、ゲート酸化膜とベース層との間にｎ型の蓄積型チャネル層をエピタキシャル成長によって形成させることが行われる。しかしながら、ドリフト層にもｎ型の蓄積型チャネル層が形成されるために、ドリフト層において耐圧をもたせることができなくなる。また、ドリフト層上に形成された蓄積型チャネル層をプラズマエッチングによって除去する場合には、プラズマ中のイオン及び電子の衝撃によってドリフト層表面に大きな損傷を与えてしまう。この結果、ドリフト層の表面に結晶欠陥が発生し、ソース・ドレイン間における耐圧特性が著しく低下してしまうという問題があった。
【０００９】
したがって、蓄積型チャネル層をエピタキシャル成長によって形成することによって良好なチャネル層を形成することに加えて、ドリフト層において高いソース・ドレイン耐圧を実現することが可能な横型ＭＯＳＦＥＴの実現が望まれていた。
【００１０】
そこで本発明の目的は、前記従来の問題点に鑑み、高い電流密度のドレイン電流を流すことが可能で、かつ高耐圧を有する炭化珪素半導体素子を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の炭化珪素半導体素子は、第１導電型のドリフト層と、前記ドリフト層に接して形成された第２導電型のベース層と、前記ドリフト層の表層に形成された第１導電型のドレイン層と、前記ドリフト層に対して間隔をおくように前記ベース層の表層に形成された第１導電型のソース層と、前記ベース層及び前記ドリフト層の上に形成された第１導電型の表面導電層と、前記ドリフト層と前記ソース層とで挟まれた前記ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層及び前記ソース層にそれぞれ電気的に接続されたドレイン電極及びソース電極とを備え、前記ベース層と前記ドレイン層との間に挟まれる位置に、前記表面導電層に接して第２導電型の空乏化形成層を有することを特徴とする。
【００１２】
【発明の実施の形態】
本発明の炭化珪素半導体素子は、第１導電型のドリフト層と、前記ドリフト層に接して形成された第２導電型のベース層と、前記ドリフト層の表層に形成された第１導電型のドレイン層と、前記ドリフト層に対して間隔をおくように前記ベース層の表層に形成された第１導電型のソース層と、前記ベース層及び前記ドリフト層の上に形成された第１導電型の表面導電層と、前記ドリフト層と前記ソース層とで挟まれた前記ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層及び前記ソース層にそれぞれ電気的に接続されたドレイン電極及びソース電極とを備え、前記ベース層と前記ドレイン層との間に挟まれる位置に、前記表面導電層に接して第２導電型の空乏化形成層を有することを特徴とする。
【００１３】
これにより、表面導電層がベース層内のゲート領域では蓄積型チャネル層として作用し、ゲート絶縁膜の界面における電子トラップ準位の影響を受けることなく電流が流れることが可能となることから、高い電流密度のドレイン電流を流すことが可能となる。さらに、ベース層とドレイン層の間のドリフト領域においては、表面導電層とその近傍に形成される空乏化形成層の両層内が共に空乏化して、スーパージャンクション構造となり、基板表面の電界集中を大幅に低減し、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１４】
ここで、空乏化形成層がベース層及びドレイン層に接していることが好ましい。これにより、ドリフト領域全域において、表面導電層と空乏化形成層とがスーパージャンクション構造となって、高いソース・ドレイン耐圧を実現することが可能となる。
【００１５】
ここで、空乏化形成層が表面導電層の上に形成されていてもよい。この場合でも、表面導電層と空乏化形成層とがスーパージャンクション構造となって、高いソース・ドレイン耐圧を実現することが可能となる。
【００１６】
また、ドリフト層が第２導電型の半導体活性層の表層に選択的に形成されていることが好ましい。これにより、同一基板上に複数の半導体素子を集積させる場合に、互いの半導体素子が電気的に絶縁されるために、他の半導体素子の影響を受けずに、それぞれの半導体素子について良好な特性を実現することが可能となる。
【００１７】
また、空乏化形成層における第２導電型のキャリア濃度が、表面導電層の第１導電型のキャリア濃度と実質的に等しいことが好ましい。これにより、ドリフト領域において表面導電層と空乏化形成層の両層内が、共により空乏化してスーパージャンクション構造となり、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１８】
また、空乏化形成層の厚みが、表面導電層の厚みと実質的に等しいことが好ましい。これにより、ドリフト領域において表面導電層と空乏化形成層の両層内が、共にほぼ完全に空乏化することによって、より良好なスーパージャンクション構造となり、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１９】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００２０】
（実施の形態１）
まず、本発明の実施の形態１である、表面導電層の下に空乏化形成層が形成され、空乏化形成層がベース層及びドレイン層の両方に接した構造の横型ＭＯＳＦＥＴについて説明する。
【００２１】
図１は、本実施の形態における炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、本実施の形態における横型ＭＯＳＦＥＴは、炭化珪素基板１と、前記炭化珪素基板１の主面上にｎ型のドリフト層２が形成されている。前記ドリフト層２の表層に形成されたｎ型のドレイン層３と、前記ドリフト層２内に形成されたｐ型のベース層４と、前記ベース層４内に形成されたｎ型のソース層５と、前記ベース層４及び前記ドリフト層２の上に形成されたｎ型の表面導電層６と、前記ベース層４と前記ドレイン層３との間に挟まれるように前記表面導電層６の下に形成され、前記ベース層４及び前記ドレイン層３の両方に接するｐ型の空乏化形成層７と、前記ベース層４の上に形成されたゲート絶縁膜８と、前記ゲート絶縁膜８の上に形成されたゲート電極９と、前記ソース層５の上に形成されたソース電極１０と、前記ドレイン層３の上に形成されたドレイン電極１１とを備えている。
【００２２】
次に、本実施の形態における横型ＭＯＳＦＥＴの作製方法について説明する。まず、炭化珪素基板１を準備する。炭化珪素基板１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０１８ｃｍ−３である。
【００２３】
次に、ＣＶＤ法により炭化珪素基板１上にｎ型のドリフト層２をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０１５ｃｍ−３のドリフト層２が形成される。
【００２４】
続いて、横型ＭＯＳＦＥＴのｐ型のベース層４を形成するために、ドリフト層２の表面に、例えばアルミニウム（Ａｌ）からなる注入マスクを形成する。この注入マスクは、ドリフト層２の一部分を覆い、ベース層４となる領域を開口している。そして、注入マスクの上方から、ドリフト層２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２の一部が、キャリア濃度が１×１０１７ｃｍ−３であるｐ型のベース層４となる。
【００２５】
次に、前記の注入マスクを除去した後、更に、空乏化形成層７を形成するためにベース層４を覆い、ドリフト層２を開口するようなＡｌからなる注入マスクを形成する。そして、注入マスクの上方からドリフト層２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２内にキャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍであるｐ型の空乏化形成層７が形成される。
【００２６】
続いて、ＣＶＤ法によりベース層４及びドリフト層２の表面にｎ型の表面導電層６をエピタキシャル成長させる。これによって、キャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍの表面導電層６が形成される。
【００２７】
次に、ソース層５及びドレイン層３を形成するために窒素イオンをそれぞれベース層４の一部分及びドリフト層２の一部分に注入し、活性化アニールを行う。これにより、ベース層４の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のソース層５となり、ドリフト層２の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のドレイン層３となる。
【００２８】
次に、１１００℃で熱酸化することで基板表面に厚さ３０ｎｍのゲート絶縁膜８を形成し、ベース層４上を残して除去する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース層５及びドレイン層３にＮｉを蒸着する。続いて、加熱炉を用いて１０００℃で加熱することにより、ソース層５上にソース電極１０を、ドレイン層３上にドレイン電極１１をそれぞれ形成する。
【００２９】
最後に、ゲート絶縁膜８上にアルミニウムを蒸着して、ゲート電極９の形成を行う。
【００３０】
次に、本実施の形態に係る蓄積型の横型ＭＯＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
【００３１】
比較のために、図５に示すような、従来の炭化珪素を用いた横型ＭＯＳＦＥＴを比較例として準備した。なお、空乏化形成層及び表面導電層以外の構造は全て本実施の形態の横型ＭＯＳＦＥＴと同一とした。
【００３２】
本実施の形態及び比較例の横型ＭＯＳＦＥＴについて、ゲートに電圧を印加した場合のドレイン電流を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてドレイン電流が２桁以上流れることが判明した。この理由としては、次のことが考えられる。
【００３３】
まず、比較例の横型ＭＯＳＦＥＴでは、酸化膜の界面において固定電荷による電子をトラップする準位が形成されているために、ベース層内のゲート領域（チャネル層）で非常に大きい抵抗成分を有することになる。このために、高い電流密度のドレイン電流を流すことができない。
【００３４】
これに対し、本実施の形態の横型ＭＯＳＦＥＴでは、ベース層上に形成された表面導電層が蓄積型チャネルとして働き、その部分を電流が流れるために、酸化膜の界面における電子のトラップ準位の影響を受けない。このために、高い電流密度のドレイン電流を流すことが可能となる。
【００３５】
さらに、ソース・ドレイン耐圧を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてソース・ドレイン耐圧が２倍であることが判明した。この理由としては、次のことが考えられる。
【００３６】
まず、比較例の横型ＭＯＳＦＥＴでは、ドリフト層の表面における電界集中のために、高い耐圧を実現することができない。
【００３７】
これに対し、本実施の形態の横型ＭＯＳＦＥＴでは、ドリフト層上に形成された空乏化形成層及び表面導電層によって、いわゆるスーパージャンクション構造が形成され、ドリフト層の表層部分に空乏層が形成されるので、電界集中が起こらない。このために、高いソース・ドレイン耐圧を実現することが可能となる。
【００３８】
以上のことから、ドリフト層上に形成される空乏化形成層がベース層及びドレイン層の両方に接し、表面導電層が空乏化形成層の上に形成することにより、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を実現する横型ＭＯＳＦＥＴを作製することができた。
【００３９】
なお、本実施の形態においては、空乏化形成層がベース層及びドレイン層の両方に接していたが、図２に示すように空乏化形成層１２がベース層４のみに接していても、前記図１に示す構造の横型ＭＯＳＦＥＴと同様の効果があることを確認した。ただし、空乏化形成層がベース層及びドレイン層の両方に接している方が、ドリフト層の表層全域にわたって空乏層が形成されるので電界集中がより発生しにくく、より高い耐圧を実現することができる。
【００４０】
なお、本実施の形態においては、ｎ型の炭化珪素基板の表層部分にドリフト層が設けられていたが、図３に示すようにｐ型半導体活性層１３の表層部分に選択的にドリフト層１４を設けても、前記図１に示す構造の横型ＭＯＳＦＥＴと同様の効果があることを確認した。
【００４１】
なお、本実施の形態においては、表面導電層として一様な濃度分布のｎ型ドープ層を用いたが、デルタドープ構造のドープ層を用いても本発明の効果があることを確認した。
【００４２】
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても本発明の効果があることを確認した。
【００４３】
（実施の形態２）
次に、本発明の実施の形態２である、表面導電層の上に空乏化形成層が形成された構造の横型ＭＯＳＦＥＴについて説明する。
【００４４】
図４は、本実施の形態における炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、本実施の形態における横型ＭＯＳＦＥＴは、炭化珪素基板２１と、前記炭化珪素基板２１の主面上にｎ型のドリフト層２２が形成されている。前記ドリフト層２２の表面に形成されたｎ型のドレイン層２３と、前記ドリフト層２２内に形成されたｐ型のベース層２４と、前記ベース層２４内に形成されたｎ型のソース層２５と、前記ベース層２４及び前記ドリフト層２２の上に形成されたｎ型の表面導電層２６と、前記表面導電層２６の上に形成されたｐ型の空乏化形成層２７と、前記ベース層２４の上に形成されたゲート絶縁膜２８と、前記ゲート絶縁膜２８の上に形成されたゲート電極２９と、前記ソース層２５の上に形成されたソース電極３０と、前記ドレイン層２３の上に形成されたドレイン電極３１とを備えている。
【００４５】
次に、本実施の形態における横型ＭＯＳＦＥＴの作製方法について説明する。まず、炭化珪素基板２１を準備する。炭化珪素基板２１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０１８ｃｍ−３である。
【００４６】
次に、ＣＶＤ法により炭化珪素基板２１上にｎ型のドリフト層２２をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０１５ｃｍ−３のドリフト層２２が形成される。
【００４７】
続いて、横型ＭＯＳＦＥＴのｐ型のベース層２４を形成するために、ドリフト層２２の表面に、例えばアルミニウム（Ａｌ）からなる注入マスクを形成する。この注入マスクは、ドリフト層２２の一部分を覆い、ベース層２４となる領域を開口している。そして、注入マスクの上方から、ドリフト層２２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２２の一部が、キャリア濃度が１×１０１７ｃｍ−３であるｐ型のベース層２４となる。
【００４８】
続いて、ＣＶＤ法によりベース層２４及びドリフト層２２の表面にｎ型の表面導電層２６をエピタキシャル成長させる。これによって、キャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍの表面導電層２６が形成される。
【００４９】
次に、ＣＶＤ法により表面導電層２６の上に空乏化形成層２７をエピタキシャル成長させる。これにより、表面導電層上にキャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍであるｐ型の空乏化形成層２７が形成される。
【００５０】
次に、ソース層２５及びドレイン層２３を形成するために窒素イオンをそれぞれベース層２４の一部分及びドリフト層２２の一部分に注入し、活性化アニールを行う。これにより、ベース層２４の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のソース層２５となり、ドリフト層２２の一部分がキャリア濃度が１×１０１８ｃｍ−３のｎ型のドレイン層２３となる。
【００５１】
次に、１１００℃で熱酸化することで基板表面に厚さ３０ｎｍのゲート絶縁膜２８を形成し、ベース層２４上を残して除去する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース層２５及びドレイン層２３にＮｉを蒸着する。続いて、加熱炉を用いて１０００℃で加熱することにより、ソース層２５上にソース電極３０を、ドレイン層２３上にドレイン電極３１をそれぞれ形成する。
【００５２】
最後に、ゲート絶縁膜２８上にアルミニウムを蒸着して、ゲート電極２９の形成を行う。
【００５３】
次に、本実施の形態に係る蓄積型の横型ＭＯＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
【００５４】
比較のために、図５に示すような、従来の炭化珪素を用いた横型ＭＯＳＦＥＴを比較例として準備した。なお、空乏化形成層及び表面導電層以外の構造は全て本実施の形態の横型ＭＯＳＦＥＴと同一とした。
【００５５】
本実施の形態及び比較例の横型ＭＯＳＦＥＴについて、ゲートに電圧を印加した場合のドレイン電流を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてドレイン電流が２桁以上流れることが判明した。これは、本実施の形態の横型ＭＯＳＦＥＴでは、ベース層上に形成された表面導電層が蓄積型チャネルとして働き、その部分を電流が流れるために、酸化膜の界面における電子のトラップ準位の影響を受けない。このために、高い電流密度のドレイン電流を流すことが可能となる。
【００５６】
さらに、ソース・ドレイン耐圧を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてソース・ドレイン耐圧が２倍であることが判明した。これは、本実施の形態の横型ＭＯＳＦＥＴでは、空乏化形成層及び表面導電層によってドリフト層の表層部分に空乏層が形成されて、電界集中を低減させるためであると考えられる。
【００５７】
以上のことから、表面導電層の上に空乏化形成層を形成することにより、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を実現する横型ＭＯＳＦＥＴを作製することができた。
【００５８】
【発明の効果】
以上のように本発明によると、従来の技術では実現できなかった、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を有する炭化珪素半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【図２】同実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴにおいて、空乏化形成層がベース層のみに接している横型ＭＯＳＦＥＴの構造を示す断面図
【図３】同実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴにおいて、ｐ型半導体活性層の表面に選択的にドリフト層が設けられている横型ＭＯＳＦＥＴの構造を示す断面図
【図４】本発明の他の実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【図５】従来の炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【符号の説明】
１，２１，１００ 炭化珪素基板
２，１４，２２，１０１ ドリフト層
３，２３，１０２ ドレイン層
４，２４，１０３ ベース層
５，２５，１０４ ソース層
６，２６ 表面導電層
７，１２，２７ 空乏化形成層
８，２８，１０５ ゲート絶縁膜
９，２９，１０６ ゲート電極
１０，３０，１０７ ソース電極
１１，３１，１０８ ドレイン電極
１３ ｐ型半導体活性層
【発明の属する技術分野】
本発明は、炭化珪素半導体素子、特に炭化珪素を用いた横型のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べて高硬度で薬品にも犯されにくく、バンドギャップが大きい半導体であることから、次世代のパワーデバイスや高温動作デバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているのが６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣである。そして、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする基板が広く用いられる。
【０００３】
炭化珪素半導体素子（ＳｉＣ半導体素子）は炭化珪素基板（ＳｉＣ基板）上に半導体素子の活性領域となるエピタキシャル成長層を形成し、この層に素子の種類に応じて必要な領域を設けることにより形成される。ＦＥＴの場合には、ソース・ドレイン領域及びゲート領域を設けることになる。特に、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴのなかでは、ゲート絶縁膜として熱酸化によって形成される酸化膜を用いたＭＯＳ（金属／酸化膜／半導体）型のＦＥＴが一般的に広く知られている。
【０００４】
図５は一般的な炭化珪素の横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、一般的な炭化珪素の横型ＭＯＳＦＥＴは、炭化珪素基板１００と、前記炭化珪素基板１００の主面上に第１導電型（ｎ型）のドリフト層１０１が形成されている。前記ドリフト層１０１の表面に形成された第１導電型（ｎ型）のドレイン層１０２と、前記ドリフト層１０１内に形成された第２導電型（ｐ型）のベース層１０３と、前記ベース層１０３内に形成された第１導電型（ｎ型）のソース層１０４と、前記ベース層１０３の上に形成されたゲート絶縁膜１０５と、前記ゲート絶縁膜１０５の上に形成されたゲート電極１０６と、前記ソース層１０４の上に形成されたソース電極１０７と、前記ドレイン層１０２の上に形成されたドレイン電極１０８とを備えている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−２１４６７９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の炭化珪素半導体素子では、以下のような不具合があった。
【０００７】
炭化珪素ではシリコンに加えて炭素が存在することから、酸化膜の界面において固定電荷による電子をトラップする準位が形成されてしまう。このために電流の流れるチャネル層となる反転層において、非常に低い電子のチャネル移動度しか実現せず、炭化珪素の横型ＭＯＳＦＥＴにおいて大電流を流すことは非常に困難であった。
【０００８】
この問題を解決するために、ゲート酸化膜とベース層との間にｎ型の蓄積型チャネル層をエピタキシャル成長によって形成させることが行われる。しかしながら、ドリフト層にもｎ型の蓄積型チャネル層が形成されるために、ドリフト層において耐圧をもたせることができなくなる。また、ドリフト層上に形成された蓄積型チャネル層をプラズマエッチングによって除去する場合には、プラズマ中のイオン及び電子の衝撃によってドリフト層表面に大きな損傷を与えてしまう。この結果、ドリフト層の表面に結晶欠陥が発生し、ソース・ドレイン間における耐圧特性が著しく低下してしまうという問題があった。
【０００９】
したがって、蓄積型チャネル層をエピタキシャル成長によって形成することによって良好なチャネル層を形成することに加えて、ドリフト層において高いソース・ドレイン耐圧を実現することが可能な横型ＭＯＳＦＥＴの実現が望まれていた。
【００１０】
そこで本発明の目的は、前記従来の問題点に鑑み、高い電流密度のドレイン電流を流すことが可能で、かつ高耐圧を有する炭化珪素半導体素子を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の炭化珪素半導体素子は、第１導電型のドリフト層と、前記ドリフト層に接して形成された第２導電型のベース層と、前記ドリフト層の表層に形成された第１導電型のドレイン層と、前記ドリフト層に対して間隔をおくように前記ベース層の表層に形成された第１導電型のソース層と、前記ベース層及び前記ドリフト層の上に形成された第１導電型の表面導電層と、前記ドリフト層と前記ソース層とで挟まれた前記ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層及び前記ソース層にそれぞれ電気的に接続されたドレイン電極及びソース電極とを備え、前記ベース層と前記ドレイン層との間に挟まれる位置に、前記表面導電層に接して第２導電型の空乏化形成層を有することを特徴とする。
【００１２】
【発明の実施の形態】
本発明の炭化珪素半導体素子は、第１導電型のドリフト層と、前記ドリフト層に接して形成された第２導電型のベース層と、前記ドリフト層の表層に形成された第１導電型のドレイン層と、前記ドリフト層に対して間隔をおくように前記ベース層の表層に形成された第１導電型のソース層と、前記ベース層及び前記ドリフト層の上に形成された第１導電型の表面導電層と、前記ドリフト層と前記ソース層とで挟まれた前記ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層及び前記ソース層にそれぞれ電気的に接続されたドレイン電極及びソース電極とを備え、前記ベース層と前記ドレイン層との間に挟まれる位置に、前記表面導電層に接して第２導電型の空乏化形成層を有することを特徴とする。
【００１３】
これにより、表面導電層がベース層内のゲート領域では蓄積型チャネル層として作用し、ゲート絶縁膜の界面における電子トラップ準位の影響を受けることなく電流が流れることが可能となることから、高い電流密度のドレイン電流を流すことが可能となる。さらに、ベース層とドレイン層の間のドリフト領域においては、表面導電層とその近傍に形成される空乏化形成層の両層内が共に空乏化して、スーパージャンクション構造となり、基板表面の電界集中を大幅に低減し、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１４】
ここで、空乏化形成層がベース層及びドレイン層に接していることが好ましい。これにより、ドリフト領域全域において、表面導電層と空乏化形成層とがスーパージャンクション構造となって、高いソース・ドレイン耐圧を実現することが可能となる。
【００１５】
ここで、空乏化形成層が表面導電層の上に形成されていてもよい。この場合でも、表面導電層と空乏化形成層とがスーパージャンクション構造となって、高いソース・ドレイン耐圧を実現することが可能となる。
【００１６】
また、ドリフト層が第２導電型の半導体活性層の表層に選択的に形成されていることが好ましい。これにより、同一基板上に複数の半導体素子を集積させる場合に、互いの半導体素子が電気的に絶縁されるために、他の半導体素子の影響を受けずに、それぞれの半導体素子について良好な特性を実現することが可能となる。
【００１７】
また、空乏化形成層における第２導電型のキャリア濃度が、表面導電層の第１導電型のキャリア濃度と実質的に等しいことが好ましい。これにより、ドリフト領域において表面導電層と空乏化形成層の両層内が、共により空乏化してスーパージャンクション構造となり、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１８】
また、空乏化形成層の厚みが、表面導電層の厚みと実質的に等しいことが好ましい。これにより、ドリフト領域において表面導電層と空乏化形成層の両層内が、共にほぼ完全に空乏化することによって、より良好なスーパージャンクション構造となり、より高いソース・ドレイン耐圧を実現することが可能となる。
【００１９】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００２０】
（実施の形態１）
まず、本発明の実施の形態１である、表面導電層の下に空乏化形成層が形成され、空乏化形成層がベース層及びドレイン層の両方に接した構造の横型ＭＯＳＦＥＴについて説明する。
【００２１】
図１は、本実施の形態における炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、本実施の形態における横型ＭＯＳＦＥＴは、炭化珪素基板１と、前記炭化珪素基板１の主面上にｎ型のドリフト層２が形成されている。前記ドリフト層２の表層に形成されたｎ型のドレイン層３と、前記ドリフト層２内に形成されたｐ型のベース層４と、前記ベース層４内に形成されたｎ型のソース層５と、前記ベース層４及び前記ドリフト層２の上に形成されたｎ型の表面導電層６と、前記ベース層４と前記ドレイン層３との間に挟まれるように前記表面導電層６の下に形成され、前記ベース層４及び前記ドレイン層３の両方に接するｐ型の空乏化形成層７と、前記ベース層４の上に形成されたゲート絶縁膜８と、前記ゲート絶縁膜８の上に形成されたゲート電極９と、前記ソース層５の上に形成されたソース電極１０と、前記ドレイン層３の上に形成されたドレイン電極１１とを備えている。
【００２２】
次に、本実施の形態における横型ＭＯＳＦＥＴの作製方法について説明する。まず、炭化珪素基板１を準備する。炭化珪素基板１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０１８ｃｍ−３である。
【００２３】
次に、ＣＶＤ法により炭化珪素基板１上にｎ型のドリフト層２をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０１５ｃｍ−３のドリフト層２が形成される。
【００２４】
続いて、横型ＭＯＳＦＥＴのｐ型のベース層４を形成するために、ドリフト層２の表面に、例えばアルミニウム（Ａｌ）からなる注入マスクを形成する。この注入マスクは、ドリフト層２の一部分を覆い、ベース層４となる領域を開口している。そして、注入マスクの上方から、ドリフト層２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２の一部が、キャリア濃度が１×１０１７ｃｍ−３であるｐ型のベース層４となる。
【００２５】
次に、前記の注入マスクを除去した後、更に、空乏化形成層７を形成するためにベース層４を覆い、ドリフト層２を開口するようなＡｌからなる注入マスクを形成する。そして、注入マスクの上方からドリフト層２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２内にキャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍであるｐ型の空乏化形成層７が形成される。
【００２６】
続いて、ＣＶＤ法によりベース層４及びドリフト層２の表面にｎ型の表面導電層６をエピタキシャル成長させる。これによって、キャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍの表面導電層６が形成される。
【００２７】
次に、ソース層５及びドレイン層３を形成するために窒素イオンをそれぞれベース層４の一部分及びドリフト層２の一部分に注入し、活性化アニールを行う。これにより、ベース層４の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のソース層５となり、ドリフト層２の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のドレイン層３となる。
【００２８】
次に、１１００℃で熱酸化することで基板表面に厚さ３０ｎｍのゲート絶縁膜８を形成し、ベース層４上を残して除去する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース層５及びドレイン層３にＮｉを蒸着する。続いて、加熱炉を用いて１０００℃で加熱することにより、ソース層５上にソース電極１０を、ドレイン層３上にドレイン電極１１をそれぞれ形成する。
【００２９】
最後に、ゲート絶縁膜８上にアルミニウムを蒸着して、ゲート電極９の形成を行う。
【００３０】
次に、本実施の形態に係る蓄積型の横型ＭＯＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
【００３１】
比較のために、図５に示すような、従来の炭化珪素を用いた横型ＭＯＳＦＥＴを比較例として準備した。なお、空乏化形成層及び表面導電層以外の構造は全て本実施の形態の横型ＭＯＳＦＥＴと同一とした。
【００３２】
本実施の形態及び比較例の横型ＭＯＳＦＥＴについて、ゲートに電圧を印加した場合のドレイン電流を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてドレイン電流が２桁以上流れることが判明した。この理由としては、次のことが考えられる。
【００３３】
まず、比較例の横型ＭＯＳＦＥＴでは、酸化膜の界面において固定電荷による電子をトラップする準位が形成されているために、ベース層内のゲート領域（チャネル層）で非常に大きい抵抗成分を有することになる。このために、高い電流密度のドレイン電流を流すことができない。
【００３４】
これに対し、本実施の形態の横型ＭＯＳＦＥＴでは、ベース層上に形成された表面導電層が蓄積型チャネルとして働き、その部分を電流が流れるために、酸化膜の界面における電子のトラップ準位の影響を受けない。このために、高い電流密度のドレイン電流を流すことが可能となる。
【００３５】
さらに、ソース・ドレイン耐圧を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてソース・ドレイン耐圧が２倍であることが判明した。この理由としては、次のことが考えられる。
【００３６】
まず、比較例の横型ＭＯＳＦＥＴでは、ドリフト層の表面における電界集中のために、高い耐圧を実現することができない。
【００３７】
これに対し、本実施の形態の横型ＭＯＳＦＥＴでは、ドリフト層上に形成された空乏化形成層及び表面導電層によって、いわゆるスーパージャンクション構造が形成され、ドリフト層の表層部分に空乏層が形成されるので、電界集中が起こらない。このために、高いソース・ドレイン耐圧を実現することが可能となる。
【００３８】
以上のことから、ドリフト層上に形成される空乏化形成層がベース層及びドレイン層の両方に接し、表面導電層が空乏化形成層の上に形成することにより、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を実現する横型ＭＯＳＦＥＴを作製することができた。
【００３９】
なお、本実施の形態においては、空乏化形成層がベース層及びドレイン層の両方に接していたが、図２に示すように空乏化形成層１２がベース層４のみに接していても、前記図１に示す構造の横型ＭＯＳＦＥＴと同様の効果があることを確認した。ただし、空乏化形成層がベース層及びドレイン層の両方に接している方が、ドリフト層の表層全域にわたって空乏層が形成されるので電界集中がより発生しにくく、より高い耐圧を実現することができる。
【００４０】
なお、本実施の形態においては、ｎ型の炭化珪素基板の表層部分にドリフト層が設けられていたが、図３に示すようにｐ型半導体活性層１３の表層部分に選択的にドリフト層１４を設けても、前記図１に示す構造の横型ＭＯＳＦＥＴと同様の効果があることを確認した。
【００４１】
なお、本実施の形態においては、表面導電層として一様な濃度分布のｎ型ドープ層を用いたが、デルタドープ構造のドープ層を用いても本発明の効果があることを確認した。
【００４２】
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても本発明の効果があることを確認した。
【００４３】
（実施の形態２）
次に、本発明の実施の形態２である、表面導電層の上に空乏化形成層が形成された構造の横型ＭＯＳＦＥＴについて説明する。
【００４４】
図４は、本実施の形態における炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、本実施の形態における横型ＭＯＳＦＥＴは、炭化珪素基板２１と、前記炭化珪素基板２１の主面上にｎ型のドリフト層２２が形成されている。前記ドリフト層２２の表面に形成されたｎ型のドレイン層２３と、前記ドリフト層２２内に形成されたｐ型のベース層２４と、前記ベース層２４内に形成されたｎ型のソース層２５と、前記ベース層２４及び前記ドリフト層２２の上に形成されたｎ型の表面導電層２６と、前記表面導電層２６の上に形成されたｐ型の空乏化形成層２７と、前記ベース層２４の上に形成されたゲート絶縁膜２８と、前記ゲート絶縁膜２８の上に形成されたゲート電極２９と、前記ソース層２５の上に形成されたソース電極３０と、前記ドレイン層２３の上に形成されたドレイン電極３１とを備えている。
【００４５】
次に、本実施の形態における横型ＭＯＳＦＥＴの作製方法について説明する。まず、炭化珪素基板２１を準備する。炭化珪素基板２１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０１８ｃｍ−３である。
【００４６】
次に、ＣＶＤ法により炭化珪素基板２１上にｎ型のドリフト層２２をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０１５ｃｍ−３のドリフト層２２が形成される。
【００４７】
続いて、横型ＭＯＳＦＥＴのｐ型のベース層２４を形成するために、ドリフト層２２の表面に、例えばアルミニウム（Ａｌ）からなる注入マスクを形成する。この注入マスクは、ドリフト層２２の一部分を覆い、ベース層２４となる領域を開口している。そして、注入マスクの上方から、ドリフト層２２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ドリフト層２２の一部が、キャリア濃度が１×１０１７ｃｍ−３であるｐ型のベース層２４となる。
【００４８】
続いて、ＣＶＤ法によりベース層２４及びドリフト層２２の表面にｎ型の表面導電層２６をエピタキシャル成長させる。これによって、キャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍの表面導電層２６が形成される。
【００４９】
次に、ＣＶＤ法により表面導電層２６の上に空乏化形成層２７をエピタキシャル成長させる。これにより、表面導電層上にキャリア濃度が２×１０１７ｃｍ−３で厚みが２００ｎｍであるｐ型の空乏化形成層２７が形成される。
【００５０】
次に、ソース層２５及びドレイン層２３を形成するために窒素イオンをそれぞれベース層２４の一部分及びドリフト層２２の一部分に注入し、活性化アニールを行う。これにより、ベース層２４の一部分が、キャリア濃度が１×１０１８ｃｍ−３のｎ型のソース層２５となり、ドリフト層２２の一部分がキャリア濃度が１×１０１８ｃｍ−３のｎ型のドレイン層２３となる。
【００５１】
次に、１１００℃で熱酸化することで基板表面に厚さ３０ｎｍのゲート絶縁膜２８を形成し、ベース層２４上を残して除去する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース層２５及びドレイン層２３にＮｉを蒸着する。続いて、加熱炉を用いて１０００℃で加熱することにより、ソース層２５上にソース電極３０を、ドレイン層２３上にドレイン電極３１をそれぞれ形成する。
【００５２】
最後に、ゲート絶縁膜２８上にアルミニウムを蒸着して、ゲート電極２９の形成を行う。
【００５３】
次に、本実施の形態に係る蓄積型の横型ＭＯＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
【００５４】
比較のために、図５に示すような、従来の炭化珪素を用いた横型ＭＯＳＦＥＴを比較例として準備した。なお、空乏化形成層及び表面導電層以外の構造は全て本実施の形態の横型ＭＯＳＦＥＴと同一とした。
【００５５】
本実施の形態及び比較例の横型ＭＯＳＦＥＴについて、ゲートに電圧を印加した場合のドレイン電流を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてドレイン電流が２桁以上流れることが判明した。これは、本実施の形態の横型ＭＯＳＦＥＴでは、ベース層上に形成された表面導電層が蓄積型チャネルとして働き、その部分を電流が流れるために、酸化膜の界面における電子のトラップ準位の影響を受けない。このために、高い電流密度のドレイン電流を流すことが可能となる。
【００５６】
さらに、ソース・ドレイン耐圧を測定して比較した。その結果、本実施の形態の横型ＭＯＳＦＥＴでは、比較例の横型ＭＯＳＦＥＴにくらべてソース・ドレイン耐圧が２倍であることが判明した。これは、本実施の形態の横型ＭＯＳＦＥＴでは、空乏化形成層及び表面導電層によってドリフト層の表層部分に空乏層が形成されて、電界集中を低減させるためであると考えられる。
【００５７】
以上のことから、表面導電層の上に空乏化形成層を形成することにより、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を実現する横型ＭＯＳＦＥＴを作製することができた。
【００５８】
【発明の効果】
以上のように本発明によると、従来の技術では実現できなかった、高い電流密度のドレイン電流を流すことが可能で、かつ高いソース・ドレイン耐圧を有する炭化珪素半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【図２】同実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴにおいて、空乏化形成層がベース層のみに接している横型ＭＯＳＦＥＴの構造を示す断面図
【図３】同実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴにおいて、ｐ型半導体活性層の表面に選択的にドリフト層が設けられている横型ＭＯＳＦＥＴの構造を示す断面図
【図４】本発明の他の実施の形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【図５】従来の炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図
【符号の説明】
１，２１，１００ 炭化珪素基板
２，１４，２２，１０１ ドリフト層
３，２３，１０２ ドレイン層
４，２４，１０３ ベース層
５，２５，１０４ ソース層
６，２６ 表面導電層
７，１２，２７ 空乏化形成層
８，２８，１０５ ゲート絶縁膜
９，２９，１０６ ゲート電極
１０，３０，１０７ ソース電極
１１，３１，１０８ ドレイン電極
１３ ｐ型半導体活性層
Claims (6)
- 第１導電型のドリフト層と、前記ドリフト層に接して形成された第２導電型のベース層と、前記ドリフト層の表層に形成された第１導電型のドレイン層と、前記ドリフト層に対して間隔をおくように前記ベース層の表層に形成された第１導電型のソース層と、前記ベース層及び前記ドリフト層の上に形成された第１導電型の表面導電層と、前記ドリフト層と前記ソース層とで挟まれた前記ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層及び前記ソース層にそれぞれ電気的に接続されたドレイン電極及びソース電極とを備え、前記ベース層と前記ドレイン層との間に挟まれる位置に、前記表面導電層に接して第２導電型の空乏化形成層を有することを特徴とする炭化珪素半導体素子。
- 空乏化形成層がベース層及びドレイン層に接していることを特徴とする、請求項１記載の炭化珪素半導体素子。
- 空乏化形成層が表面導電層の上に形成されていることを特徴とする、請求項２記載の炭化珪素半導体素子。
- ドリフト層が第２導電型の半導体活性層の表層に形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の炭化珪素半導体素子。
- 空乏化形成層における第２導電型のキャリア濃度が、表面導電層における第１導電型のキャリア濃度と実質的に等しいことを特徴とする、請求項１〜４のいずれか１項に記載の炭化珪素半導体素子。
- 空乏化形成層の厚みが、表面導電層の厚みと実質的に等しいことを特徴とする、請求項５記載の炭化珪素半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003039317A JP2004253427A (ja) | 2003-02-18 | 2003-02-18 | 炭化珪素半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003039317A JP2004253427A (ja) | 2003-02-18 | 2003-02-18 | 炭化珪素半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004253427A true JP2004253427A (ja) | 2004-09-09 |
Family
ID=33023527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003039317A Pending JP2004253427A (ja) | 2003-02-18 | 2003-02-18 | 炭化珪素半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004253427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134284A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2012157025A1 (ja) * | 2011-05-17 | 2012-11-22 | トヨタ自動車株式会社 | 半導体装置 |
| KR20160027290A (ko) * | 2014-08-28 | 2016-03-10 | 한국전기연구원 | 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 |
-
2003
- 2003-02-18 JP JP2003039317A patent/JP2004253427A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134284A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2012157025A1 (ja) * | 2011-05-17 | 2012-11-22 | トヨタ自動車株式会社 | 半導体装置 |
| KR20160027290A (ko) * | 2014-08-28 | 2016-03-10 | 한국전기연구원 | 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 |
| KR101964153B1 (ko) * | 2014-08-28 | 2019-04-03 | 한국전기연구원 | 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5603008B2 (ja) | 大きな反転層移動度を有するＳｉＣＭＯＳＦＥＴの形成方法 | |
| JP5199072B2 (ja) | チャネル領域の平滑な表面を有するシリコンカーバイドデバイスを作製する方法 | |
| JP5202308B2 (ja) | 双方向遮断能力を有する高電圧炭化ケイ素ｍｏｓバイポーラデバイスおよびその製造方法 | |
| JP4843854B2 (ja) | Ｍｏｓデバイス | |
| JP3620513B2 (ja) | 炭化珪素半導体装置 | |
| US20120056202A1 (en) | Semiconductor device | |
| US20040104429A1 (en) | SiC-MISFET and method for fabricating the same | |
| JP3428459B2 (ja) | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 | |
| JPWO2007086196A1 (ja) | 炭化珪素半導体装置の製造方法 | |
| KR20070000386A (ko) | 반도체소자 | |
| JPWO2002043157A1 (ja) | 半導体装置およびその製造方法 | |
| US20150380494A1 (en) | Semiconductor device | |
| JP5649152B1 (ja) | 半導体装置及びその製造方法 | |
| EP1705712A1 (en) | Method for manufacturing junction semiconductor device | |
| JP4532853B2 (ja) | 半導体装置 | |
| JP6183087B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP2005051096A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3972450B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| WO2014002597A1 (ja) | 炭化珪素半導体装置 | |
| JP3941641B2 (ja) | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 | |
| JP3637052B2 (ja) | ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| JP7074173B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005019494A (ja) | 半導体装置およびその製造方法 | |
| JP2006237116A (ja) | 半導体装置 |