JP2005019494A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ノーマリーオフで且つ高いチャネル移動度を有する高耐圧な半導体装置およびその製造方法を提供する。
【解決手段】第１導電型半導体基板１の第１主面上に形成されたこれよりも低不純物濃度の第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の表層部の所定領域に形成された所定深さの第２導電型ベース領域３ａ、３ｂと、これらの表層部の所定領域に形成され、これらの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように形成された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向して形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８と、半導体基体１００の所定の位置に形成されたドレイン電極９とを備えている。
【選択図】 図１
【解決手段】第１導電型半導体基板１の第１主面上に形成されたこれよりも低不純物濃度の第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の表層部の所定領域に形成された所定深さの第２導電型ベース領域３ａ、３ｂと、これらの表層部の所定領域に形成され、これらの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように形成された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向して形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８と、半導体基体１００の所定の位置に形成されたドレイン電極９とを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開平９−７４１９３号公報
【特許文献２】特開平１０−３０８５１０号公報。
【０００３】
従来の半導体装置（プレーナ型パワーＭＯＳＦＥＴ）は、例えば上記特許文献２に開示されている。この半導体装置では、Ｎ＋型の炭化珪素半導体基板上に炭化珪素半導体基板より低い不純物濃度を有するＮ−型の炭化珪素エピタキシャル層が形成され、炭化珪素エピタキシャル層の表面の所定位置にはＰ−型のベース領域が形成され、ベース領域の表面の所定位置にはＮ＋型のソース領域が形成されている。また、ベース領域の表面にはソース領域と炭化珪素エピタキシャル層を繋ぐように、Ｎ−型の表面チャネル領域が形成され、表面チャネル領域の表面にはゲート絶縁膜を介してＰ＋型の多結晶シリコンからなるゲート電極が形成されている。ソース領域に接するようにソース電極が形成され、炭化珪素半導体基板の裏面に接するようにドレイン電極が形成されている。なお、ゲート電極とソース電極とは層間絶縁膜によって電気的に絶縁されている。
この半導体装置においては、ドレイン電極とソース電極との間に電圧を印加した状態で、ゲート電極に電圧を印加するとゲート絶縁膜を介した表面チャネル領域に蓄積層が形成され、その結果、ソース領域から表面チャネル領域、炭化珪素エピタキシャル層を経てドレイン電極へと電子が流れる機構となっている。
【０００４】
【発明が解決しようとする課題】
しかし、上記のようなＭＯＳＦＥＴでは、ゲート絶縁膜とＮ−型の表面チャネル領域との界面に不完全な結晶構造が存在する。このためゲート電極に電圧を印加して形成した蓄積層には多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができないという問題があった。この問題について、表面チャネル領域の不純物濃度を高く設定することで移動度を大きくする方法もあるが、このＭＯＳＦＥＴは、ゲート電極に電圧を印加していない状態では、Ｐ＋型の多結晶シリコンゲート電極における仕事関数φｇと、Ｐ−型のベース領域における仕事関数φｂと、表面チャネル領域における仕事関数φｃとの差によって生じる電位差（ビルトイン・ポテンシャル）によって表面チャネル領域を空乏化することでノーマリーオフを実現している。このため、表面チャネル領域の不純物濃度を高く設定すると、表面チャネル領域を完全に空乏化させることが困難になり、その結果、ノーマリーオンになってしまうという問題があった。
本発明は上記問題を解決するためになされたものであり、その目的は、ノーマリーオフで且つ高いチャネル移動度を有する高耐圧な半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基体の所定位置に形成した第１導電型のソース領域とドレイン領域とを繋ぐように配置された表面チャネル領域と、ゲート絶縁膜を介して表面チャネル領域に対向して形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極とを有するという構成になっている。
【０００６】
【発明の効果】
本発明によれば、ノーマリーオフで且つ高いチャネル移動度を有する高耐圧な半導体装置およびその製造方法を提供することができる。
【０００７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（第１の実施の形態）
まず、本発明の第１の実施の形態について説明する。
図１は、本発明の第１の実施の形態における半導体装置の断面図である。
図１に示すように、Ｎ＋型の炭化珪素半導体基板１上にこの炭化珪素半導体基板１より低い不純物濃度（ドーパント濃度）を有するＮ−型の炭化珪素エピタキシャル層２が形成されている。すなわち、炭化珪素半導体基体１００が炭化珪素半導体基板１と炭化珪素エピタキシャル層２とから構成されている。炭化珪素エピタキシャル層２の表面の所定位置にはＰ−型のベース領域３ａ、３ｂが形成され、ベース領域３ａ、３ｂの表面の所定位置にはＮ＋型のソース領域４ａ、４ｂが形成されている。また、Ｐ−型のベース領域３ａ、３ｂの表面にはソース領域４ａ、４ｂと炭化珪素エピタキシャル層２を繋ぐように、Ｎ−型の表面チャネル領域５が形成され、表面チャネル領域５の表面にはゲート絶縁膜６を介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素（ＳｉＣ）からなる多結晶炭化珪素ゲート電極１０が形成されている。ソース領域４ａ、４ｂに接するようにソース電極８が形成され、炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０とソース電極８とは層間絶縁膜３０によって電気的に絶縁されている。また、ベース領域３ａ、３ｂとソース電極８とは図外で接している。
【０００８】
次に、本発明の第１の実施の形態における半導体装置の製造方法について、図２（Ａ）〜図４（Ｇ）を用いて説明する。
まず、図２（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成した炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度および厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、図２（Ｂ）に示すように、炭化珪素半導体基体１００の炭化珪素エピタキシャル層２側にＣＶＤ法によりＬＴＯ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｏｘｉｄｅ）膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、このＬＴＯ膜３１をマスク材としてアルミニウム（Ａｌ）イオン３３をイオン注入し、炭化珪素エピタキシャル層２の所定領域にベース領域３ａ、３ｂを形成する。このとき、Ａｌのイオン注入の条件は、例えば加速エネルギ−：３６０ｋｅＶ、ド−ズ量：５×１０１３ｃｍ−２、基板温度：８００℃である。
次に、図２（Ｃ）に示すように、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去した後、表面チャネル領域５となるＮ−型の炭化珪素エピタキシャル層２をＣＶＤ法にて厚さ０．２μｍ、エピタキシャル成長させる。このとき、エピタキシャル成長の条件は、例えば原料ガスにＳｉＨ４（モノシラン）とＣ３Ｈ８（プロパン）、キャリアガスにＨ２、ド−パントガスにＮ２を用い、基板温度：１６００℃、炭素（Ｃ）／シリコン（Ｓｉ）比が０．５、炭化珪素エピタキシャル層２中の窒素（Ｎ）濃度は２×１０１７ｃｍ−３である。
次に、図３（Ｄ）に示すように、再度、炭化珪素エピタキシャル層２側にＣＶＤ法によりＬＴＯ膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、このＬＴＯ膜３１をマスク材として燐（Ｐ）イオン３４をイオン注入し、ベース領域３ａ、３ｂの所定領域にソース領域４ａ、４ｂを形成する。このとき、Ｐのイオン注入の条件は、例えば加速エネルギ−：３０〜１００ｋｅＶ、ト−タルド−ズ量：３×１０１５ｃｍ−２、基板温度：８００℃の多段（３段）注入である。さらに、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去し、活性化熱処理を行い、注入したＡｌ、Ｐを活性化させる。ここで活性化熱処理の条件は、例えばアルゴン（Ａｒ）雰囲気中にて温度：１６００℃、時間：２０分である。
次に、図３（Ｅ）に示すように、熱酸化膜を例えば厚さ５００Å形成し、ゲート絶縁膜６を形成した後、ＰＬＤ（Ｐｕｌｓｅ−Ｌａｚｅｒ−Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、基板温度９５０℃に加熱しながらゲート絶縁膜６上にゲート電極となるＰ＋型の多結晶炭化珪素層３５を例えば厚さ３５００Å形成する。
次に、図４（Ｆ）に示すように、多結晶炭化珪素層３５側にＣＶＤ法によりＬＴＯ膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、マスク材を形成する。次に、反応性イオンエッチングにより多結晶炭化珪素層３５をパターニングし、Ｐ＋型の多結晶炭化珪素ゲート電極１０を形成する。
次に、図４（Ｇ）に示すように、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去した後、層間絶縁膜３０を堆積し、所定の領域にコンタクトホールを開孔し、ニッケル（Ｎｉ）を堆積し、ソース電極８を形成する。さらに、炭化珪素基板１の裏面にＮｉを堆積し、ドレイン電極９を形成する。その後、コンタクトアニールを行い、図１に示した第１の実施の形態における半導体装置を完成させる。ここでコンタクトアニールの条件は、例えばＡｒ雰囲気中にて１０００℃、２分間である。
【０００９】
このように製造した第１の実施の形態における半導体装置の動作について説明する。
まず、ソース電極８を接地とし、ドレイン電極９に正の電圧が印加された状態で、多結晶炭化珪素ゲート電極１０に電圧を印加していない状態では、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと表面チャネル領域５における仕事関数φｃとの差Δφ１と、表面チャネル領域５における仕事関数φｃとベース領域３ａ、３ｂにおける仕事関数φｂとの差Δφ２との２つのビルトイン・ポテンシャルによって表面チャネル領域５が完全に空乏化した状態になる。すなわち、遮断状態となる。ここで、第１の実施の形態の半導体装置におけるゲート電極１０の材料は、仕事関数が５．１ｅＶ以上であるＰ＋型の多結晶炭化珪素であるため、従来のＰ＋型の多結晶シリコンと比較して仕事関数φｇが大きい。そのため、従来ではノーマリーオンとなってしまうような高い表面チャネル領域５の濃度でもノーマリーオフを実現できる。
次に、ソース電極８を接地とし、ドレイン電極９に正の電圧が印加された状態で、多結晶炭化珪素ゲート電極１０に正の電圧を印加すると、ゲート絶縁膜６を介した表面チャネル領域５に蓄積層が形成され、その結果、ソース領域４ａ、４ｂから表面チャネル領域５、炭化珪素エピタキシャル層２を経てドレイン電極９へと電子が流れる。すなわち、導通状態となる。前述の例に示したように、第１の実施の形態の半導体装置における表面チャネル領域５の不純物濃度は、従来の表面チャネル領域５の不純物濃度と比較して高いので、高い移動度を実現できる。ここで多結晶炭化珪素ゲート電極１０に印加している電圧をゼロにすると、再びΔφ１とΔφ２の２つのビルトイン・ポテンシャルによって表面チャネル領域５は完全に空乏化し、遮断状態になる。このように第１の実施の形態における半導体装置は、スイッチ特性を示す。
さらに、多結晶炭化珪素ゲート電極１０に印加されている電圧がゼロの状態で、ソース電極８が接地、ドレイン電極９に高電圧が印加された状態では、ベース領域３ａ、３ｂと炭化珪素エピタキシャル層２との界面から伸張する空乏層と、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと表面チャネル領域５における仕事関数φｃとの差Δφ１によってゲート絶縁膜６と表面チャネル領域５との界面に形成される高抵抗層とによってゲート絶縁膜６にかかる電界がシ−ルドされるため、耐圧はゲート絶縁膜６の絶縁破壊で決まらない。そのため、炭化珪素の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【００１０】
以上説明したように、第１の実施の形態の半導体装置は、半導体基体１００の所定の位置に形成された第１導電型（ここではＮ型）のソース領域４ａ、４ｂとドレイン領域（炭化珪素エピタキシャル層２）と、ソース領域４ａ、４ｂとドレイン領域とを繋ぐように配置された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０とを有する。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧を実現することができる。
また、第１の実施の形態の半導体装置は、第１導電型（ここではＮ型）の半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の表層部の所定領域に形成され、所定深さを有する第２導電型（ここではＰ型）のベース領域３ａ、３ｂと、ベース領域３ａ、３ｂの表層部の所定領域に形成され、該ベース領域３ａ、３ｂの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように形成された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８（ベース領域３ａ、３ｂとソース電極８とは図外で接している）と、半導体基体１００の所定の位置に形成されたドレイン電極９とを備えている。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧を実現することができる。
また、表面チャネル領域５が第１導電型であるので、ノーマリーオフで且つより高い移動度を実現できる。
また、仕事関数が５．１ｅＶ以上の半導体材料が第２導電型であるので、オフ性をさらに向上することができる。
また、仕事関数が５．１ｅＶ以上の半導体材料に炭化珪素を用いることにより、蓄積層のオフ性が向上するため（＋１．５Ｖ）、蓄積層の不純物濃度を濃く形成することができ、低オン抵抗化を図ることができ、また３００℃程度の高温処理を経てもノーマリーオンにならず、容易にノーマリーオフとすることができる。る。また、ゲート電極１０のドーピングやエッチングなどのプロセスを容易に行うことができる。
また、半導体基体１００に炭化珪素を用いると、より高耐圧な半導体装置を提供することができる。
また、第１の実施の形態の半導体装置の製造方法は、ゲート絶縁膜６を形成する工程と、ゲート絶縁膜６を介して、表面チャネル領域５に対向するように仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０を形成する工程とを有する。これにより、第１の実施の形態の半導体装置を容易に製造することができる。
【００１１】
なお、第１の実施の形態における半導体装置では、表面チャネル領域５が蓄積型の場合について説明しているが、反転型の場合でも同様な電界シールド効果を得ることができる。
この場合の高抵抗層は、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと炭化珪素エピタキシャル層２における仕事関数φｅとの差Δφ１‘によってゲート絶縁膜６と炭化珪素エピタキシャル層２との界面に形成される。 また、第１の実施の形態における半導体装置は、逆導通の状態での使用も可能である。
【００１２】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態における半導体装置の断面図である。
図５に示すように、Ｎ＋型の炭化珪素半導体基板１上にこの炭化珪素半導体基板１より低い不純物濃度を有するＮ−型の炭化珪素エピタキシャル層２が形成されている。すなわち、炭化珪素半導体基体１００が炭化珪素半導体基板１と炭化珪素エピタキシャル層２とから構成されている。炭化珪素エピタキシャル層２の表面にはＰ−型のベース領域３ａ、３ｂが形成され、ベース領域３ａ、３ｂの表面の所定位置には、ベース領域３ａ、３ｂを貫通してＮ−型の炭化珪素エピタキシャル層２に達するように溝（トレンチ）３２ａ、３２ｂ、３２ｃが形成されている。また、ベース領域３ａ、３ｂの表面の所定位置には、Ｎ＋型のソース領域４ａ、４ｂが形成されている。また、溝３２ａ、３２ｂ、３２ｃの内部の側壁部におけるベース領域３ａ、３ｂの表面にはそれぞれソース領域４ａ、４ｂと炭化珪素エピタキシャル層２を繋ぐように、Ｎ−型の表面チャネル領域５ａ、５ｂ、５ｃが形成され、表面チャネル領域５ａ、５ｂ、５ｃの表面にはゲート絶縁膜６ａ、６ｂ、６ｃを介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素からなるゲート電極１０ａ、１０ｂ、１０ｃが形成されている。ソース領域４ａ、４ｂに接するようにソース電極８が形成され、炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０ａ、１０ｂ、１０ｃとソース電極８は層間絶縁膜３０ａ、３０ｂ、３０ｃによって電気的に絶縁されている。また、ベース領域３ａ、３ｂとソース電極８とは図外で接している。
【００１３】
本発明の第２の実施の形態における半導体装置は、第１の実施の形態における半導体装置の動作および効果に加えて、溝３２ａ、３２ｂ、３２ｃ内部の側壁部に表面チャネル領域５ａ、５ｂ、５ｃが形成されているため、微細化、すなわち素子の集積化を図ることができる。従って、より低いオン抵抗を実現することができる。
このように第２の実施の形態の半導体装置は、第１導電型の半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の主表面上に形成された第２導電型のベース領域３ａ、３ｂと、ベース領域３ａ、３ｂに隣接して形成され、エピタキシャル層２に達するように形成された溝３２ａ、３２ｂ、３２ｃと、ベース領域３ａ、３ｂの表層部の所定領域に形成され、該ベース領域３ａ、３ｂの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、溝３２ａ、３２ｂ、３２ｃの内部の側面に形成され、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように配置された表面チャネル領域５ａ、５ｂ、５ｃと、ゲート絶縁膜６ａ、６ｂ、６ｃを介して表面チャネル領域５ａ、５ｂ、５ｃに対向するように仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０ａ、１０ｂ、１０ｃと、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８と、半導体基板１の所定の位置に形成されたドレイン電極９とを備えている。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧、低いオン抵抗を実現することができる。
【００１４】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。
図６は、本発明の第３の実施の形態における半導体装置の断面図である。
図４に示すように、Ｎ＋型の炭化珪素半導体基板１上に炭化珪素半導体基板１より低い不純物濃度を有するＰ−型の炭化珪素エピタキシャル層２０が形成されている。すなわち、炭化珪素半導体基体１００がＮ＋型の炭化珪素半導体基板１とＰ−型の炭化珪素エピタキシャル層２０とから構成されている。Ｐ−型の炭化珪素エピタキシャル層２０の表面の所定位置にはＮ＋型のソース領域４、およびドレイン領域１２が形成されている。また、Ｐ−型の炭化珪素エピタキシャル層２０の表面にはソース領域４とドレイン領域１２とを繋ぐように、Ｎ−型の表面チャネル領域５が形成され、表面チャネル領域５の表面にはゲート絶縁膜６を介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素からなるゲート電極１０が形成されている。ソース領域４に接するようにソース電極８、ドレイン領域１２に接するようにドレイン電極９が形成されている。炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０とソース電極８およびドレイン電極９は、層間絶縁膜３０によって電気的に絶縁されている。また、Ｐ−型の炭化珪素エピタキシャル層２０とソース電極８とは図外で接している。
【００１５】
このように第３の実施の形態の半導体装置は、半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第２導電型のエピタキシャル層２０とからなる半導体基体１００と、エピタキシャル層２０の第１主面の所定領域に形成され、該エピタキシャル領域２０の厚さよりも浅い第１導電型のソース領域４とドレイン領域１２と、ソース領域４とドレイン領域１２とを繋ぐように配置された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ソース領域４に接触するように形成されたソース電極８と、ドレイン領域１２に接触するように形成されたドレイン電極９とを有する。このような構成により、ノーマリーオフで且つ高い移動度を実現できる。
【００１６】
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
本発明の第１および第２の実施の形態における半導体装置においては、縦型のプレ−ナ型パワーＭＯＳＦＥＴとトレンチ型パワーＭＯＳＦＥＴとを例に説明したが、本発明は、前述のパワーＭＯＳＦＥＴに限らず、横型のパワーＭＯＳＦＥＴや、上記の本発明の第３の実施の形態における半導体装置のようにゲート絶縁膜６を介して表面チャネル領域５に対向するようにゲート電極が配置される構造を有する半導体装置であれば、いずれの場合においても同様の効果、すなわち高い移動度とノーマリーオフ特性を得ることができる。
なお、上記実施の形態においては、ゲート電極材料として多結晶炭化珪素を例に説明しているが、例えば、窒化ガリウム（ＧａＮ）や砒化ガリウム（ＧａＡｓ）、ダイアモンドなどの仕事関数が５．１ｅＶ以上の半導体材料であれば、いずれの半導体材料でも同様の効果を得ることができる。
また、上記実施の形態においては、半導体基体として炭化珪素半導体基体を例に説明しているが、本発明は炭化珪素半導体基体に限られるものではなく、シリコンなどの他の半導体材料からなる半導体基体においても同様の効果を得ることができる。
さらに、上記実施の形態においては、第１導電型をＮ型、第２導電型をＰ型として説明しているが、逆の組み合わせ、すなわち、第１導電型をＰ型、第２導電型をＮ型としても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図３】（Ｄ）〜（Ｅ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図４】（Ｆ）〜（Ｇ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施の形態における半導体装置の断面図である。
【図６】本発明の第３の実施の形態における半導体装置の断面図である。
【符号の説明】
１…炭化珪素半導体基板
２、２０…炭化珪素エピタキシャル層
３ａ、３ｂ、３ｃ…ベース領域
４、４ａ、４ｂ…ソース領域
５、５ａ、５ｂ、５ｃ…表面チャネル領域
６、６ａ、６ｂ、６ｃ…ゲート絶縁膜
８…ソース電極
９…ドレイン電極
１０、１０ａ、１０ｂ、１０ｃ…多結晶炭化珪素ゲート電極
１２…ドレイン領域
３０、３０ａ、３０ｂ、３０ｃ…層間絶縁膜
３１…ＬＴＯ膜（マスク材）
３２ａ、３２ｂ、３２ｃ…溝
３３…アルミニウム（Ａｌ）イオン
３４…燐（Ｐ）イオン
３５…多結晶炭化珪素層
１００…炭化珪素半導体基体
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開平９−７４１９３号公報
【特許文献２】特開平１０−３０８５１０号公報。
【０００３】
従来の半導体装置（プレーナ型パワーＭＯＳＦＥＴ）は、例えば上記特許文献２に開示されている。この半導体装置では、Ｎ＋型の炭化珪素半導体基板上に炭化珪素半導体基板より低い不純物濃度を有するＮ−型の炭化珪素エピタキシャル層が形成され、炭化珪素エピタキシャル層の表面の所定位置にはＰ−型のベース領域が形成され、ベース領域の表面の所定位置にはＮ＋型のソース領域が形成されている。また、ベース領域の表面にはソース領域と炭化珪素エピタキシャル層を繋ぐように、Ｎ−型の表面チャネル領域が形成され、表面チャネル領域の表面にはゲート絶縁膜を介してＰ＋型の多結晶シリコンからなるゲート電極が形成されている。ソース領域に接するようにソース電極が形成され、炭化珪素半導体基板の裏面に接するようにドレイン電極が形成されている。なお、ゲート電極とソース電極とは層間絶縁膜によって電気的に絶縁されている。
この半導体装置においては、ドレイン電極とソース電極との間に電圧を印加した状態で、ゲート電極に電圧を印加するとゲート絶縁膜を介した表面チャネル領域に蓄積層が形成され、その結果、ソース領域から表面チャネル領域、炭化珪素エピタキシャル層を経てドレイン電極へと電子が流れる機構となっている。
【０００４】
【発明が解決しようとする課題】
しかし、上記のようなＭＯＳＦＥＴでは、ゲート絶縁膜とＮ−型の表面チャネル領域との界面に不完全な結晶構造が存在する。このためゲート電極に電圧を印加して形成した蓄積層には多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができないという問題があった。この問題について、表面チャネル領域の不純物濃度を高く設定することで移動度を大きくする方法もあるが、このＭＯＳＦＥＴは、ゲート電極に電圧を印加していない状態では、Ｐ＋型の多結晶シリコンゲート電極における仕事関数φｇと、Ｐ−型のベース領域における仕事関数φｂと、表面チャネル領域における仕事関数φｃとの差によって生じる電位差（ビルトイン・ポテンシャル）によって表面チャネル領域を空乏化することでノーマリーオフを実現している。このため、表面チャネル領域の不純物濃度を高く設定すると、表面チャネル領域を完全に空乏化させることが困難になり、その結果、ノーマリーオンになってしまうという問題があった。
本発明は上記問題を解決するためになされたものであり、その目的は、ノーマリーオフで且つ高いチャネル移動度を有する高耐圧な半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基体の所定位置に形成した第１導電型のソース領域とドレイン領域とを繋ぐように配置された表面チャネル領域と、ゲート絶縁膜を介して表面チャネル領域に対向して形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極とを有するという構成になっている。
【０００６】
【発明の効果】
本発明によれば、ノーマリーオフで且つ高いチャネル移動度を有する高耐圧な半導体装置およびその製造方法を提供することができる。
【０００７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（第１の実施の形態）
まず、本発明の第１の実施の形態について説明する。
図１は、本発明の第１の実施の形態における半導体装置の断面図である。
図１に示すように、Ｎ＋型の炭化珪素半導体基板１上にこの炭化珪素半導体基板１より低い不純物濃度（ドーパント濃度）を有するＮ−型の炭化珪素エピタキシャル層２が形成されている。すなわち、炭化珪素半導体基体１００が炭化珪素半導体基板１と炭化珪素エピタキシャル層２とから構成されている。炭化珪素エピタキシャル層２の表面の所定位置にはＰ−型のベース領域３ａ、３ｂが形成され、ベース領域３ａ、３ｂの表面の所定位置にはＮ＋型のソース領域４ａ、４ｂが形成されている。また、Ｐ−型のベース領域３ａ、３ｂの表面にはソース領域４ａ、４ｂと炭化珪素エピタキシャル層２を繋ぐように、Ｎ−型の表面チャネル領域５が形成され、表面チャネル領域５の表面にはゲート絶縁膜６を介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素（ＳｉＣ）からなる多結晶炭化珪素ゲート電極１０が形成されている。ソース領域４ａ、４ｂに接するようにソース電極８が形成され、炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０とソース電極８とは層間絶縁膜３０によって電気的に絶縁されている。また、ベース領域３ａ、３ｂとソース電極８とは図外で接している。
【０００８】
次に、本発明の第１の実施の形態における半導体装置の製造方法について、図２（Ａ）〜図４（Ｇ）を用いて説明する。
まず、図２（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成した炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度および厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、図２（Ｂ）に示すように、炭化珪素半導体基体１００の炭化珪素エピタキシャル層２側にＣＶＤ法によりＬＴＯ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｏｘｉｄｅ）膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、このＬＴＯ膜３１をマスク材としてアルミニウム（Ａｌ）イオン３３をイオン注入し、炭化珪素エピタキシャル層２の所定領域にベース領域３ａ、３ｂを形成する。このとき、Ａｌのイオン注入の条件は、例えば加速エネルギ−：３６０ｋｅＶ、ド−ズ量：５×１０１３ｃｍ−２、基板温度：８００℃である。
次に、図２（Ｃ）に示すように、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去した後、表面チャネル領域５となるＮ−型の炭化珪素エピタキシャル層２をＣＶＤ法にて厚さ０．２μｍ、エピタキシャル成長させる。このとき、エピタキシャル成長の条件は、例えば原料ガスにＳｉＨ４（モノシラン）とＣ３Ｈ８（プロパン）、キャリアガスにＨ２、ド−パントガスにＮ２を用い、基板温度：１６００℃、炭素（Ｃ）／シリコン（Ｓｉ）比が０．５、炭化珪素エピタキシャル層２中の窒素（Ｎ）濃度は２×１０１７ｃｍ−３である。
次に、図３（Ｄ）に示すように、再度、炭化珪素エピタキシャル層２側にＣＶＤ法によりＬＴＯ膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、このＬＴＯ膜３１をマスク材として燐（Ｐ）イオン３４をイオン注入し、ベース領域３ａ、３ｂの所定領域にソース領域４ａ、４ｂを形成する。このとき、Ｐのイオン注入の条件は、例えば加速エネルギ−：３０〜１００ｋｅＶ、ト−タルド−ズ量：３×１０１５ｃｍ−２、基板温度：８００℃の多段（３段）注入である。さらに、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去し、活性化熱処理を行い、注入したＡｌ、Ｐを活性化させる。ここで活性化熱処理の条件は、例えばアルゴン（Ａｒ）雰囲気中にて温度：１６００℃、時間：２０分である。
次に、図３（Ｅ）に示すように、熱酸化膜を例えば厚さ５００Å形成し、ゲート絶縁膜６を形成した後、ＰＬＤ（Ｐｕｌｓｅ−Ｌａｚｅｒ−Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、基板温度９５０℃に加熱しながらゲート絶縁膜６上にゲート電極となるＰ＋型の多結晶炭化珪素層３５を例えば厚さ３５００Å形成する。
次に、図４（Ｆ）に示すように、多結晶炭化珪素層３５側にＣＶＤ法によりＬＴＯ膜３１を堆積し、フォトリソグラフィとエッチングによりＬＴＯ膜３１をパターニングし、マスク材を形成する。次に、反応性イオンエッチングにより多結晶炭化珪素層３５をパターニングし、Ｐ＋型の多結晶炭化珪素ゲート電極１０を形成する。
次に、図４（Ｇ）に示すように、ＬＴＯ膜３１をバッファード弗化水素酸水溶液にて除去した後、層間絶縁膜３０を堆積し、所定の領域にコンタクトホールを開孔し、ニッケル（Ｎｉ）を堆積し、ソース電極８を形成する。さらに、炭化珪素基板１の裏面にＮｉを堆積し、ドレイン電極９を形成する。その後、コンタクトアニールを行い、図１に示した第１の実施の形態における半導体装置を完成させる。ここでコンタクトアニールの条件は、例えばＡｒ雰囲気中にて１０００℃、２分間である。
【０００９】
このように製造した第１の実施の形態における半導体装置の動作について説明する。
まず、ソース電極８を接地とし、ドレイン電極９に正の電圧が印加された状態で、多結晶炭化珪素ゲート電極１０に電圧を印加していない状態では、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと表面チャネル領域５における仕事関数φｃとの差Δφ１と、表面チャネル領域５における仕事関数φｃとベース領域３ａ、３ｂにおける仕事関数φｂとの差Δφ２との２つのビルトイン・ポテンシャルによって表面チャネル領域５が完全に空乏化した状態になる。すなわち、遮断状態となる。ここで、第１の実施の形態の半導体装置におけるゲート電極１０の材料は、仕事関数が５．１ｅＶ以上であるＰ＋型の多結晶炭化珪素であるため、従来のＰ＋型の多結晶シリコンと比較して仕事関数φｇが大きい。そのため、従来ではノーマリーオンとなってしまうような高い表面チャネル領域５の濃度でもノーマリーオフを実現できる。
次に、ソース電極８を接地とし、ドレイン電極９に正の電圧が印加された状態で、多結晶炭化珪素ゲート電極１０に正の電圧を印加すると、ゲート絶縁膜６を介した表面チャネル領域５に蓄積層が形成され、その結果、ソース領域４ａ、４ｂから表面チャネル領域５、炭化珪素エピタキシャル層２を経てドレイン電極９へと電子が流れる。すなわち、導通状態となる。前述の例に示したように、第１の実施の形態の半導体装置における表面チャネル領域５の不純物濃度は、従来の表面チャネル領域５の不純物濃度と比較して高いので、高い移動度を実現できる。ここで多結晶炭化珪素ゲート電極１０に印加している電圧をゼロにすると、再びΔφ１とΔφ２の２つのビルトイン・ポテンシャルによって表面チャネル領域５は完全に空乏化し、遮断状態になる。このように第１の実施の形態における半導体装置は、スイッチ特性を示す。
さらに、多結晶炭化珪素ゲート電極１０に印加されている電圧がゼロの状態で、ソース電極８が接地、ドレイン電極９に高電圧が印加された状態では、ベース領域３ａ、３ｂと炭化珪素エピタキシャル層２との界面から伸張する空乏層と、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと表面チャネル領域５における仕事関数φｃとの差Δφ１によってゲート絶縁膜６と表面チャネル領域５との界面に形成される高抵抗層とによってゲート絶縁膜６にかかる電界がシ−ルドされるため、耐圧はゲート絶縁膜６の絶縁破壊で決まらない。そのため、炭化珪素の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【００１０】
以上説明したように、第１の実施の形態の半導体装置は、半導体基体１００の所定の位置に形成された第１導電型（ここではＮ型）のソース領域４ａ、４ｂとドレイン領域（炭化珪素エピタキシャル層２）と、ソース領域４ａ、４ｂとドレイン領域とを繋ぐように配置された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０とを有する。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧を実現することができる。
また、第１の実施の形態の半導体装置は、第１導電型（ここではＮ型）の半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の表層部の所定領域に形成され、所定深さを有する第２導電型（ここではＰ型）のベース領域３ａ、３ｂと、ベース領域３ａ、３ｂの表層部の所定領域に形成され、該ベース領域３ａ、３ｂの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように形成された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８（ベース領域３ａ、３ｂとソース電極８とは図外で接している）と、半導体基体１００の所定の位置に形成されたドレイン電極９とを備えている。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧を実現することができる。
また、表面チャネル領域５が第１導電型であるので、ノーマリーオフで且つより高い移動度を実現できる。
また、仕事関数が５．１ｅＶ以上の半導体材料が第２導電型であるので、オフ性をさらに向上することができる。
また、仕事関数が５．１ｅＶ以上の半導体材料に炭化珪素を用いることにより、蓄積層のオフ性が向上するため（＋１．５Ｖ）、蓄積層の不純物濃度を濃く形成することができ、低オン抵抗化を図ることができ、また３００℃程度の高温処理を経てもノーマリーオンにならず、容易にノーマリーオフとすることができる。る。また、ゲート電極１０のドーピングやエッチングなどのプロセスを容易に行うことができる。
また、半導体基体１００に炭化珪素を用いると、より高耐圧な半導体装置を提供することができる。
また、第１の実施の形態の半導体装置の製造方法は、ゲート絶縁膜６を形成する工程と、ゲート絶縁膜６を介して、表面チャネル領域５に対向するように仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０を形成する工程とを有する。これにより、第１の実施の形態の半導体装置を容易に製造することができる。
【００１１】
なお、第１の実施の形態における半導体装置では、表面チャネル領域５が蓄積型の場合について説明しているが、反転型の場合でも同様な電界シールド効果を得ることができる。
この場合の高抵抗層は、Ｐ＋型の多結晶炭化珪素ゲート電極１０における仕事関数φｇと炭化珪素エピタキシャル層２における仕事関数φｅとの差Δφ１‘によってゲート絶縁膜６と炭化珪素エピタキシャル層２との界面に形成される。 また、第１の実施の形態における半導体装置は、逆導通の状態での使用も可能である。
【００１２】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態における半導体装置の断面図である。
図５に示すように、Ｎ＋型の炭化珪素半導体基板１上にこの炭化珪素半導体基板１より低い不純物濃度を有するＮ−型の炭化珪素エピタキシャル層２が形成されている。すなわち、炭化珪素半導体基体１００が炭化珪素半導体基板１と炭化珪素エピタキシャル層２とから構成されている。炭化珪素エピタキシャル層２の表面にはＰ−型のベース領域３ａ、３ｂが形成され、ベース領域３ａ、３ｂの表面の所定位置には、ベース領域３ａ、３ｂを貫通してＮ−型の炭化珪素エピタキシャル層２に達するように溝（トレンチ）３２ａ、３２ｂ、３２ｃが形成されている。また、ベース領域３ａ、３ｂの表面の所定位置には、Ｎ＋型のソース領域４ａ、４ｂが形成されている。また、溝３２ａ、３２ｂ、３２ｃの内部の側壁部におけるベース領域３ａ、３ｂの表面にはそれぞれソース領域４ａ、４ｂと炭化珪素エピタキシャル層２を繋ぐように、Ｎ−型の表面チャネル領域５ａ、５ｂ、５ｃが形成され、表面チャネル領域５ａ、５ｂ、５ｃの表面にはゲート絶縁膜６ａ、６ｂ、６ｃを介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素からなるゲート電極１０ａ、１０ｂ、１０ｃが形成されている。ソース領域４ａ、４ｂに接するようにソース電極８が形成され、炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０ａ、１０ｂ、１０ｃとソース電極８は層間絶縁膜３０ａ、３０ｂ、３０ｃによって電気的に絶縁されている。また、ベース領域３ａ、３ｂとソース電極８とは図外で接している。
【００１３】
本発明の第２の実施の形態における半導体装置は、第１の実施の形態における半導体装置の動作および効果に加えて、溝３２ａ、３２ｂ、３２ｃ内部の側壁部に表面チャネル領域５ａ、５ｂ、５ｃが形成されているため、微細化、すなわち素子の集積化を図ることができる。従って、より低いオン抵抗を実現することができる。
このように第２の実施の形態の半導体装置は、第１導電型の半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第１導電型のエピタキシャル層２とからなる半導体基体１００と、エピタキシャル層２の主表面上に形成された第２導電型のベース領域３ａ、３ｂと、ベース領域３ａ、３ｂに隣接して形成され、エピタキシャル層２に達するように形成された溝３２ａ、３２ｂ、３２ｃと、ベース領域３ａ、３ｂの表層部の所定領域に形成され、該ベース領域３ａ、３ｂの深さよりも浅い第１導電型のソース領域４ａ、４ｂと、溝３２ａ、３２ｂ、３２ｃの内部の側面に形成され、ソース領域４ａ、４ｂとエピタキシャル層２とを繋ぐように配置された表面チャネル領域５ａ、５ｂ、５ｃと、ゲート絶縁膜６ａ、６ｂ、６ｃを介して表面チャネル領域５ａ、５ｂ、５ｃに対向するように仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０ａ、１０ｂ、１０ｃと、ベース領域３ａ、３ｂおよびソース領域４ａ、４ｂに接触するように形成されたソース電極８と、半導体基板１の所定の位置に形成されたドレイン電極９とを備えている。このような構成により、ノーマリーオフで且つ高い移動度、高耐圧、低いオン抵抗を実現することができる。
【００１４】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。
図６は、本発明の第３の実施の形態における半導体装置の断面図である。
図４に示すように、Ｎ＋型の炭化珪素半導体基板１上に炭化珪素半導体基板１より低い不純物濃度を有するＰ−型の炭化珪素エピタキシャル層２０が形成されている。すなわち、炭化珪素半導体基体１００がＮ＋型の炭化珪素半導体基板１とＰ−型の炭化珪素エピタキシャル層２０とから構成されている。Ｐ−型の炭化珪素エピタキシャル層２０の表面の所定位置にはＮ＋型のソース領域４、およびドレイン領域１２が形成されている。また、Ｐ−型の炭化珪素エピタキシャル層２０の表面にはソース領域４とドレイン領域１２とを繋ぐように、Ｎ−型の表面チャネル領域５が形成され、表面チャネル領域５の表面にはゲート絶縁膜６を介して仕事関数が５．１ｅＶ以上の半導体材料としてＰ＋型の多結晶炭化珪素からなるゲート電極１０が形成されている。ソース領域４に接するようにソース電極８、ドレイン領域１２に接するようにドレイン電極９が形成されている。炭化珪素半導体基板１の裏面に接するようにドレイン電極９が形成されている。なお、多結晶炭化珪素ゲート電極１０とソース電極８およびドレイン電極９は、層間絶縁膜３０によって電気的に絶縁されている。また、Ｐ−型の炭化珪素エピタキシャル層２０とソース電極８とは図外で接している。
【００１５】
このように第３の実施の形態の半導体装置は、半導体基板１と半導体基板１の第１主面上に形成された半導体基板１よりも低い不純物濃度を有する第２導電型のエピタキシャル層２０とからなる半導体基体１００と、エピタキシャル層２０の第１主面の所定領域に形成され、該エピタキシャル領域２０の厚さよりも浅い第１導電型のソース領域４とドレイン領域１２と、ソース領域４とドレイン領域１２とを繋ぐように配置された表面チャネル領域５と、ゲート絶縁膜６を介して表面チャネル領域５に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極１０と、ソース領域４に接触するように形成されたソース電極８と、ドレイン領域１２に接触するように形成されたドレイン電極９とを有する。このような構成により、ノーマリーオフで且つ高い移動度を実現できる。
【００１６】
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
本発明の第１および第２の実施の形態における半導体装置においては、縦型のプレ−ナ型パワーＭＯＳＦＥＴとトレンチ型パワーＭＯＳＦＥＴとを例に説明したが、本発明は、前述のパワーＭＯＳＦＥＴに限らず、横型のパワーＭＯＳＦＥＴや、上記の本発明の第３の実施の形態における半導体装置のようにゲート絶縁膜６を介して表面チャネル領域５に対向するようにゲート電極が配置される構造を有する半導体装置であれば、いずれの場合においても同様の効果、すなわち高い移動度とノーマリーオフ特性を得ることができる。
なお、上記実施の形態においては、ゲート電極材料として多結晶炭化珪素を例に説明しているが、例えば、窒化ガリウム（ＧａＮ）や砒化ガリウム（ＧａＡｓ）、ダイアモンドなどの仕事関数が５．１ｅＶ以上の半導体材料であれば、いずれの半導体材料でも同様の効果を得ることができる。
また、上記実施の形態においては、半導体基体として炭化珪素半導体基体を例に説明しているが、本発明は炭化珪素半導体基体に限られるものではなく、シリコンなどの他の半導体材料からなる半導体基体においても同様の効果を得ることができる。
さらに、上記実施の形態においては、第１導電型をＮ型、第２導電型をＰ型として説明しているが、逆の組み合わせ、すなわち、第１導電型をＰ型、第２導電型をＮ型としても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図３】（Ｄ）〜（Ｅ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図４】（Ｆ）〜（Ｇ）は本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施の形態における半導体装置の断面図である。
【図６】本発明の第３の実施の形態における半導体装置の断面図である。
【符号の説明】
１…炭化珪素半導体基板
２、２０…炭化珪素エピタキシャル層
３ａ、３ｂ、３ｃ…ベース領域
４、４ａ、４ｂ…ソース領域
５、５ａ、５ｂ、５ｃ…表面チャネル領域
６、６ａ、６ｂ、６ｃ…ゲート絶縁膜
８…ソース電極
９…ドレイン電極
１０、１０ａ、１０ｂ、１０ｃ…多結晶炭化珪素ゲート電極
１２…ドレイン領域
３０、３０ａ、３０ｂ、３０ｃ…層間絶縁膜
３１…ＬＴＯ膜（マスク材）
３２ａ、３２ｂ、３２ｃ…溝
３３…アルミニウム（Ａｌ）イオン
３４…燐（Ｐ）イオン
３５…多結晶炭化珪素層
１００…炭化珪素半導体基体
Claims (9)
- 半導体基体の所定の位置に形成された第１導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域とを繋ぐように配置された表面チャネル領域と、ゲート絶縁膜を介して前記表面チャネル領域に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極とを有することを特徴とする半導体装置。
- 第１導電型の半導体基板と前記半導体基板の第１主面上に形成された前記半導体基板よりも低い不純物濃度を有する第１導電型のエピタキシャル層とからなる半導体基体と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域と、前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域と、前記ソース領域と前記エピタキシャル層とを繋ぐように形成された表面チャネル領域と、ゲート絶縁膜を介して前記表面チャネル領域に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極と、前記ベース領域および前記ソース領域に接触するように形成されたソース電極と、前記半導体基体の所定の位置に形成されたドレイン電極とを備えたことを特徴とする半導体装置。
- 第１導電型の半導体基板と前記半導体基板の第１主面上に形成された前記半導体基板よりも低い不純物濃度を有する第１導電型のエピタキシャル層とからなる半導体基体と、前記エピタキシャル層の主表面上に形成された第２導電型のベース領域と、前記ベース領域に隣接して形成され、前記エピタキシャル層に達するように形成された溝と、前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域と、前記溝の内部の側面に形成され、前記ソース領域と前記エピタキシャル層とを繋ぐように配置された表面チャネル領域と、ゲート絶縁膜を介して前記表面チャネル領域に対向するように仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極と、前記ベース領域および前記ソース領域に接触するように形成されたソース電極と、前記半導体基板の所定の位置に形成されたドレイン電極とを備えたことを特徴とする半導体装置。
- 半導体基板と前記半導体基板の第１主面上に形成された前記半導体基板よりも低い不純物濃度を有する第２導電型のエピタキシャル層とからなる半導体基体と、前記エピタキシャル層の第１主面の所定領域に形成され、該エピタキシャル領域の厚さよりも浅い第１導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域とを繋ぐように配置された表面チャネル領域と、ゲート絶縁膜を介して前記表面チャネル領域に対向するように形成された仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極と、前記ソース領域に接触するように形成されたソース電極と、前記ドレイン領域に接触するように形成されたドレイン電極とを有することを特徴とする半導体装置。
- 前記表面チャネル領域が第１導電型であることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
- 前記仕事関数が５．１ｅＶ以上の半導体材料が第２導電型であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
- 前記仕事関数が５．１ｅＶ以上の半導体材料が、炭化珪素であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
- 前記半導体基体が炭化珪素からなることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
- 前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、表面チャネル領域に対向するように前記仕事関数が５．１ｅＶ以上の半導体材料からなるゲート電極を形成する工程とを有することを特徴とする請求項１ないし８のいずれかに記載の半導体装置の製造方法。
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