JP3979369B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関するものである。
従来の半導体装置としては、例えば下記特許文献１に開示されている炭化珪素プレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このＭＯＳＦＥＴでは、高濃度Ｎ＋型炭化珪素半導体基板上にＮ−型炭化珪素エピタキシャル層が形成されている。そしてＮ−型炭化珪素エピタキシャル層の表層部における所定領域には、Ｐ型ベース領域、およびＮ＋型ソース領域が形成される。また、Ｎ−型炭化珪素エピタキシャル層の上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。Ｐ型ベース領域およびＮ＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ＋型炭化珪素半導体基板の裏面にはドレイン電極が形成されている。
このプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したＰ型ベース領域の表層に反転型のチャネル領域が形成され、ドレイン電極からソース電極へと電流を流すことが可能となる。また、ゲート電極に印加された電圧を取り去ることによってドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
このプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したＰ型ベース領域の表層に反転型のチャネル領域が形成され、ドレイン電極からソース電極へと電流を流すことが可能となる。また、ゲート電極に印加された電圧を取り去ることによってドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
しかしながら、上記炭化珪素プレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜と反転型のチャネル領域との界面に不完全な結晶構造、すなわち多量の界面準位が存在することが知られている（上記非特許文献１）。このため、ゲート電極に電圧を印加して形成した、チャネル領域表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくできず、結果的に炭化珪素プレーナ型ＭＯＳＦＥＴのオン抵抗が高くなるという問題があった。
本発明は、上記の従来技術の問題を解決するためになされたものであり、高耐圧で低オン抵抗の半導体装置及びその製造方法を提供することを目的とする。
本発明は、上記の従来技術の問題を解決するためになされたものであり、高耐圧で低オン抵抗の半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明は、ワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、ワイドギャップ半導体基体とヘテロ半導体領域とのヘテロ接合部にゲート絶縁膜を介して配置されたゲート電極と、ヘテロ半導体領域に接するように形成されたソース電極と、ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、ゲート絶縁膜が堆積膜であるという構成になっている。
本発明によれば、高耐圧で低オン抵抗の半導体装置及びその製造方法を提供することができる。
以下、図面に従って本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、全ての実施の形態において、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料を多結晶シリコンとして説明している。
なお、全ての実施の形態において、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料を多結晶シリコンとして説明している。
＜本発明の第一の実施の形態＞
図１は本発明の第一の実施の形態における半導体装置を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２と、Ｎ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁が存在している。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３との接合部に隣接して、堆積膜からなるゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。
図１は本発明の第一の実施の形態における半導体装置を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２と、Ｎ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁が存在している。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３との接合部に隣接して、堆積膜からなるゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。
次に、図１に示した本発明の第一の実施の形態における半導体装置の製造方法について、図２（Ａ）から図３（Ｆ）を用いて説明する。
まず、図２（Ａ）に示すようにＮ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図２（Ｂ）に示すようなヘテロ半導体領域３を形成する。
次に、図２（Ｃ）に示すように、常圧ＣＶＤ法にて酸化シリコン膜を厚さ５００Å堆積し、堆積膜からなるゲート絶縁膜４を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図３（Ｄ）に示すようなゲート電極５を形成する。
次に、図３（Ｅ）に示すように、減圧ＣＶＤ法にて酸化シリコン膜を厚さ１．０μｍ堆積し、層間絶縁膜２０を形成する。
最後に、図３（Ｆ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成する。その後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図１に示した本発明の第一の実施の形態における半導体装置を完成させる。
まず、図２（Ａ）に示すようにＮ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図２（Ｂ）に示すようなヘテロ半導体領域３を形成する。
次に、図２（Ｃ）に示すように、常圧ＣＶＤ法にて酸化シリコン膜を厚さ５００Å堆積し、堆積膜からなるゲート絶縁膜４を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図３（Ｄ）に示すようなゲート電極５を形成する。
次に、図３（Ｅ）に示すように、減圧ＣＶＤ法にて酸化シリコン膜を厚さ１．０μｍ堆積し、層間絶縁膜２０を形成する。
最後に、図３（Ｆ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成する。その後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図１に示した本発明の第一の実施の形態における半導体装置を完成させる。
次に、このようにして完成させた本発明の第一の実施の形態における半導体装置の動作について、図４から図６を用いて詳細に説明する。
図４は半導体のエネルギーバンド構造を示す図である。図中左側がヘテロ半導体領域３を構成するＮ型シリコン、右側がＮ−型炭化珪素エピタキシャル層２を構成するＮ型炭化珪素（４Ｈ−ＳｉＣ）である。実施の形態ではヘテロ半導体領域３を構成する材料として多結晶シリコンを用いているが、図中ではシリコンのエネルギーバンドを用いて説明する。なお、ここでは複雑化を避けるため、ヘテロ接合界面において界面準位が存在しない、理想的なへテロ接合のエネルギー準位について考える。
図４は両者が接触していない状態を示す。図中、シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥＧ１とした。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥＧ２としておく。
図４は半導体のエネルギーバンド構造を示す図である。図中左側がヘテロ半導体領域３を構成するＮ型シリコン、右側がＮ−型炭化珪素エピタキシャル層２を構成するＮ型炭化珪素（４Ｈ−ＳｉＣ）である。実施の形態ではヘテロ半導体領域３を構成する材料として多結晶シリコンを用いているが、図中ではシリコンのエネルギーバンドを用いて説明する。なお、ここでは複雑化を避けるため、ヘテロ接合界面において界面準位が存在しない、理想的なへテロ接合のエネルギー準位について考える。
図４は両者が接触していない状態を示す。図中、シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥＧ１とした。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥＧ２としておく。
両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成すると、エネルギーバンド構造は図５のようになる。シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在する。
ここで、
ΔＥｃ＝χ１−χ２
である。
ここで、
ΔＥｃ＝χ１−χ２
である。
本発明の第一の実施の形態における半導体装置において、ゲート電極５を接地した状態でドレイン電極７に正の電圧Ｖｄを印加すると、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面のエネルギーバンド図は、おおよそ図６の実線で示すようになる。Ｎ−型炭化珪素エピタキシャル層２側にはドレイン電圧Ｖｄに応じて空乏層が拡がる。一方で、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側の電子はエネルギー障壁ΔＥｃを越えることができず、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面に電子が蓄積し、素子電流は殆ど流れない。そしてＮ−型炭化珪素エピタキシャル層２側に拡がる空乏層に見合う電気力線がこの電子の蓄積層で終端し、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側には電界が殆ど及ばない。それゆえ、ドレイン電極７に高電圧が印加されても、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側が先にブレークダウンを起こすことはなく、遮断状態を保持する。すなわち、本発明の第一の実施の形態における半導体装置は高いドレイン耐圧を有している。
次に、ゲート電極５に正電圧が印加されると、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面に電界が作用し、図６の点線で示すようにヘテロ接合面がなすエネルギー障壁ΔＥｃの厚さが薄くなる。このエネルギー障壁ΔＥｃの厚さが１００Å程度と十分に薄くなると、トンネル現象により電子がエネルギー障壁ΔＥｃを通過し、その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
さらにゲート電極５を接地し、印加した正電圧を取り除くと、エネルギー障壁ΔＥｃの厚さは元の厚さになり、素子電流は流れなくなる。
このように本発明の第一の実施の形態における半導体装置はスイッチング動作を示す。また、ＭＯＳＦＥＴにおけるチャネル領域が存在しないので、その分オン抵抗を下げることができる。言い換えると、低オン抵抗を実現することができる。
次に、ゲート電極５に正電圧が印加されると、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面に電界が作用し、図６の点線で示すようにヘテロ接合面がなすエネルギー障壁ΔＥｃの厚さが薄くなる。このエネルギー障壁ΔＥｃの厚さが１００Å程度と十分に薄くなると、トンネル現象により電子がエネルギー障壁ΔＥｃを通過し、その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
さらにゲート電極５を接地し、印加した正電圧を取り除くと、エネルギー障壁ΔＥｃの厚さは元の厚さになり、素子電流は流れなくなる。
このように本発明の第一の実施の形態における半導体装置はスイッチング動作を示す。また、ＭＯＳＦＥＴにおけるチャネル領域が存在しないので、その分オン抵抗を下げることができる。言い換えると、低オン抵抗を実現することができる。
上記のように本実施の形態の半導体装置は、Ｎ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されて構成されたワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３と、ワイドギャップ半導体基体とヘテロ半導体領域３とのヘテロ接合部にゲート絶縁膜４を介して配置されたゲート電極５と、ヘテロ半導体領域に接するように形成されたソース電極６と、ワイドギャップ半導体基体３に接するように形成されたドレイン電極７とを有し、ゲート絶縁膜４が堆積膜からなるという構成になっている。
ゲート電極５に正の電圧を印加してヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすれば、その薄くなった障壁をキャリアが通過することができる（トンネル現象）。すなわち、ドレイン電極７に正の電圧を印加した状態で、ゲート電極５からの電界によりエネルギー障壁ΔＥｃの厚さをコントロールし、この半導体装置を流れる主電流を制御できる。それゆえ、本発明による半導体装置ではＭＯＳＦＥＴにおけるチャネル構造が存在しないので、その分オン抵抗が低くなる。また、ゲート絶縁膜４に堆積膜を用いているので、ゲート絶縁膜４の厚さはほぼ一定であり、ヘテロ接合を形成するＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３との両方にゲート電極５からの電界を均一に掛けることができる。その結果、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合のエネルギー障壁ΔＥｃの厚さをより効果的に薄くすることができる。すなわち、この半導体装置を流れる主電流を大きくすることができ、オン抵抗をさらに低減することができる。
また、本実施の形態の半導体装置の製造方法は、ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３を選択的に形成する工程と、ワイドギャップ半導体基体及びヘテロ半導体領域３の上に堆積膜からなるゲート絶縁膜４を形成する工程と、ゲート絶縁膜４の上にゲート電極５を形成する工程と、ヘテロ半導体領域３に接するようにソース電極６を形成する工程と、ワイドギャップ半導体基体に接するようにドレイン電極７を形成する工程とを有する。このような構成により、本実施の半導体装置を容易に実現することができる。
また、ワイドギャップ半導体に絶縁破壊電界の高い炭化珪素を用いているので、より高耐圧な半導体装置を実現できる。
また、ワイドギャップ半導体とはバンドギャップの異なる半導体材料に多結晶シリコンを用いているので、エッチングや伝導度制御などのプロセスが容易になる。なお、単結晶シリコンの代わりに、多結晶シリコン、アモルファスシリコンを用いる場合も同様の効果を奏する。
また、本実施の形態の半導体装置の製造方法は、ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３を選択的に形成する工程と、ワイドギャップ半導体基体及びヘテロ半導体領域３の上に堆積膜からなるゲート絶縁膜４を形成する工程と、ゲート絶縁膜４の上にゲート電極５を形成する工程と、ヘテロ半導体領域３に接するようにソース電極６を形成する工程と、ワイドギャップ半導体基体に接するようにドレイン電極７を形成する工程とを有する。このような構成により、本実施の半導体装置を容易に実現することができる。
また、ワイドギャップ半導体に絶縁破壊電界の高い炭化珪素を用いているので、より高耐圧な半導体装置を実現できる。
また、ワイドギャップ半導体とはバンドギャップの異なる半導体材料に多結晶シリコンを用いているので、エッチングや伝導度制御などのプロセスが容易になる。なお、単結晶シリコンの代わりに、多結晶シリコン、アモルファスシリコンを用いる場合も同様の効果を奏する。
＜本発明の第二の実施の形態＞
図７は本発明による半導体装置の第二の実施の形態を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＰ型炭化珪素半導体領域８とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９が形成されている。また、Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁ΔＥｃが存在している。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の外周部にはＮ型多結晶シリコンからなるヘテロ半導体領域３を深さ方向に貫通してＮ−型炭化珪素エピタキシャル層２に達するように形成された溝（トレンチ）２１が形成されている。Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部の溝（トレンチ）２１内部には、ＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜（ＴＥＯＳ（tetraethylorthosilicate；tetraethoxysilane）膜）からなるゲート絶縁膜１０を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。すなわち、ヘテロ半導体領域３の内部に不純物濃度の異なる領域が形成されている。Ｎ＋型多結晶シリコンからなるソースコンタクト領域１１に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。
図７は本発明による半導体装置の第二の実施の形態を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＰ型炭化珪素半導体領域８とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９が形成されている。また、Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁ΔＥｃが存在している。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の外周部にはＮ型多結晶シリコンからなるヘテロ半導体領域３を深さ方向に貫通してＮ−型炭化珪素エピタキシャル層２に達するように形成された溝（トレンチ）２１が形成されている。Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部の溝（トレンチ）２１内部には、ＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜（ＴＥＯＳ（tetraethylorthosilicate；tetraethoxysilane）膜）からなるゲート絶縁膜１０を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。すなわち、ヘテロ半導体領域３の内部に不純物濃度の異なる領域が形成されている。Ｎ＋型多結晶シリコンからなるソースコンタクト領域１１に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。
次に、図７に示した本発明の第二の実施の形態における半導体装置の製造方法について、図８（Ａ）から図１０（Ｈ）を用いて説明する。
まず、図８（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域にアルミニウム（Ｐ型炭化珪素半導体領域８形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。さらに、同様にして酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域に窒素（Ｎ＋型炭化珪素半導体領域９形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。酸化膜マスク除去後、アルゴン雰囲気中にて１６００℃、３０分間の熱処理を行い、注入したアルミニウムおよび窒素の活性化を行い、図８（Ｂ）に示すようなＰ型炭化珪素半導体領域８およびＮ＋型炭化珪素半導体領域９を形成する。この際、アルミニウムおよび窒素のイオン注入条件は、例えばアルミニウムは加速エネルギー２０〜３６０ＫｅＶ、総ドーズ量２．５×１０１４ｃｍ−２、窒素は加速エネルギー３０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２、注入温度は何れも８００℃である。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層および炭化珪素エピタキシャル層２の所定領域をエッチングし、図８（Ｃ）に示すようなヘテロ半導体領域３および溝（トレンチ）２１を形成する。
まず、図８（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域にアルミニウム（Ｐ型炭化珪素半導体領域８形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。さらに、同様にして酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域に窒素（Ｎ＋型炭化珪素半導体領域９形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。酸化膜マスク除去後、アルゴン雰囲気中にて１６００℃、３０分間の熱処理を行い、注入したアルミニウムおよび窒素の活性化を行い、図８（Ｂ）に示すようなＰ型炭化珪素半導体領域８およびＮ＋型炭化珪素半導体領域９を形成する。この際、アルミニウムおよび窒素のイオン注入条件は、例えばアルミニウムは加速エネルギー２０〜３６０ＫｅＶ、総ドーズ量２．５×１０１４ｃｍ−２、窒素は加速エネルギー３０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２、注入温度は何れも８００℃である。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層および炭化珪素エピタキシャル層２の所定領域をエッチングし、図８（Ｃ）に示すようなヘテロ半導体領域３および溝（トレンチ）２１を形成する。
次に、酸化膜マスクを用いて、ヘテロ半導体領域３の所定領域に砒素をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。酸化膜マスク除去後、アルゴン雰囲気中にて１０００℃、５分間の熱処理を行い、注入した砒素の活性化を行い、図９（Ｄ）に示すようなＮ＋型のソースコンタクト領域１１を形成する。この際、砒素のイオン注入条件は、例えば加速エネルギー３０ＫｅＶ、ドーズ量５．０×１０１４ｃｍ−２、注入温度は室温である。
次に、図９（Ｅ）に示すように、ＴＥＯＳを原料ガスに用い、リモートプラズマＣＶＤ法にて、酸化シリコン膜を５００Å堆積し、ＴＥＯＳ膜からなるゲート絶縁膜１０を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層をエッチングし、図９（Ｆ）に示すようなゲート電極５を形成する。
次に、図９（Ｅ）に示すように、ＴＥＯＳを原料ガスに用い、リモートプラズマＣＶＤ法にて、酸化シリコン膜を５００Å堆積し、ＴＥＯＳ膜からなるゲート絶縁膜１０を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層をエッチングし、図９（Ｆ）に示すようなゲート電極５を形成する。
次に、図１０（Ｇ）に示すように、減圧ＣＶＤ法にて酸化シリコン膜を厚さ１．０μｍ堆積し、層間絶縁膜２０を形成する。
最後に、図１０（Ｈ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成した後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図７に示した本発明の第二の実施の形態における半導体装置を完成させる。
最後に、図１０（Ｈ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成した後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図７に示した本発明の第二の実施の形態における半導体装置を完成させる。
このようにして完成させた本発明の第二の実施の形態の半導体装置は、Ｎ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されて構成されたワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３と、ヘテロ半導体領域３の外周部にヘテロ半導体領域３を深さ方向に貫通してワイドギャップ半導体基体に達するように形成された溝２１と、ワイドギャップ半導体基体とヘテロ半導体領域３とのヘテロ接合部の溝２１内部にゲート絶縁膜１０を介して配置されたゲート電極５と、ヘテロ半導体領域３に接するように形成されたソース電極６と、ワイドギャップ半導体基体に接するように形成されたドレイン電極７とを有し、ゲート絶縁膜１０が堆積膜であるという構成になっている。
本実施の形態の半導体装置は、第一の実施の形態における効果に加えて、トレンチゲート構造を採用しているので素子の微細化が可能であり、オン抵抗をより低減することができる。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面方向に対してゲート絶縁膜１０が直交するように形成されているので、ゲート電極５からＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極５からの電界によるエネルギー障壁ΔＥｃの厚さの制御性を向上させることができる。すなわち、低いゲート電圧でＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御が容易になる。
また、第一導電型のワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域に、ヘテロ半導体領域３に接続するように第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８が形成されている。このため、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、酸化シリコン膜（ＴＥＯＳ膜）からなるゲート絶縁膜１０を介してゲート電極５と対向したワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域には、Ｎ−型炭化珪素エピタキシャル層２より不純物濃度が高い第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９がヘテロ半導体領域３に接続（接触）して形成されている。これにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には不純物濃度が異なる領域を有する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜１０にＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜を用いているので、堆積時にゲート絶縁膜１０中に導入される欠陥が少なく、ゲート絶縁膜１０の信頼性がより向上する。
本実施の形態の半導体装置は、第一の実施の形態における効果に加えて、トレンチゲート構造を採用しているので素子の微細化が可能であり、オン抵抗をより低減することができる。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面方向に対してゲート絶縁膜１０が直交するように形成されているので、ゲート電極５からＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極５からの電界によるエネルギー障壁ΔＥｃの厚さの制御性を向上させることができる。すなわち、低いゲート電圧でＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御が容易になる。
また、第一導電型のワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域に、ヘテロ半導体領域３に接続するように第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８が形成されている。このため、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、酸化シリコン膜（ＴＥＯＳ膜）からなるゲート絶縁膜１０を介してゲート電極５と対向したワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域には、Ｎ−型炭化珪素エピタキシャル層２より不純物濃度が高い第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９がヘテロ半導体領域３に接続（接触）して形成されている。これにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には不純物濃度が異なる領域を有する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜１０にＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜を用いているので、堆積時にゲート絶縁膜１０中に導入される欠陥が少なく、ゲート絶縁膜１０の信頼性がより向上する。
また、本実施の形態の半導体装置の製造方法は、ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３を深さ方向に貫通してワイドギャップ半導体基体に達する溝２１を形成する工程と、少なくとも溝２１の内部に堆積膜からなるゲート絶縁膜１０を形成する工程と、少なくとも溝２１の内部のゲート絶縁膜１０の上にゲート電極５を形成する工程と、ヘテロ半導体領域３に接するようにソース電極６を形成する工程と、ワイドギャップ半導体基体に接するようにドレイン電極７を形成する工程とを有する。このような構成により、本実施の半導体装置を容易に実現することができる。
また、ワイドギャップ半導体基体の一部に第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８を形成し、その後、Ｐ型炭化珪素半導体領域８に接続するようにヘテロ半導体領域３を形成する。Ｐ型炭化珪素半導体領域８を形成することにより、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、ワイドギャップ半導体基体の一部に、ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９を形成し、その後、Ｎ＋型炭化珪素半導体領域９に接続するようにヘテロ半導体領域３を形成する。Ｎ＋型炭化珪素半導体領域９を形成することにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、ヘテロ半導体領域３の形成後、ヘテロ半導体領域３に不純物濃度が異なる領域を形成し、その後、前記ゲート絶縁膜を形成する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１を形成する。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。
また、ワイドギャップ半導体基体の一部に第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８を形成し、その後、Ｐ型炭化珪素半導体領域８に接続するようにヘテロ半導体領域３を形成する。Ｐ型炭化珪素半導体領域８を形成することにより、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、ワイドギャップ半導体基体の一部に、ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９を形成し、その後、Ｎ＋型炭化珪素半導体領域９に接続するようにヘテロ半導体領域３を形成する。Ｎ＋型炭化珪素半導体領域９を形成することにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、ヘテロ半導体領域３の形成後、ヘテロ半導体領域３に不純物濃度が異なる領域を形成し、その後、前記ゲート絶縁膜を形成する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１を形成する。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。
なお、上記第一、第二の実施の形態においては、第一導電型をＮ型、第二導電型をＰ型として説明しているが、その逆でもよい。すなわち、第一導電型をＰ型、第二導電型をＮ型としても同様の効果を得ることができる。また、請求項において導電型の指定がない部位、例えばヘテロ半導体領域３については、Ｎ型、Ｐ型のどちらを用いても構わない。
また、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料をシリコンとして説明しているが、いずれも上記半導体材料に限定されるものではなく、ワイドギャップ半導体材料としては、ダイヤモンド、窒化ガリウム、酸化亜鉛などは無論のことであり、ワイドギャップ半導体とはバンドギャップが異なる半導体材料としては、ゲルマニウム、砒化ガリウムなどを用いることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。
また、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料をシリコンとして説明しているが、いずれも上記半導体材料に限定されるものではなく、ワイドギャップ半導体材料としては、ダイヤモンド、窒化ガリウム、酸化亜鉛などは無論のことであり、ワイドギャップ半導体とはバンドギャップが異なる半導体材料としては、ゲルマニウム、砒化ガリウムなどを用いることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。
１…Ｎ＋型炭化珪素半導体基板
２…Ｎ−型炭化珪素エピタキシャル層
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…Ｐ型炭化珪素半導体領域
９…Ｎ＋型炭化珪素半導体領域 １０…ゲート絶縁膜（ＴＥＯＳ膜）
１１…ソースコンタクト領域 １２…Ｐ型ベース領域
１３…Ｎ＋型ソース領域 １４…Ｐ型ベースコンタクト領域
２０…層間絶縁膜 ２１…溝（トレンチ）
１００…炭化珪素半導体基体
２…Ｎ−型炭化珪素エピタキシャル層
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…Ｐ型炭化珪素半導体領域
９…Ｎ＋型炭化珪素半導体領域 １０…ゲート絶縁膜（ＴＥＯＳ膜）
１１…ソースコンタクト領域 １２…Ｐ型ベース領域
１３…Ｎ＋型ソース領域 １４…Ｐ型ベースコンタクト領域
２０…層間絶縁膜 ２１…溝（トレンチ）
１００…炭化珪素半導体基体
Claims (16)
- ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、前記ワイドギャップ半導体基体とヘテロ接合し、且つ前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、前記ワイドギャップ半導体基体と前記ヘテロ半導体領域とのヘテロ接合部にゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接するように形成されたソース電極と、前記ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、
前記ゲート絶縁膜が堆積膜であることを特徴とする半導体装置。 - ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、前記ワイドギャップ半導体基体とヘテロ接合し、且つ前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域の外周部に前記ヘテロ半導体領域を深さ方向に貫通して前記ワイドギャップ半導体基体に達するように形成された溝と、前記ワイドギャップ半導体基体と前記ヘテロ半導体領域とのヘテロ接合部の前記溝内部にゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接するように形成されたソース電極と、前記ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、
前記ゲート絶縁膜が堆積膜であることを特徴とする半導体装置。 - 前記ワイドギャップ半導体基体の一部に、前記ヘテロ半導体領域に接続するように、第二導電型のワイドギャップ半導体領域が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
- 前記ゲート絶縁膜を介して前記ゲート電極と対向した前記ワイドギャップ半導体基体の一部に、該ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域が形成され、且つ前記第一導電型のワイドギャップ半導体領域が前記ヘテロ半導体領域に接続していることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
- 前記ヘテロ半導体領域に不純物濃度が異なる領域を有することを特徴とする請求項１乃至４の何れかに記載の半導体装置。
- 前記堆積膜がＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜であることを特徴とする請求項１乃至５の何れかに記載の半導体装置。
- 前記ワイドギャップ半導体が炭化珪素であることを特徴とする請求項１乃至６の何れかに記載の半導体装置。
- 前記ワイドギャップ半導体とはバンギャップの異なる半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくともいずれかであることを特徴とする請求項１乃至７の何れかに記載の半導体装置。
- ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、前記ワイドギャップ半導体基体とヘテロ接合し、前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域を選択的に形成する工程と、
前記ワイドギャップ半導体基体及び前記ヘテロ半導体領域の上に堆積膜からなる前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ヘテロ半導体領域に接するようにソース電極を形成する工程と、
前記ワイドギャップ半導体基体に接するようにドレイン電極を形成する工程と
を有することを特徴とする請求項１乃至８の何れかに記載の半導体装置の製造方法。 - ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、前記ワイドギャップ半導体基体とヘテロ接合し、前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域を形成する工程と、
前記ヘテロ半導体領域を深さ方向に貫通して前記ワイドギャップ半導体基体に達する溝を形成する工程と、
少なくとも前記溝の内部に堆積膜からなる前記ゲート絶縁膜を形成する工程と、
少なくとも前記溝の内部の前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ヘテロ半導体領域に接するようにソース電極を形成する工程と、
前記ワイドギャップ半導体基体に接するようにドレイン電極を形成する工程と
を有することを特徴とする請求項２乃至８の何れかに記載の半導体装置の製造方法。 - 前記ワイドギャップ半導体基体の一部に第二導電型のワイドギャップ半導体領域を形成し、その後、前記第二導電型のワイドギャップ半導体領域に接続するように前記ヘテロ半導体領域を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
- 前記ワイドギャップ半導体基体の一部に、前記ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域を形成し、その後、前記第一導電型のワイドギャップ半導体領域に接続するように前記ヘテロ半導体領域を形成することを特徴とする請求項９乃至１１に記載の半導体装置の製造方法。
- 前記ヘテロ半導体領域の形成後、前記ヘテロ半導体領域に不純物濃度が異なる領域を形成し、その後、前記ゲート絶縁膜を形成することを特徴とする請求項９乃至１２に記載の半導体装置の製造方法。
- 前記堆積膜がＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成する酸化シリコン膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
- 前記ワイドギャップ半導体が炭化珪素であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
- 前記ワイドギャップ半導体とはバンギャップの異なる半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくともいずれかであることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
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